KR20200051477A - 수직 전계 효과 트랜지스터를 포함하는 표준 셀 - Google Patents

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KR20200051477A
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Abstract

표준 셀이 제공된다. 표준 셀은, 기판 상에 수직 방향으로 차례로 적층된 제1 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 P형 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor; VFET), 기판 상에 수직 방향으로 차례로 적층된 제2 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 N형 수직 전계 효과 트랜지스터, 및 제1 상부 소스/드레인 영역 및 제2 상부 소스/드레인 영역 모두와 연결되는 상부 컨택 레이어를 포함한다.

Description

수직 전계 효과 트랜지스터를 포함하는 표준 셀{STANDARD CELL INCLUDING VERTICAL FIELD EFFECT TRANSISTOR}
본 발명은 수직 전계 효과 트랜지스터를 포함하는 표준 셀에 관한 것이다.
수직 전계 효과 트랜지스터는 이들의 높은 스케일 능력으로 인해 지속적으로 연구되었다. 더욱이, 수직 전계 효과 트랜지스터들 사이의 상호 접속은 평면 트랜지스터들 사이의 상호 접속보다 더 간단할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 수직 전계 효과 트랜지스터를 포함하는 표준 셀을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 표준 셀은, 기판 상에 수직 방향으로 차례로 적층된 제1 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 P형 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor; VFET), 기판 상에 수직 방향으로 차례로 적층된 제2 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 N형 수직 전계 효과 트랜지스터, 및 제1 상부 소스/드레인 영역 및 제2 상부 소스/드레인 영역 모두와 연결되는 상부 컨택 레이어를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 표준 셀은, 기판 상에 수직 방향으로 차례로 적층된 제1 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 P형 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor; VFET), 기판 상에 수직 방향으로 차례로 적층된 제2 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 N형 수직 전계 효과 트랜지스터로, P형 수직 전계 효과 트랜지스터는 N형 수직 전계 효과 트랜지스터로부터 수직 방향과 교차하는 제1 수평 방향으로 이격된 N형 수직 전계 효과 트랜지스터, P형 수직 전계 효과 트랜지스터의 제1 게이트 전극을 포함하는 일부, N형 수직 전계 효과 트랜지스터의 제2 게이트 전극을 포함하는 다른 일부를 포함하는 공통 게이트 레이어, 공통 게이트 레이어 상의 제1 및 제2 도전성 라인들, 및 제1 및 제2 도전성 라인들 및 공통 게이트 레이어 사이의 제1 및 제2 비아 컨택들을 포함하되, 제1 및 제2 상부 소스/드레인 영역들은 제1 비아 컨택을 통해 제1 도전성 라인과 전기적으로 연결되고, 공통 게이트 레이어는 제2 비아 컨택을 통해 제2 도전성 라인과 전기적으로 연결되며, 제1 비아 컨택과 제2 비아 컨택은 제1 수평 방향 및 수직 방향과 수직하는 제2 수평 방향으로 서로 이격하고, 제2 수평 방향으로 배열된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 표준 셀의 일부를 도시하는 예시적인 회로도이다.
도 2는 몇몇 실시예에 따른 인버터를 도시하는 예시적인 회로도이다.
도 3a 및 도 3b는 몇몇 실시예에 따른 인버터를 도시하는 예시적인 도면이다.
도 4a는 몇몇 실시예에 따른 도 3b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다.
도 4b는 몇몇 실시예에 따른 도 3b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다.
도 4c는 몇몇 실시예에 따른 도 3b를 X - X' 방향으로 잘라서 바라본 단면도이다.
도 4d 및 도 4e는 몇몇 실시예에 따른 도 4a의 A 영역을 확대한 예시적인 확대도이다.
도 5는 몇몇 실시예에 따른 인버터를 도시하는 예시적인 회로도이다.
도 6a 및 도 6b는 몇몇 실시예에 따른 도 5의 인버터를 도시하는 예시적인 레이아웃도이다.
도 7a는 몇몇 실시예에 따른 도 6b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다.
도 7b는 몇몇 실시예에 따른 도 6b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다.
도 7c는 몇몇 실시예에 따른 도 6b를 X - X' 방향으로 잘라서 바라본 단면도이다.
도 8a 및 도 8b는 몇몇 실시예에 따른 도 5의 인버터를 도시하는 예시적인 레이아웃도이다.
도 9a는 몇몇 실시예에 따른 도 8b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다.
도 9b는 몇몇 실시예에 따른 도 8b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다.
도 9c는 몇몇 실시예에 따른 도 8a를 X - X' 방향으로 잘라서 바라본 단면도이다.
도 10은 몇몇 실시예에 따른 2 - 입력 NAND 게이트를 도시하는 예시적인 도면이다.
도 11a 및 도 11b는 몇몇 실시예에 따른 도 10의 2 - 입력 NAND 게이트를 도시하는 예시적인 레이아웃도이다.
도 12a는 몇몇 실시예에 따른 도 11b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다.
도 12b는 몇몇 실시예에 따른 도 11b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다.
도 12c는 몇몇 실시예에 따른 도 11a를 X1 - X1' 방향으로 잘라서 바라본 단면도이다.
도 12d는 몇몇 실시예에 따른 도 11a를 X2 - X2' 방향으로 잘라서 바라본 단면도이다.
도 13a 및 도 13b는 몇몇 실시예에 따른 도 10의 2 - 입력 NAND 게이트를 도시하는 예시적인 레이아웃도이다.
도 14a는 몇몇 실시예에 따른 도 13a를 X1 - X1' 방향으로 잘라서 바라본 단면도이다.
도 14b는 몇몇 실시예에 따른 도 13a를 X2 - X2' 방향으로 잘라서 바라본 단면도이다.
도 15a 및 도 15b는 몇몇 실시예에 따른 도 10의 2 - 입력 NAND 게이트를 도시하는 예시적인 레이아웃도이다.
도 16a는 몇몇 실시예에 따른 도 15b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다.
도 16b는 몇몇 실시예에 따른 도 15b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다.
도 16c는 몇몇 실시예에 따른 도 15a를 X1 - X1' 방향으로 잘라서 바라본 단면도이다.
도 16d는 몇몇 실시예에 따른 도 15b를 X2 - X2' 방향으로 잘라서 바라본 단면도이다.
도 17a 및 도 17b는 몇몇 실시예에 따른 도 10의 2 - 입력 NAND 게이트를 도시하는 예시적인 레이아웃도이다.
도 18a는 몇몇 실시예에 따른 도 17a를 X1 - X1' 방향으로 잘라서 바라본 단면도이다.
도 18b는 몇몇 실시예에 따른 도 17a를 X2 - X2' 방향으로 잘라서 바라본 단면도이다.
도 19는 몇몇 실시예에 따른 2 - 입력 NOR 게이트를 도시하는 예시적인 도면이다.
도 20는 몇몇 실시예에 따른 다중 표준 셀들을 포함하는 집적 회로 장치의 예시적인 도면이다.
도 21은 몇몇 실시예에 다른 다중 표준 셀들을 포함하는 집적 회로 장치의 예시적인 도면이다.
몇몇 실시예에 따르면, 표준 셀은 서로 다른 타입(예를 들어, N형 또는 P형)을 포함하는 적어도 두 개의 수직 전계 효과 트랜지스터를 포함할 수 있다.
도 1은 몇몇 실시예들에 따른 표준 셀의 일부를 도시하는 예시적인 회로도이다. 이하에서 수직 전계 효과 트랜지스터는 VFET(Vertical Field Effect Transistor)과 혼용되어 지칭될 수 있다.
도 1을 참조하면, 하나의 입력(Input)과 하나의 출력(Output)을 공유하는 P형 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor; VFET) 및 N형 수직 전계 효과 트랜지스터를 포함한다. 예를 들어, 표준 셀은 하나의 인버터, 2 - 입력 NAND 게이트, 3 - 입력 NAND 게이트, 2 - 입력 NOR 게이트, 3 - 입력 NOR 게이트, AND-OR 인버터(AOI), OR-AND 인버터(OAI), XNOR 게이트, XOR 게이트, 멀티플렉서(MUX), 래치, 및 D 플립플롭일 수 있으나, 이들에 제한되는 것은 아니다.
도 2는 몇몇 실시예에 따른 인버터를 도시하는 예시적인 회로도이다.
도 2를 참조하면, 드레인 전압(VDD)은 P형 수직 전계 효과 트랜지스터에 인가될 수 있으며, 소스 전압(VSS)은 N형 수직 전계 효과 트랜지스터에 인가될 수 있다.
도 3a 및 도 3b는 몇몇 실시예에 따른 인버터를 도시하는 예시적인 도면이다.
도 3a 및 도 3b를 참조하면, 몇몇 실시예에 따른 인버터의 동일한 영역이 도시되어 있다. 참고적으로, 도 3a 및 도 3b 각각은 도면의 단순화를 위해 모든 구성 요소를 도시하기 보단 구성 요소를 그룹화하여 도시하였다.
도 4a는 몇몇 실시예에 따른 도 3b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다. 도 4b는 몇몇 실시예에 따른 도 3b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다. 도 4c는 몇몇 실시예에 따른 도 3b를 X - X' 방향으로 잘라서 바라본 단면도이다. 도 4d 및 도 4e는 몇몇 실시예에 따른 도 4a의 A 영역을 확대한 예시적인 확대도이다.
도 3a 내지 도 4c를 참조하면, 몇몇 실시예에 따른 인버터는 P형 수직 전계 효과 트랜지스터와 N형 수직 전계 트랜지스터를 포함한다. P형 수직 전계 효과 트랜지스터는 제1 하부 소스/드레인 영역(12_P), 제1 채널 영역(14_P), 제1 상부 소스/드레인 영역(16_P)을 포함할 수 있다. N형 수직 전계 효과 트랜지스터는 제2 하부 소스/드레인 영역(12_N), 제2 채널 영역(14_N), 및 제2 상부 소스/드레인 영역(16_N)을 포함할 수 있다. 제1 채널 영역(14_P) 및 제1 상부 소스/드레인 영역(16_P)은 기판(100) 상에 수직 방향(Z)으로 차례로 적층될 수 있다. 제2 채널 영역(14_N) 및 제2 상부 소스/드레인 영역(16_N) 역시 기판(100) 상에 수직 방향(Z)으로 차례로 적층될 수 있다. 수직 방향(Z)은 기판(100)의 면(100S)와 수직한 방향일 수 있다. 몇몇 실시예에서, P형 수직 전계 효과 트랜지스터와 N형 수직 전계 효과 트랜지스터는 수직 방향(Z)과 교차하는 제1 수평 방향(X)으로 서로 이격하여 배치될 수 있다.
몇몇 실시예에 따른 인버터는 공통 게이트 레이어(18)를 포함할 수 있다. 공통 게이트 레이어(18)의 일부는 P형 수직 전계 효과 트랜지스터의 게이트 전극일 수 있으며, 공통 게이트 레이어(18)의 다른 일부는 N형 수직 전계 효과 트랜지스터의 게이트 전극일 수 있다. 몇몇 실시예에 따른 P형 수직 전계 효과 트랜지스터와 N형 수직 전계 효과 트랜지스터가 공통 게이트 레이어(18)를 공유함으로써, P형 수직 전계 효과 트랜지스터와 N형 수직 전계 효과 트랜지스터 모두에 게이트 입력으로 동일한 입력이 인가될 수 있다. 스페이서(20)는 공통 게이트 레이어(18)로부터 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N)을 전기적으로 격리시킬 수 있다. 스페이서(20)는 또한, 공통 게이트 레이어(18)로부터 제1 및 제2 상부 소스/드레인 영역들(16_P 및 16_N)을 전기적으로 격리시킬 수 있다. 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N)은 절연층(10)(예를 들어, Shallow Trench Isolation layer; STI)을 통해 서로 전기적으로 절연될 수 있다.
상부 컨택 레이어(32)는 P형 수직 전계 효과 트랜지스터 및 N형 수직 전계 효과 트랜지스터 상에 배치될 수 있다. 상부 컨택 레이어(32)는 또한, 제1 상부 소스/드레인 영역(16_P) 및 제2 상부 소스/드레인 영역(16_N) 모두와 전기적으로 연결될 수 있다. 도 3b 및 도 4c에 도시된 바와 같이, 상부 컨택 레이어(32)는 제1 수평 방향(X)으로 연장되는 접촉부(32c)와, 접촉부(32c)로부터 제1 상부 소스/드레인 영역(16_P)을 향해 돌출된 제1 연장부(32e), 그리고 접촉부(32c)로부터 제2 상부 소스/드레인 영역(16_N)으로 돌출되는 제2 연장부(32f)를 포함할 수 있다. 제1 및 제2 돌출부(32e 및 32f)는 제1 수평 방향(X)과 수직 방향(Z) 모두와 교차하는 제2 수평 방향(Y)으로 연장될 수 있으며, 제1 및 제2 상부 소스/드레인 영역들(16_P 및 16_N) 각각과 전기적으로 연결될 수 있다. 상부 컨택 레이어(32)는 금속을 포함할 수 있다. 금속은 예를 들어, 코발트(Co), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 제1 상부 소스/드레인 영역(16_P) 및 제2 상부 소스/드레인 영역(16_N)은 상부 컨택 레이어(32)를 통해 서로 전기적으로 연결될 수 있다.
제1 비아 컨택(42_2) 및 도전성 라인(44)은 상부 컨택 레이어(32) 상에 차례로 적층될 수 있다. 도 4b에 도시된 바와 같이, 몇몇 실시예에서 제1 비아 컨택(42_2)은 상부 컨택 레이어(32)의 접촉부(32c)와 전기적으로 연결될 수 있다. 몇몇 실시예에서 도전성 라인(44)은 제1 비아 컨택(42_2)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 상부 컨택 레이어(32)는 제1 비아 컨택(42_2)과 도전성 라인(44)을 통해 몇몇 실시예에 따른 인버터의 출력 노드와 전기적으로 연결될 수 있다. 제1 비아 컨택(42_2)과 도전성 라인(44) 각각은 금속을 포함할 수 있다. 금속은 예를 들어, 구리 및/또는 코발트일 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 도전성 라인(44)은 기판(100)으로부터 수직 방향(Z)으로 가장 가까운 금속 라인일 수 있으며, 라우팅에 이용되는 제1 금속 라인으로 지칭될 수 있다.
도 3b를 참조하면, 몇몇 실시예에 따른 도전성 라인(44)은 제1 수평 방향(X)으로 연장될 수 있다. 몇몇 실시예에 따른 제1 비아 컨택(42_2)은 상부 컨택 레이어(32)의 접촉부(32c)의 양 측면 각각으로부터 이격되어 배치될 수 있다. 상부 컨택 레이어(32)의 접촉부(32c)의 양 측면은 제1 비아 컨택(42_2)으로부터 각각 제1 수평 방향(X)으로 제1 거리(d1)만큼의 거리에 위치할 수 있다. 따라서, 상부 컨택 레이어(32)의 접촉부(32c)의 양 측면 각각은 제1 비아 컨택(42_2)으로부터 같은 거리에 위치할 수 있다.
게이트 컨택(34)은 공통 게이트 레이어(18)와 전기적으로 연결될 수 있다. 몇몇 실시예에 따른 공통 게이트 레이어(18)의 일부는 도 4a에 도시된 바와 같이, 스페이서(20)에 의해 노출될 수 있으며 게이트 컨택(34)을 통해 외부와 전기적으로 연결될 수 있다. 게이트 컨택(34)은 예를 들어, 코발트(Co), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 게이트 컨택(34)은 제1 상부 소스/드레인 영역(16_P) 및 제2 상부 소스/드레인 영역(16_N)으로부터 각각 제1 수평 방향(X)으로 제2 거리(d2)의 거리에 배치될 수 있다. 따라서, 게이트 컨택(34)은 도 3a에 도시된 바와 같이, 제1 상부 소스/드레인 영역(16_P) 및 제2 소스/드레인 영역(16_N)으로부터 동일한 거리에 위치할 수 있다.
도 4a에 도시된 바와 같이, 제2 비아 컨택(42_1) 및 도전성 라인(44)은 게이트 컨택(34) 상에 차례로 적층될 수 있다. 도 4a에 도시된 바와 같이, 몇몇 실시예에 따른, 제2 비아 컨택(42_1)은 게이트 컨택(34)과 전기적으로 연결될 수 있다. 또한, 도전성 라인(44)은 제2 비아 컨택(42_1)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 인버터의 입력은 도전성 라인(44), 제2 비아 컨택(42_1), 및 게이트 컨택(34)에 인가될 수 있다.
몇몇 실시예에 따른 인버터는 도 3a에 도시된 바와 같이, 제1 및 제2 하부 컨택들(36)을 포함할 수 있다. 도 4a 및 도 4b에 도시된 바와 같이, 제1 하부 컨택(36)은 제1 하부 소스/드레인 영역(12_P)과 전기적으로 연결될 수 있으며, 제2 하부 컨택(36)은 제2 하부 소스/드레인 영역(12_N)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제1 전압(예를 들어, 드레인 전압(VDD))을 포함하는 제1 전력이 제1 하부 컨택(36)을 통해 제1 하부 소스/드레인 영역(12_P)에 인가될 수 있다. 몇몇 실시예에서, 제2 전압(예를 들어, 소스 전압(VSS))을 포함하는 제2 전력이 제2 하부 컨택(36)을 통해 제2 하부 소스/드레인 영역(12_N)에 인가될 수 있다. 제1 및 제2 하부 컨택들(36)은 예를 들어, 금속을 포함할 수 있다. 금속은 예를 들어, 코발트(Co), 텅스텐(W), 및/또는 구리(Cu)일 수 있으나 이에 제한되지는 않는다.
도 4d 및 4e를 참조하면, 게이트 절연체(15)가 공통 게이트 레이어(18)와 제1 채널 영역(14_P) 사이에 위치하여, 제1 채널 영역(14_P) 및 공통 게이트 레이어(18)를 전기적으로 절연시킬 수 있다. 비록, 도 4d 및 4e에 스페이서(20)와 제1 채널 영역(14_P) 사이에 게이트 절연체(15)가 위치하는 것으로 도시되었으나, 스페이서(20)와 제1 채널 영역(14_P) 사이에 게이트 절연체(15)가 생략될 수 있음은 물론이다. 즉, 스페이서(20)가 제1 채널 영역(14_P)과 직접 접촉할 수 있다. 몇몇 실시예에 따른 제1 채널 영역(14_P)의 하부면은 도 4d에 도시된 바와 같이, 제1 하부 소스/드레인 영역(12_P)과 오버랩될 수 있다. 몇몇 실시예에 따른 제1 채널 영역(14_P)의 하부면은 기판(100)의 돌출부(100P)를 통해 기판(100)과 전기적으로 연결될 수 있으며, 제1 하부 소스/드레인 영역(12_P)은 기판(100)의 돌출부(100P)의 양 측면에 위치할 수 있다. 비록 도 4d 및 도 4e에 P형 수직 전계 효과 트랜지스터에 대해서만 도시되었으나, 도 4a 및 도 4c의 N형 수직 전계 효과 트랜지스터를 포함하는 수직 전계 효과 트랜지스터 역시 P형 수직 전계 효과 트랜지스터와 동일하거나 유사한 것으로 설명될 수 있다.
몇몇 실시예에 따른 도 3a 및 도 3b를 참조하면, 상부 컨택 레이어(32)와 접촉하는 제1 비아 컨택(42_2) 및 게이트 컨택(34)과 접촉하는 제2 비아 컨택(42_1)은 제2 수평 방향(Y)으로 서로 이격될 수 있고 제2 수평 방향(Y)으로 나란히 배치될 수 있다. 즉, 제1 및 제2 비아 컨택들(42_2, 및 42_1)은 제2 수평 방향(Y)으로 나란히 배치될 수 있다.
몇몇 실시예에 따른 표준 셀이 도 5에 도시될 수 있다.
도 5는 몇몇 실시예에 따른 인버터를 도시하는 예시적인 회로도이다.
도 5를 참조하면, 몇몇 실시예에 따른 인버터는 한 개의 P형 수직 전계 효과 트랜지스터 및 한 개의 N형 수직 전계 효과 트랜지스터를 포함하는 인버터(예를 들어, 도 2에 도시된 인버터)와 비교하여 더 좋은 성능(예를 들어, 높은 전류)을 수행할 수 있는 인버터가 도시될 수 있다. 더 자세히는 몇몇 실시예에 따른 도 5의 인버터는 병렬로 연결된 두 개의 N형 수직 전계 효과 트랜지스터 및 병렬로 연결된 두 개의 P형 수직 전계 효과 트랜지스터를 포함할 수 있다.
도 6a 및 도 6b는 몇몇 실시예에 따른 도 5의 인버터를 도시하는 예시적인 레이아웃도이다.
도 6a 및 도 6b는 도면의 단순화를 위해 모든 구성 요소를 표시하기보단, 요소를 그룹화하여 도시되었다. 도 6a 및 도 6b는 도면의 단순화를 위해 도 3a 및 도 3b에 도시된 구성요소 일부(예를 들어, 도 3a의 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N))가 도시되지 않을 수 있다.
도 7a는 몇몇 실시예에 따른 도 6b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다. 도 7b는 몇몇 실시예에 따른 도 6b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다. 도 7c는 몇몇 실시예에 따른 도 6b를 X - X' 방향으로 잘라서 바라본 단면도이다. 참고적으로 도 7a는 도 4a와 동일하거나 유사함을 알 수 있다.
도 6a를 참고하면, 몇몇 실시예에 따른 공통 게이트 레이어(18)의 제1 부분은 두 개의 P형 수직 전계 효과 트랜지스터들 중 하나(예를 들어, 제1 P형 수직 전계 효과 트랜지스터)의 게이트 전극이 될 수 있다. 몇몇 실시예에 따른 공통 게이트 레이어(18)의 제2 부분은 두 개의 P형 수직 전계 효과 트랜지스터들 중 다른 하나(예를 들어, 제2 P형 수직 전계 효과 트랜지스터)의 게이트 전극이 될 수 있다. 몇몇 실시예에 따른 공통 게이트 레이어(18)의 제3 부분은 두 개의 N형 수직 전계 효과 트랜지스터들 중 하나(예를 들어, 제1 N형 수직 전계 효과 트랜지스터)의 게이트 전극이 될 수 있다. 몇몇 실시예에 따른 공통 게이트 레이어(18)의 제4 부분은 두 개의 N형 수직 전계 효과 트랜지스터들 중 다른 하나(예를 들어, 제2 N형 수직 전계 효과 트랜지스터)의 게이트 전극이 될 수 있다. 두 개의 P형 수직 전계 효과 트랜지스터들과 두 개의 N형 수직 전계 효과 트랜지스터들이 공통 게이트 레이어(18)를 공유함으로써, 동일한 입력이 두 개의 P형 수직 전계 효과 트랜지스터들과 두 개의 N형 수직 전계 효과 트랜지스터들에 인가될 수 있다.
도 6a 및 도 7b에 도시된 바와 같이, 몇몇 실시예에 따른 비아 컨택(42)은 상부 컨택 레이어(32)의 접촉부(32c)와 전기적으로 연결될 수 있다. 비아 컨택(42)은 제1 상부 소스/드레인 영역(16_P) 및 제2 상부 소스/드레인 영역(16_N) 각각으로부터 제1 수평 방향(X)으로 제3 거리(d3)만큼 떨어져서 배치될 수 있다. 즉, 비아 컨택(42)은 제1 상부 소스/드레인 영역(16_P) 및 제2 상부 소스/드레인 영역(16_N)으로부터 동일한 거리에 위치할 수 있다.
도 6a 및 도 7a 내지 도 7c를 참조하면, 상부 컨택 레이어(32)는 두 개의 제1 상부 소스/드레인 영역(16_P) 및 두 개의 제2 상부 소스/드레인 영역(16_N)과 접촉할 수 있다. 따라서, 두 개의 제1 상부 소스/드레인 영역(16_P) 및 두 개의 제2 상부 소스/드레인 영역(16_N) 모두 상부 컨택 레이어(32)를 통해 전기적으로 연결될 수 있다.
도 8a 및 도 8b는 몇몇 실시예에 따른 도 5의 인버터를 도시하는 예시적인 레이아웃도이다.
도 8a 및 도 8b는 인버터의 같은 영역을 도시한 것으로, 도면의 간략화를 위해 모든 구성 요소를 도시하진 않고, 구성 요소들을 그룹화하여 도시화하였다. 도 8a 및 도 8b는 도시의 간략화를 위해, 도 3a 및 도 3b 보여진 모든 요소들을 도시하진 않았다(예를 들어, 도 3a의 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N).
도 9a는 몇몇 실시예에 따른 도 8b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다. 도 9b는 몇몇 실시예에 따른 도 8b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다. 도 9c는 몇몇 실시예에 따른 도 8a를 X - X' 방향으로 잘라서 바라본 단면도이다.
도 8a 내지 도 9c를 참조하면, 몇몇 실시예에 따른 인버터는 제1 병합 상부 소스/드레인 영역(16_Pm) 및 제2 병합 상부 소스/드레인 영역(16_Nm)을 포함한다. 제1 병합 상부 소스/드레인 영역(16_Pm)은 제2 수평 방향(Y)으로 서로 이격된 두 개의 제1 채널 영역(14_P)과 전기적으로 연결될 수 있다. 제2 병합 상부 소스/드레인 영역(16_Nm)은 제2 수평 방향(Y)으로 서로 이격된 두 개의 제2 채널 영역(14_N)과 전기적으로 연결될 수 있다.
몇몇 실시예에 따른 상부 컨택 레이어(32)는 돌출부들(32e 및 32f)(예를 들어, 도 3b의 돌출부들(32e 및 32f))을 포함하지 않을 수 있다. 몇몇 실시예에 따른 상부 컨택 레이어(32)는 오직 접촉부(32c)만 포함할 수 있다. 도 8a, 9a, 및 9c를 참조하면, 몇몇 실시예에 따른 상부 컨택 레이어(32)(예를 들어, 상부 컨택 레이어(32)의 접촉부(32c))는 두 개의 제1 채널 영역(14_P) 중 하나와 두 개의 제2 채널 영역(14_N) 중 하나와 만날 수 있다.
도 10은 몇몇 실시예에 따른 2 - 입력 NAND 게이트를 도시하는 예시적인 도면이다.
몇몇 실시예에 따른 표준 셀은 도 10에 도시된 바와 같이 2 - 입력 NAND 게이트일 수 있다. 도 10의 2 - 입력 NAND 게이트는 도 1에 도시된 바와 같이 같은 입력을 인가받는 제1 P형 수직 전계 효과 트랜지스터(P1)과 제1 N형 수직 전계 효과 트랜지스터(N1)를 포함할 수 있다. 특히, 제1 P형 수직 전계 효과 트랜지스터(P1) 및 제1 N형 수직 전계 효과 트랜지스터(N1)는 제1 입력(예를 들어, Input A)과 출력(예를 들어, Output)을 공유할 수 있다. 2 - 입력 NAND 게이트는 또한 제2 입력(예를 들어, Input B)을 공통으로 하는 제2 P형 수직 전계 효과 트랜지스터(P2)와 제2 N형 수직 전계 효과 트랜지스터(N2)를 포함할 수 있다.
도 11a 및 도 11b는 몇몇 실시예에 따른 도 10의 2 - 입력 NAND 게이트를 도시하는 예시적인 레이아웃도이다.
도 11a 및 도 11b는 2 - 입력 NAND 게이트의 동일한 영역을 도시하는 예시적인 레이아웃도이다. 도 11a 및 도 11b는 도면의 간소화를 위해 모든 구성 요소를 도시하지 않고 구성 요소들을 그룹화하여 도시화하였다.
도 12a는 몇몇 실시예에 따른 도 11b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다. 도 12b는 몇몇 실시예에 따른 도 11b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다. 도 12c는 몇몇 실시예에 따른 도 11a를 X1 - X1' 방향으로 잘라서 바라본 단면도이다. 도 12d는 몇몇 실시예에 따른 도 11a를 X2 - X2' 방향으로 잘라서 바라본 단면도이다.
비록 도 11a 내지 12d에 도시된 각 트랜지스터들(예를 들어, 제1 P형 수직 전계 효과 트랜지스터(P1), 제1 N형 수직 전계 효과 트랜지스터(N1), 제2 P형 수직 전계 효과 트랜지스터(P2), 및 제2 N형 수직 전계 효과 트랜지스터(N2))이 더 향상된 성능을 위해 두 개의 트랜지스터들을 포함할 수 있으나, 이에 제한되지 않고 하나의 트랜지스터만 포함할 수도 있다. 도면의 단순화를 위해 기판(100)은 도 12a 내지 12d에 도시되지 않았다.
도 11a 내지 12d를 참조하면, 제1 P형 수직 전계 효과 트랜지스터(P1)는 두 개의 제1 P형 수직 전계 효과 트랜지스터들을 포함할 수 있다. 두 개의 제1 P형 수직 전계 효과 트랜지스터들은 각각 제1 하부 소스/드레인 영역(12_P), 제1 채널 영역(14_P1), 및 제1 상부 소스/드레인 영역(16_P1)을 포함할 수 있다. 제1 N형 수직 전계 효과 트랜지스터(N1)는 두 개의 제1 N형 수직 전계 효과 트랜지스터들을 포함할 수 있다. 두 개의 제1 N형 수직 전계 효과 트랜지스터들은 각각 제2 하부 소스/드레인 영역(12_N), 제1 채널 영역(14_N1), 및 제1 상부 소스/드레인 영역(16_N1)을 포함할 수 있다. 제2 P형 수직 전계 효과 트랜지스터(P2)는 제2 P형 수직 전계 효과 트랜지스터들을 포함할 수 있다. 두 개의 제2 P형 수직 전계 효과 트랜지스터들은 각각 제1 하부 소스/드레인 영역(12_P), 제3 채널 영역(14_P2), 및 제3 상부 소스/드레인 영역(16_P2)을 포함할 수 있다. 제1 하부 소스/드레인 영역(12_P)은 두 개의 제1 P형 수직 전계 효과 트랜지스터 및 두 개의 제2 P형 수직 전계 효과 트랜지스터들에 의해 공유될 수 있다. 제2 N형 수직 전계 효과 트랜지스터(N2)는 두 개의 제2 N형 수직 전계 효과 트랜지스터들을 포함할 수 있다. 두 개의 제2 N형 수직 전계 효과 트랜지스터들은 각각 제2 하부 소스/드레인 영역(12_N), 제4 채널 영역(14_N2), 및 제4 상부 소스/드레인 영역(16_N2)을 포함할 수 있다. 제2 하부 소스/드레인 영역(12_N)은 두 개의 제1 N형 수직 전계 효과 트랜지스터 및 두 개의 제2 N형 수직 전계 효과 트랜지스터들에 의해 공유될 수 있다.
2 - 입력 NAND 게이트는 제1 공통 게이트 레이어(18A)를 포함할 수 있다. 제1 공통 게이트 레이어(18A)의 제1 부분은 두 개의 제1 P형 수직 전계 효과 트랜지스터들(P1) 각각의 게이트 전극이 될 수 있다. 제1 공통 게이트 레이어(18A)의 제2 부분은 두 개의 제1 N형 수직 전계 효과 트랜지스터들(N1)의 게이트 전극이 될 수 있다. 두 개의 제1 P형 수직 전계 효과 트랜지스터들(P1)과 두 개의 제1 N형 수직 전계 효과 트랜지스터들(N1)이 제1 공통 게이트 레이어(18A)을 공유함으로써, 두 개의 제1 P형 수직 전계 효과 트랜지스터들(P1)과 두 개의 제1 N형 수직 전계 효과 트랜지스터들(N1)이 게이트 입력으로서 동일한 입력(예를 들어, 도 10의 Input A)을 인가받을 수 있다. 스페이서들(20)은 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N)과 제1 및 제2 상부 소스/드레인 영역들(16_P1 및 16_N1)로부터 제1 공통 게이트 레이어(18A)를 전기적으로 격리시킬 수 있다. 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N)은 절연층(10)(예를 들어, STI; Shallow Trench Isolation layer)를 통해 서로 전기적으로 격리될 수 있다.
2 - 입력 NAND 게이트는 제2 공통 게이트 레이어(18B)를 포함할 수 있다. 제2 공통 게이트 레이어(18B)의 제1 부분은 두 개의 제2 P형 수직 전계 효과 트랜지스터(P2) 각각의 게이트 전극이 될 수 있다. 또한, 제2 공통 게이트 레이어(18B)의 제2 부분은 두 개의 제2 N형 수직 전계 효과 트랜지스터(N2) 각각의 게이트 전극이 될 수 있다. 두 개의 제2 P형 수직 전계 효과 트랜지스터(P2)와 두 개의 제2 N형 수직 전계 효과 트랜지스터(N2)가 제2 공통 게이트 레이어(18B)를 공유하기 때문에, 두 개의 제2 P형 수직 전계 효과 트랜지스터(P2)와 두 개의 제2 N형 수직 전계 효과 트랜지스터(N2)에 게이트 입력으로서 동일한 입력(예를 들어, 도 10의 Input B)가 인가될 수 있다. 스페이서(20)는 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N)과 제3 및 제4 상부 소스/드레인 영역들(16_P2 및 16_N2)로부터 제2 공통 게이트 레이어(18B)를 전기적으로 격리시킬 수 있다.
제1 상부 컨택 레이어(32_1)는 두 개의 제1 P형 수직 전계 효과 트랜지스터(P1)와 두 개의 제1 N형 수직 전계 효과 트랜지스터(N1), 및 두 개의 제2 P형 수직 전계 효과 트랜지스터(P2) 상에서 연장될 수 있다. 제1 상부 컨택 레이어(32_1)는 두 개의 제1 상부 소스/드레인 영역들(16_P1), 두 개의 제2 상부 소스/드레인 영역들(16_N1) 및 두 개의 제3 상부 소스/드레인 영역들(16_P2)과 전기적으로 연결될 수 있다. 제1 상부 컨택 레이어(32_1)는 제1 수평 방향(X)으로 연장되는 접점부(32_1c)와 접점부(32_1c)로부터 두 개의 제3 상부 소스/드레인 영역들(16_P2) 및 두 개의 제2 상부 소스/드레인 영역들(16_N1)을 향하여 돌출된 연장부(32_1e)를 포함할 수 있다. 연장부(32_1e) 각각은 제2 수평 방향(Y)으로 연장될 수 있다. 제1 상부 컨택 레이어(32_1)는 금속을 포함할 수 있다. 금속은 예를 들어, 코발트(Co), 텅스텐(W), 및/또는 구리(Cu)일 수 있으나 이에 제한되지 않는다. 제1 상부 컨택 레이어(32_1)는 도 11b 및 도 12d에 도시된 바와 같이, 두 개의 제4 상부 소스/드레인 영역들(16_N2)로부터 이격되어 형성되고 오버랩하지 않을 수 있다.
제2 상부 컨택 레이어(32_2)는 두 개의 제2 N형 수직 전계 효과 트랜지스터들(N2) 상에서 연장될 수 있으며, 두 개의 제4 상부 소스/드레인 영역들(16_N2)와 연결될 수 있다. 몇몇 실시예에 따른 도 11a 및 12a에서, 제2 상부 컨택 레이어(32_2)는 두 개의 제2 N형 수직 전계 효과 트랜지스터들(N2)과 인접하는 하부 컨택(36)을 향해 연장되며, 하부 컨택(36)과 연결될 수도 있다. 이를 통해, 소스 전압(VSS)이 하부 컨택(36) 및 제2 상부 컨택 레이어(32_2)를 통해 두 개의 제4 상부 소스/드레인 영역들(16_N)에 인가될 수 있다. 제2 상부 컨택 레이어(32_2)는 예를 들어, 코발트(Co), 텅스텐(W), 및/또는 구리(Cu)와 같은 금속을 포함할 수 있다.
2 - 입력 NAND 게이트는 제1 게이트 컨택(34A) 및 제2 게이트 컨택(34B)을 포함할 수 있다. 제1 게이트 컨택(34A)은 제1 공통 게이트 레이어(18A)와 접촉할 수 있고, 제2 게이트 컨택(34B)은 제2 공통 게이트 레이어(18B)와 연결될 수 있다. 몇몇 실시예에 따른, 제1 게이트 컨택(34A) 및 제2 게이트 컨택(34B)는 도 11a 및 도 11b에 도시된 바와 같이, 제2 수평 방향(Y)으로 서로 이격되어 제2 수평 방향(Y)으로 나란히 배열될 수 있다. 즉, 몇몇 실시예들에 따른 제1 게이트 컨택(34A) 및 제2 게이트 컨택(34B)는 제2 수평 방향(Y)을 따라 나란히 배열될 수 있다.
2 - 입력 NAND 게이트는 다중 비아 컨택들(42)을 포함할 수 있다. 비아 컨택들(42) 중 제1 부분은 제1 게이트 컨택(34A)과 접촉할 수 있고, 비아 컨택들(42) 중 제2 부분은 제2 게이트 컨택(34B)과 접촉할 수 있으며, 비아 컨택들(42) 중 제3 부분은 제1 상부 컨택 레이어(32_1)의 접촉부(32_1c)와 접촉할 수 있다. 도 11b에 도시된 바와 같이, 비아 컨택들(42)의 제1 부분 내지 제3 부분은 제2 수평 방향(Y)으로 서로 격리되어 배치될 수 있으며, 제2 수평 방향(Y)으로 배열될 수 있다. 2 - 입력 NAND 게이트는 여러 개의 도전성 라인들(44)을 포함할 수 있으며, 각각의 도전성 라인들(44)은 비아 컨택들(42)의 제1 부분 내지 제3 부분 각각과 접촉할 수 있다.
도 13a 및 도 13b는 몇몇 실시예에 따른 도 10의 2 - 입력 NAND 게이트를 도시하는 예시적인 레이아웃도이다.
도 13a 및 도 13b는 2 - 입력 NAND 게이트의 동일한 영역을 예시적으로 도시한 도면이며, 도 13a 및 도 13b 각각은 간략한 도시화를 위해 모든 구성요소들을 도시하진 않고, 구성 요소들을 그룹화하여 도시하였다. 도 13a 및 도 13b는 간략한 도시화를 위해 도 11a 및 도 11b에 도시된 일부 요소들(예를 들어, 도 11a의 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N))을 도시하지 않았다.
도 14a는 몇몇 실시예에 따른 도 13a를 X1 - X1' 방향으로 잘라서 바라본 단면도이다. 도 14b는 몇몇 실시예에 따른 도 13a를 X2 - X2' 방향으로 잘라서 바라본 단면도이다.
도 13b의 Y1 - Y1' 및 Y2 - Y2' 단면도는 도 12a 및 도 12b 각각과 유사하거나 동일할 수 있다. 도면의 간소화를 위해 기판(100)은 도 14a 및 14b에 도시되지 않았다.
도 13a 내지 도 14b에 도시된 2 - 입력 NAND 게이트는 제1 병합 상부 소스/드레인 영역(16_Pm), 제2 병합 상부 소스/드레인 영역(16_N1m) 및 제4 병합 상부 소스/드레인 영역(16_N2m)이 도 11a 내지 도 12d에 포함된 것을 제외하면 도 11a 내지 도 12d의 2 - 입력 NAND 게이트와 동일하거나 유사할 수 있다. 도 14a를 참조하면, 제1 합병 상부 소스/드레인 영역(16_Pm)은 두 개의 채널 영역들(14_P1)과 두 개의 제3 채널 영역들(14_P2)과 접촉할 수 있다. 도 14b를 참조하면, 제2 병합 상부 소스/드레인 영역(16_N1)은 두 개의 제2 채널 영역들(14_N1)과 접촉할 수 있으며, 제4 합병 상부 소스/드레인 영역(16_N2m)은 두 개의 제4 채널 영역들(14_N2)과 접촉할 수 있다.
도 15a 및 도 15b는 몇몇 실시예에 따른 도 10의 2 - 입력 NAND 게이트를 도시하는 예시적인 레이아웃도이다.
도 15a 및 도 15b는 2 - 입력 NAND 게이트의 동일한 영역의 레이아웃도를 도시한 것으로서, 도면의 간소화를 위해 모든 구성 요소를 도시하진 않고, 구성 요소들을 그룹화하여 도시하였다. 도 15a 및 도 15b는 도시의 간략화를 위해, 도 11a 및 11b에 도시된 구성 요소들 중 일부(예를 들어, 도 11a의 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N))를 도시하지 않았다.
도 16a는 몇몇 실시예에 따른 도 15b를 Y1 - Y1' 방향으로 잘라서 바라본 단면도이다. 도 16b는 몇몇 실시예에 따른 도 15b를 Y2 - Y2' 방향으로 잘라서 바라본 단면도이다. 도 16c는 몇몇 실시예에 따른 도 15a를 X1 - X1' 방향으로 잘라서 바라본 단면도이다. 도 16d는 몇몇 실시예에 따른 도 15b를 X2 - X2' 방향으로 잘라서 바라본 단면도이다.
간략한 도시화를 위해, 기판(100)은 도 16a 내지 도 16d에 도시하지 않았다.
도 15a 내지 도 16d는 제1 상부 컨택 레이어(32_1)의 모양이 다른 점을 제외하면 도 13a 내지 14b에 도시된 2 - 입력 NAND 게이트와 동일하거나 유사할 수 있다. 몇몇 실시예에 따른 제1 상부 컨택 레이어(32_1)는 연장부들(예를 들어, 도 11b의 32_1e)을 포함하지 않을 수 있으며, 접촉부(32_1c)만을 포함할 수 있다.
도 17a 및 도 17b는 몇몇 실시예에 따른 도 10의 2 - 입력 NAND 게이트를 도시하는 예시적인 레이아웃도이다.
도 17a 및 도 17b는 2 - 입력 NAND 게이트의 동일한 영역을 도시하고 있으며, 도 17a 및 도 17b는 도면의 간소화를 위해 모든 구성 요소를 도시하진 않고, 구성 요소들을 그룹화하여 도시하였다. 도 17a 및 도 17b는 도면의 간소화를 위해 도 11a 및 도 11b에 도시된 구성 요소들 중 일부(예를 들어, 도 11a의 제1 및 제2 하부 소스/드레인 영역들(12_P 및 12_N))를 도시하지 않았다.
도 18a는 몇몇 실시예에 따른 도 17a를 X1 - X1' 방향으로 잘라서 바라본 단면도이다. 도 18b는 몇몇 실시예에 따른 도 17a를 X2 - X2' 방향으로 잘라서 바라본 단면도이다.
몇몇 실시예에 따른 도 17b의 Y1 - Y1' 및 Y2 - Y2'를 따라 절단한 단면도들은 각각 도 12a 및 도 12b와 동일하거나 유사할 수 있다. 간략한 도시화를 위해, 기판(100)은 도 18a 및 도 18b에 도시되지 않았다.
도 17a 내지 도 18b에 도시된 2 - 입력 NAND 게이트는 도 13a 내지 도 14b의 두 개의 분리된 제4 상부 소스/드레인 영역들(16_N2)을 포함하는 제4 상부 소스/드레인 영역(16_N2)을 제외하면 몇몇 실시예에 따른 도 13a 내지 도 14b의 2 - 입력 NAND 게이트와 동일하거나 유사할 수 있다.
도 19는 몇몇 실시예에 따른 2 - 입력 NOR 게이트를 도시하는 예시적인 도면이다.
몇몇 실시예에 따른 도 19의 2 - 입력 NOR 게이트는 제1 P형 수직 전계 효과 트랜지스터(P1)와 제1 N형 수직 전계 효과 트랜지스터(N1)는 도 1의 회로도와 같이 연결될 수 있다. 특히, 제1 P형 수직 전계 효과 트랜지스터(P1) 및 제1 N형 수직 전계 효과 트랜지스터(N1)는 제1 입력(예를 들어, Input B) 및 출력(예를 들어, Output)을 공유할 수 있다. 2 - 입력 NOR 게이트는 또한 제2 입력(예를 들어, Input A)를 공유하는 제2 P형 수직 전계 효과 트랜지스터(P2)와 제2 N형 수직 전계 효과 트랜지스터(N2)를 포함할 수 있다. 몇몇 실시예에 따른 도 19의 2 - 입력 NOR 게이트는 제2 P형 수직 전계 효과 트랜지스터 및 제1 및 제2 N형 트랜지스터들에 인가되는 전압들(예를 들어, VDD 및 VSS)을 제외하면 도 10의 2 - 입력 NAND 게이트와 동일할 수 있으며, 몇몇 실시예들에 따른 도 11a 내지 도 18b의 2 - 입력 NOR 게이트의 레이아웃도 및 단면도들과 유사하거나 동일할 수 있다.
도 20은 몇몇 실시예에 따른 다중 표준 셀들을 포함하는 집적 회로 장치의 예시적인 도면이다.
도 20을 참조하면, 집적 회로는 다수 개의 하부 컨택들(36_S 및 36_D)을 포함할 수 있다. 하부 컨택(36_S)은 소스 전압(VSS)와 연결될 수 있고, 하부 컨택(36_D)는 드레인 전압(VDD)와 연결될 수 있으며, 하부 컨택들(36_S 및 36_D)은 제1 수평 방향(X)으로 교차해가며 배열될 수 있다. 하부 컨택들(36_S 및 36_D) 각각은 제2 수평 방향(Y)으로 연장될 수 있다. 단일 표준 셀(STC)은 한 쌍의 하부 컨택들(36_S 및 36_D)과 셀 경계(CB)에 의해 정의될 수 있다.
몇몇 실시예들에 따른 집적 회로 장치는 다수개의 비아 컨택들(42)을 포함할 수 있다. 어떤 표준 셀들(STCs)은 다수개의 비아 컨택들(42)을 포함할 수 있다. 각각의 비아 컨택들(42)은 라우팅을 위해 수직 방향(Z)으로 기판과 가장 가까운 제1 금속 라인들(예를 들어, 도 6b의 도전성 라인들(44)) 중 하나와 각각 연결될 수 있다. 비아 컨택들(42)의 각각은 게이트 컨택들(도 6a의 34), 및 상부 컨택 레이어들(예를 들어, 도 6a 내 32) 중 하나와 연결될 수 있다.
몇몇 실시예들에 따른 비아 컨택들(42) 각각은 도 20에 도시된 바와 같이, 하부 컨택들 쌍(36_S 및 36_D) 중 하나로부터 제1 수평 방향(X)으로 제4 거리(d4)만큼 떨어져서 배치될 수 있다. 도 20에 도시된 바와 같이, 몇몇 실시예들에 따른 집적 회로 장치의 비아 컨택들(42)은 제2 수평 방향(Y)으로 서로 이격되며, 제2 수평 방향(Y)으로 배열될 수 있다. 도 20에 도시된 바와 같이, 몇몇 실시예에 따른 비아 컨택들(42)은 각각의 표준 셀들(STCs)에 포함되어 있으며, 제2 수평 방향(Y)으로 서로 이격되어 위치하며, 제2 수평 방향(Y)으로 배열될 수 있다.
도 21은 몇몇 실시예에 다른 다중 표준 셀들을 포함하는 집적 회로 장치의 예시적인 도면이다. 집적 회로 장치의 집적도가 증가함에 따라, 표준 셀들(STCs)과 인접하는 상부 컨택 레이어들(예를 들어, 도 3a의 32)은 서로 다른 크기를 가질 수 있으며, 서로 다른 위치에 배치될 수 있다. 따라서, 하나의 포토 마스크를 이용하여 다양한 상부 컨택 레이어들을 형성하는 것은 상부 컨택 레이어들을 형성하는 공정의 복잡성을 증가시킬 수 있기 때문에, MPT(Multi Patterning Technique)을 이용한 포토 마스크들이 공정을 단순화하기 위해 사용될 수 있다.
도 21을 참조하면, 집적 회로 장치는 제1 수평 방향(X) 및 제2 수평 방향(Y)으로 배열되며, 셀 경계(CB)로 분리되는 다수의 표준 셀들(STCs)을 포함할 수 있다. 하나의 표준 셀(STC)는 제1 마스크 상부 컨택 레이어(CA_M1), 제2 마스크 상부 컨택 레이어(CA_M2), 제3 마스크 상부 컨택 레이어(CA_M3), 및 제4 마스크 상부 컨택 레이어(CA_M4) 상의 다수의 상부 컨택 레이어들을 포함한다. 제1 마스크 상부 컨택 레이어(CA_M1)는 제1 포토 마스크를 이용하여 형성되고, 제2 마스크 상부 컨택 레이어(CA_M2)는 제2 포토 마스크를 이용하여 형성되고, 제3 마스크 상부 컨택 레이어(CA_M3)는 제3 포토 마스크를 이용하여 형성되고, 제4 마스크 상부 컨택 레이어(CA_M4)는 제4 포토 마스크를 이용하여 형성될 수 있다. 몇몇 실시예에 따른 도 21의 제1 마스크 상부 컨택 레이어(CA_M1)와 제2 마스크 상부 컨택 레이어(CA_M2)는 제2 수평 방향(Y)으로 연속하여 서로 교차해가며 배열될 수 있다. 몇몇 실시예에 따른 도 21의 제3 마스크 상부 컨택 레이어(CA_M3)와 제4 마스크 상부 컨택 레이어(CA_M4)는 제2 수평 방향(Y)으로 연속하여 서로 교차해가며 배열될 수 있다.
몇몇 실시예에 따른 하나의 상부 컨택 레이어는 제1 수평 방향(X)으로 서로 격리되어 있는 두 개의 분리된 상부 컨택 레이어들을 병합하거나 스위칭함으로써 형성될 수 있다. 도 21에 도시된 바와 같이, 제1 병합 상부 컨택 레이어(CA_MG1)은 제1 마스크 상부 컨택 레이어(CA_M1) 및 제3 마스크 상부 컨택 레이어(CA_M3)를 병합하거나 스위칭하여 형성될 수 있다. 제2 병합 상부 컨택 레이어(CA_MG2)는 제2 마스크 상부 컨택 레이어(CA_M2) 및 제4 마스크 상부 컨택 레이어(CA_M4)를 병합하거나 스위칭하여 형성될 수 있다.
도 21의 집적 회로 장치는 서로 다른 네 개의 마스크 상부 컨택 레이어들을 포함하는 것으로 설명되었으나, 단일 집적 회로 장치 내에 네 개 이상의 마스크 상부 컨택 레이어들이 형성될 수 있음은 물론이다.
몇몇 실시예들은 첨부 도면을 참조하여 설명될 수 있다. 많은 다른 형태 및 실시 예들이 본 개시를 벗어나지 않고 설계가 가능하며, 따라서 본 개시는 본 명세서에 설명된 예시적인 실시예에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이러한 예시적인 실시예들은 본 개시가 완전하고 완벽할 수 있도록 제공될 수 있으며, 본 개시의 범위를 통상의 기술자가 이해할 수 있다. 도면에서, 층 및 영역의 크기 및 상대적 크기는 명확하게 하기 위해 과장될 수 있다. 동일한 도면 부호는 동일한 구송 요소를 지칭할 수 있다.
몇몇 실시예에 따른 예시적인 실시예들은 이상적인 실시예 및 예시적인 실시예의 중간 구조의 개략도일 수 있으며, 단면도를 참조하여 설명될 수 있다. 이와 같이, 예를 들어, 제조 기술 및/또는 허용 오차와 같은 결과로써의 도면의 형상으로부터의 변형은 통상의 기술자에게 예상될 수 있다. 따라서 본 명세서의 몇몇 실시예는 본 명세서에 예시된 특정 형상으로 제한되는 것으로 해석되어서는 안 되며, 예를 들어, 제조로부터 초래되는 형상의 편차를 포함할 수 있다.
몇몇 다른 실시예에서, 본 명세서의 흐름도 및/또는 불록도에 기록된 기능/동작은 흐름에 기록된 순서를 벗어나 발생할 수 있음은 통상의 기술자에게 자명하다. 예를 들어, 연속적으로 도시된 2 개의 블록은 사실상 혹은 실질적으로 동시에 실행될 수 있거나, 관련된 기능/동작에 따라 블록이 때로는 역순으로 진행될 수 있다. 또한, 흐름도 및/또는 블록도의 주어진 블록의 기능은 다수의 블록으로 분리될 수 있으며 흐름도 및/또는 불록도의 2 이상의 블록의 기능은 몇몇 부분으로 통합될 수도 있다. 마지막으로, 도시된 블록들 사이에 다른 블록들이 추가/삽입될 수도 있으며, 블록/동작들이 본 발명의 실시예들의 범위를 벗어나지 않고 생략될 수도 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
15: 게이트 절연체 20: 스페이서 32: 상부 컨택 레이어 34: 게이트 컨택 44: 도전성 라인 100: 기판

Claims (10)

  1. 기판 상에 수직 방향으로 차례로 적층된 제1 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 P형 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor; VFET);
    상기 기판 상에 수직 방향으로 차례로 적층된 제2 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 N형 수직 전계 효과 트랜지스터; 및
    상기 제1 상부 소스/드레인 영역 및 제2 상부 소스/드레인 영역 모두와 연결되는 상부 컨택 레이어를 포함하는 표준 셀.
  2. 제 1항에 있어서,
    상기 상부 컨택 레이어와 연결되는 출력 노드를 더 포함하는 표준 셀.
  3. 제 1항에 있어서,
    상기 P형 수직 전계 효과 트랜지스터와 상기 N형 수직 전계 효과 트랜지스터는 상기 수직 방향과 교차하는 제1 수평 방향으로 이격되며,
    상기 상부 컨택 레이어는,
    상기 제1 수평 방향으로 연장되고, 상기 P형 수직 전계 효과 트랜지스터 및 상기 N형 수직 전계 효과 트랜지스터와 제2 수평 방향으로 이격하되, 상기 제2 수평 방향은 상기 제1 수평 방향과 상기 수직 방향과 교차하는 접촉부와,
    상기 상부 컨택 레이어로부터 상기 P형 수직 전계 효과 트랜지스터와 상기 N형 수직 전계 효과 트랜지스터를 향해 상기 제2 수평 방향으로 돌출되고, 상기 제1 상부 소스/드레인 영역 및 상기 제2 상부 소스/드레인 영역과 연결되는 제1 및 제2 연장부를 포함하는 표준 셀.
  4. 제 1항에 있어서,
    상기 P형 수직 전계 효과 트랜지스터 및 상기 N형 수직 전계 효과 트랜지스터는 상기 수직 방향과 교차하는 제1 수평 방향으로 서로 이격되고,
    상기 제1 채널 영역은 상기 수직 방향과 교차하고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 제1 채널 영역 쌍을 포함하고, 상기 상부 소스/드레인 영역은 상기 제2 수평 방향으로 연장되며 상기 제1 채널 영역 쌍과 연결되고,
    상기 제2 채널 영역은 상기 제2 수평 방향으로 서로 이격된 제2 채널 영역 쌍을 포함하며, 상기 제2 상부 소스/드레인 영역은 상기 제2 수평 방향으로 연장되며 상기 제2 채널 영역 쌍과 연결되고,
    상기 상부 컨택 레이어는 상기 제1 수평 방향으로 연장되며, 상기 제1 채널 영역 쌍 중 하나와 상기 제2 채널 영역 쌍 중 하나와 오버랩되는 표준 셀.
  5. 제 1항에 있어서,
    공통 게이트 레이어를 더 포함하되,
    상기 공통 게이트 레이어의 제1 부분은 상기 P형 수직 전계 효과 트랜지스터의 제1 게이트 전극을 포함하며,
    상기 공통 게이트 레이어의 제2 부분은 상기 N형 수직 전계 효과 트랜지스터의 제2 게이트 전극을 포함하는 표준 셀.
  6. 기판 상에 수직 방향으로 차례로 적층된 제1 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 P형 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor; VFET);
    상기 기판 상에 수직 방향으로 차례로 적층된 제2 채널 영역 및 제1 상부 소스/드레인 영역을 포함하는 N형 수직 전계 효과 트랜지스터로, 상기 P형 수직 전계 효과 트랜지스터는 상기 N형 수직 전계 효과 트랜지스터로부터 상기 수직 방향과 교차하는 제1 수평 방향으로 이격된 N형 수직 전계 효과 트랜지스터;
    P형 수직 전계 효과 트랜지스터의 제1 게이트 전극을 포함하는 일부, N형 수직 전계 효과 트랜지스터의 제2 게이트 전극을 포함하는 다른 일부를 포함하는 공통 게이트 레이어;
    상기 공통 게이트 레이어 상의 제1 및 제2 도전성 라인들; 및
    상기 제1 및 제2 도전성 라인들 및 상기 공통 게이트 레이어 사이의 제1 및 제2 비아 컨택들을 포함하되,
    제1 및 제2 상부 소스/드레인 영역들은 상기 제1 비아 컨택을 통해 상기 제1 도전성 라인과 전기적으로 연결되고, 상기 공통 게이트 레이어는 상기 제2 비아 컨택을 통해 상기 제2 도전성 라인과 전기적으로 연결되며,
    상기 제1 비아 컨택과 상기 제2 비아 컨택은 상기 제1 수평 방향 및 상기 수직 방향과 수직하는 제2 수평 방향으로 서로 이격하고, 상기 제2 수평 방향으로 배열된 표준 셀.
  7. 제 6항에 있어서,
    상기 제2 비아 컨택은 상기 제1 채널 영역 및 상기 제2 채널 영역으로부터 동일한 거리에 배치된 표준 셀.
  8. 제 6항에 있어서,
    상기 제1 상부 소스/드레인 영역과 상기 제2 상부 소스/드레인 영역 모두와 연결되는 상부 컨택 레이어를 더 포함하되,
    상기 상부 컨택 레이어는 상기 제1 수평 방향으로 서로 이격하여 형성되는 측벽들을 포함하며, 상기 상부 컨택 레이어의 상기 측벽들 각각으로부터 동일한 거리에 배치되는 표준 셀.
  9. 제 6항에 있어서,
    상기 제1 도전성 라인과 연결되는 출력 노드를 더 포함하는 표준 셀.
  10. 제 6항에 있어서,
    상기 공통 게이트 레이어와 상기 제2 비아 컨택 사이에 컨택 플러그를 더 포함하되,
    상기 컨택 플러그는 상기 제1 채널 영역 및 상기 제2 채널 영역으로부터 동일한 거리에 배치되는 표준 셀.
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