JPH03152976A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH03152976A JPH03152976A JP29272889A JP29272889A JPH03152976A JP H03152976 A JPH03152976 A JP H03152976A JP 29272889 A JP29272889 A JP 29272889A JP 29272889 A JP29272889 A JP 29272889A JP H03152976 A JPH03152976 A JP H03152976A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- type semiconductor
- layer
- grooves
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 58
- 239000004020 conductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000010354 integration Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタに関し、特に
複数ゲートを有するMOSトランジスタに関する。
複数ゲートを有するMOSトランジスタに関する。
従来、MOSトランジスタはそのソース領域とドレイン
領域としての不純物拡散層とその両者間に位置するゲー
ト電極部分を半導体基板面上に平面的に配置した構造と
して単一に形成するのが一般的であった。
領域としての不純物拡散層とその両者間に位置するゲー
ト電極部分を半導体基板面上に平面的に配置した構造と
して単一に形成するのが一般的であった。
上述した従来のMOSトランジスタは、そのゲート電極
部分の構造が半導体基板表面にゲート絶縁膜を介して導
電物質を単純に積み重ねただけの構造であるため、MO
Sトランジスタの導通時にゲート電極下に形成される導
電チャネルはゲート電極に印加された電位からの電界が
及ぶ範囲としての極めて半導体表面に近い層のみに限ら
れていた。
部分の構造が半導体基板表面にゲート絶縁膜を介して導
電物質を単純に積み重ねただけの構造であるため、MO
Sトランジスタの導通時にゲート電極下に形成される導
電チャネルはゲート電極に印加された電位からの電界が
及ぶ範囲としての極めて半導体表面に近い層のみに限ら
れていた。
従って、この構造では実用的なオン抵抗値のMoSトラ
ンジスタとするにはゲート幅を半導体基板表面上に於て
確保しなければならず、論理回路等で多用されるような
多数のMoSトランジスタを各々のソース領域とドレイ
ン領域について接続した並列構成を実現する場合、極め
て広大な面積が必要となり、論理回路等を収容したLS
Iの集積度を低下させる原因となる欠点がある。
ンジスタとするにはゲート幅を半導体基板表面上に於て
確保しなければならず、論理回路等で多用されるような
多数のMoSトランジスタを各々のソース領域とドレイ
ン領域について接続した並列構成を実現する場合、極め
て広大な面積が必要となり、論理回路等を収容したLS
Iの集積度を低下させる原因となる欠点がある。
本発明は絶縁ゲート電界効果トランジスタは、半導体基
板上に一導電型第1半導体層と、逆導電型半導体層と一
導電型第2半導体層とが順次積層された3層構造半導体
層を有するウェーハと、前記一導電型第2半導体層表面
から前記逆導電型半導体層を貫いて前記一導電型第1半
導体層に達するように設けられた複数の凹部と、前記凹
部内表面に設けられた絶縁膜と、前記絶縁膜で覆われた
前記凹部を埋める導電体層とから成り、前記一導電型第
1半導体層及び第2半導体層をソース・ドレイン領域と
し前記導電体層をゲート電極とするMOSトランジスタ
を含むことを特徴とする。
板上に一導電型第1半導体層と、逆導電型半導体層と一
導電型第2半導体層とが順次積層された3層構造半導体
層を有するウェーハと、前記一導電型第2半導体層表面
から前記逆導電型半導体層を貫いて前記一導電型第1半
導体層に達するように設けられた複数の凹部と、前記凹
部内表面に設けられた絶縁膜と、前記絶縁膜で覆われた
前記凹部を埋める導電体層とから成り、前記一導電型第
1半導体層及び第2半導体層をソース・ドレイン領域と
し前記導電体層をゲート電極とするMOSトランジスタ
を含むことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)、(b)は本発明の一実施例の平面図及び
A−A′線断面図である。
A−A′線断面図である。
半導体基板上にN型半導体層1、P型半導体層2、N型
半導体層を順次積層した半導体ウェーハの表面から最下
層のN型半導体層1に達する9個の溝を設け、その中に
ゲート絶縁膜4と導電体層5を順次埋め込む。
半導体層を順次積層した半導体ウェーハの表面から最下
層のN型半導体層1に達する9個の溝を設け、その中に
ゲート絶縁膜4と導電体層5を順次埋め込む。
今、いずれかの導電体層5に正の電位を印加すると、そ
の周囲のP型導電体層2に於て当該導電体層5の近傍に
電子が誘引される。ここでもしN型半導体層1と3の間
に電位差が存在すればNチャネル6が形成され、両N型
半導体層間は導電状態となる。この現象は当該導電体層
5に印加された正電位を取り除けば消滅する。従って第
1図に示す構造のものはN型半導体層1と3をソース・
ドレイン領域とし、当該導電体層5をゲート電極とする
NチャネルMOSトランジスタとして機能する。
の周囲のP型導電体層2に於て当該導電体層5の近傍に
電子が誘引される。ここでもしN型半導体層1と3の間
に電位差が存在すればNチャネル6が形成され、両N型
半導体層間は導電状態となる。この現象は当該導電体層
5に印加された正電位を取り除けば消滅する。従って第
1図に示す構造のものはN型半導体層1と3をソース・
ドレイン領域とし、当該導電体層5をゲート電極とする
NチャネルMOSトランジスタとして機能する。
又、以上の機能は他の8個の溝に関する各々の導電体層
5についても全く同様であり、さらにソース・ドレイン
領域としてのN型半導体層1と3は以上の9個のゲート
電極に対して共通であるから、このソース・ドレイン領
域の導通条件は9個のゲート電極のうちの1個以上のゲ
ート電極に正電位が印加された場合となる。従って、第
1図に示す構造のものは、9個の個別のMo5t〜ラン
ジスタの各ソース領域同士、又各ドレイン領域同士を接
続しな並列回路と等価となる。
5についても全く同様であり、さらにソース・ドレイン
領域としてのN型半導体層1と3は以上の9個のゲート
電極に対して共通であるから、このソース・ドレイン領
域の導通条件は9個のゲート電極のうちの1個以上のゲ
ート電極に正電位が印加された場合となる。従って、第
1図に示す構造のものは、9個の個別のMo5t〜ラン
ジスタの各ソース領域同士、又各ドレイン領域同士を接
続しな並列回路と等価となる。
次に、本実施例の製造方法について説明する。
第2図(a)〜(c)は本発明の一実施例の製造方法を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
先ず、第2図(a)に示すように、N型半導体層1の上
にP型半導体層2、その上にN型半導体層3を順次エピ
タキシャル成長等によって積層した半導体ウェーハの表
面にホトレジストアを塗布し、マスクを用いて露光し、
現像を行い、その後のエツチングによってN型半導体層
1に達する9個の溝9を形成する。そしてホ)・レジス
トを除去する。
にP型半導体層2、その上にN型半導体層3を順次エピ
タキシャル成長等によって積層した半導体ウェーハの表
面にホトレジストアを塗布し、マスクを用いて露光し、
現像を行い、その後のエツチングによってN型半導体層
1に達する9個の溝9を形成する。そしてホ)・レジス
トを除去する。
次に、第2図(b)に示すように、ゲート絶縁膜4を形
成した後、CVD法によって多結晶シリコンの導電体層
5を形成する。
成した後、CVD法によって多結晶シリコンの導電体層
5を形成する。
次に、第2図(c)に示すように、導電体層5をゲート
絶縁膜4の高さまでエッチバックした後、ホトレジスト
8を塗布し、マスクを用いて露光し、現像を行って溝部
分のみにホトレジスト8を残しておく。次に、ゲート絶
縁膜4のエツチングを行い、ホトレジスト8を取り除く
ことによって第1図(a)、(b)に示す構造のMOS
トランジスタが製造できる。
絶縁膜4の高さまでエッチバックした後、ホトレジスト
8を塗布し、マスクを用いて露光し、現像を行って溝部
分のみにホトレジスト8を残しておく。次に、ゲート絶
縁膜4のエツチングを行い、ホトレジスト8を取り除く
ことによって第1図(a)、(b)に示す構造のMOS
トランジスタが製造できる。
上記実施例では、溝を9個設けたが、この数は必要に応
じて増減する。また、N型半導体層1、P型半導体層2
、N型半導体層3を順次内側に形成するウェル構造にし
、ウェルの外に作られた別のMOSトランジスタと組合
せてNOR回路等の論理回路を作ることがてきる。
じて増減する。また、N型半導体層1、P型半導体層2
、N型半導体層3を順次内側に形成するウェル構造にし
、ウェルの外に作られた別のMOSトランジスタと組合
せてNOR回路等の論理回路を作ることがてきる。
以上説明したように、本発明は、NPN又はPNP3層
構造の半導体ウェーハに必要な数の溝を形成し、その中
にゲート絶縁膜を介してゲート電極を埋込むことにより
、ソース領域やトレイン領域を共通として並列接続され
た形態の複数のNまたは、PチャネルのMOSトランジ
スタを形成するようにしたので、多大力NOR論理回路
等を半導体ウェーハ上に面積効率良く形成できるという
効果がある。
構造の半導体ウェーハに必要な数の溝を形成し、その中
にゲート絶縁膜を介してゲート電極を埋込むことにより
、ソース領域やトレイン領域を共通として並列接続され
た形態の複数のNまたは、PチャネルのMOSトランジ
スタを形成するようにしたので、多大力NOR論理回路
等を半導体ウェーハ上に面積効率良く形成できるという
効果がある。
第1図(a)、(b)は本発明の一実施例の平面図およ
びA−A’線断面図、第2図(a)〜(C)は第1図に
示す実施例の製造方法を説明するための工程順に示した
断面図である。 1・・・N型半導体層、2・・・P型半導体層、3・・
・N型半導体層、4・・・ゲート絶縁膜、5・・・導電
体層、6・・・Nチャネル、7.8・・・ホトレジスト
、9・・・講。
びA−A’線断面図、第2図(a)〜(C)は第1図に
示す実施例の製造方法を説明するための工程順に示した
断面図である。 1・・・N型半導体層、2・・・P型半導体層、3・・
・N型半導体層、4・・・ゲート絶縁膜、5・・・導電
体層、6・・・Nチャネル、7.8・・・ホトレジスト
、9・・・講。
Claims (1)
- 半導体基板上に一導電型第1半導体層と、逆導電型半
導体層と一導電型第2半導体層とが順次積層された3層
構造半導体層を有するウェーハと、前記一導電型第2半
導体層表面から前記逆導電型半導体層を貫いて前記一導
電型第1半導体層に達するように設けられた複数の凹部
と、前記凹部内表面に設けられた絶縁膜と、前記絶縁膜
で覆われた前記凹部を埋める導電体層とから成り、前記
一導電型第1半導体層及び第2半導体層をソース・ドレ
イン領域とし前記導電体層をゲート電極とするMOSト
ランジスタを含むことを特徴とする絶縁ゲート電界効果
トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29272889A JPH03152976A (ja) | 1989-11-09 | 1989-11-09 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29272889A JPH03152976A (ja) | 1989-11-09 | 1989-11-09 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03152976A true JPH03152976A (ja) | 1991-06-28 |
Family
ID=17785552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29272889A Pending JPH03152976A (ja) | 1989-11-09 | 1989-11-09 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03152976A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
-
1989
- 1989-11-09 JP JP29272889A patent/JPH03152976A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH1070281A (ja) | 半導体装置およびその製造方法 | |
JPH11135794A (ja) | 半導体装置、その製造方法 | |
JPH01164064A (ja) | 半導体装置 | |
JP3888658B2 (ja) | Soi構造を有する半導体素子及びその製造方法 | |
JPH10214907A (ja) | 半導体装置およびその製造方法 | |
JPH0492475A (ja) | 相補型薄膜トランジスタ | |
JPH02246264A (ja) | 半導体装置およびその製造方法 | |
JPH03152976A (ja) | 絶縁ゲート電界効果トランジスタ | |
JPH098291A (ja) | 半導体装置 | |
JPS6050063B2 (ja) | 相補型mos半導体装置及びその製造方法 | |
JPS6129148B2 (ja) | ||
TWI781747B (zh) | 柱狀半導體裝置及其製造方法 | |
US9899365B1 (en) | Layout of semiconductor device | |
JPS6394667A (ja) | 半導体集積回路 | |
KR20020096055A (ko) | 각기 다른 반도체층 상에 nmos 트랜지스터 및pmos 트랜지스터를 구비하는 2-입력 노어 게이트 및그 제조 방법 | |
JPS6146042A (ja) | 半導体装置 | |
JPH04196440A (ja) | 半導体装置 | |
JP2993041B2 (ja) | 相補型mos半導体装置 | |
JP3868778B2 (ja) | 半導体集積回路における電界効果トランジスタの製造方法 | |
JPH03101162A (ja) | 半導体集積回路装置 | |
TW202416450A (zh) | 積體電路及其製造方法 | |
JPH04309264A (ja) | 半導体集積回路 | |
JPH03256356A (ja) | 半導体装置 | |
JPS632365A (ja) | 半導体集積回路の製造方法 | |
KR0135718B1 (ko) | 반도체 소자의 제조방법 |