JP3868778B2 - 半導体集積回路における電界効果トランジスタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において電界効果トランジスタ、特に、ＭＯＳトランジスタを製造する方法であって、相互に離隔された第１伝導形のソース領域およびドレイン領域を逆の伝導形の半導体基板に形成し、複数のストリップ（ストライプ）状ゲート領域を相互に関連するソース領域とドレイン領域との間にそれぞれ形成し、電界効果トランジスタにそれぞれ属するゲート領域を相互に結合する形式のものに関する。更に、本発明は、半導体集積回路内に設けてあり、それぞれソース領域とドレイン領域との間に基板内にまたは基板上に延び電気導線によって相互に接続された少なくとも２つのゲート領域を有する電界効果トランジスタに関する。更に、本発明は、少なくとも１つのこの種の電界効果トランジスタを有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路のドライバトランジスタの代わりに、またドライバトランジスタとして、極めてしばしば、ＭＯＳ電界効果トランジスタが使用される。より大きいこの種の電界効果トランジスタ、即ち、より大電力の電界効果トランジスタは、従来、複数の平行なゲートストリップ（ゲートストライプ）が基板内にまたは基板上にそれぞれ関連するソース領域とドレイン領域との間にフィンガ状に設置されるよう、製造される。
【０００３】
この場合、より大きい電力用に設計されたこの種の電界効果トランジスタの側面寸法は、例えば５０μｍの幅寸法に比して、容易に１０倍（例えば、５００μｍ）に構成されることになる。
【０００４】
【発明が解決しようとする課題】
半導体集積回路の高集積度の要望に関して、ドライバトランジスタのこのように大きい面積は、受入れられず、この種のドライバトランジスタの所要スペースを減少する方法が望まれている。
【０００５】
即ち、本発明の課題は、半導体集積回路において、より大形の電界効果トランジスタ、即ち、電力がより大きく所要スペースがより小さい電界効果トランジスタを実現する電界効果トランジスタの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
この課題は、請求項にもとづき解決される。
【０００７】
この課題の解決のため、本発明にもとづき、それぞれ１つの電界効果トランジスタに属する複数のゲート領域を基板内にまたは基板上にその厚さ方向へ層状に重畳配置することを特徴とする、半導体集積回路における電界効果トランジスタ（特に、ＭＯＳトランジスタ）のこの種の好適な製造方法を提案する。
【０００８】
請求項１に係る発明の半導体集積回路における電界効果トランジスタの製造方法は、下記工程、即ち、相互に離隔された第１伝導形（ｎ）のソース領域（Ｓ）およびドレイン領域（Ｄ）を逆の伝導形（ｐ）の半導体基板（ＳＵＢ）内／上に形成する工程と、相互に関連する隣接のソース領域（Ｓ）とドレイン領域（Ｄ）との間に複数のゲート領域（Ｇ）を形成する工程と、電界効果トランジスタにそれぞれ属するゲート領域（Ｇ１，Ｇ２）を相互に電気的に結合する工程と、によって、半導体集積回路において電界効果トランジスタ、特に、ＭＯＳトランジスタを製造する方法であって、それぞれ電界効果トランジスタに属するゲート領域（Ｇ１，Ｇ２）を基板（ＳＵＢ）内にまたは基板上に基板の厚さ方向へ層として重畳状態に形成し、トランジスタの重畳配置されたゲート領域（Ｇ１，Ｇ２）の間に、半導体層を形成し、各ソース領域および各ゲート領域が、重畳するすべてのゲート領域に共通である形式のものにおいて、下記工程、即ち、半導体基板（ＳＵＢ）にソース領域（Ｓ）とドレイン領域（Ｄ）とを形成する工程と；形成されたソース領域（Ｓ）とドレイン領域（Ｄ）との間の基板部分を基板（ＳＵＢ）の主要面からエッチングする工程と；第１ゲート領域（Ｇ１）がソース領域（Ｓ）とドレイン領域（Ｄ）との間に位置するよう、エッチングされた基板部分（ＳＵＢ）に第１ゲート領域（Ｇ１）を形成する工程と；第１ゲート領域（Ｇ１）の上方のエッチングされた基板部分に半導体材料（Ｓｉ）を充填する工程と；充填した半導体材料（Ｓｉ）を介して第１ゲート領域（Ｇ１）の上方に少なくとも１つの第２ゲート領域（Ｇ２）を形成する工程と；ドレイン領域（Ｄ）およびソース領域（Ｓ）から露出する少なくとも１つの側においてゲート領域（Ｇ１，Ｇ２）を良導電性材料に結合する工程と；を含んでいることを特徴としている。
【０００９】
上記の方法によれば、半導体集積回路の主要面の平面内でトランジスタを第３寸法方向へ拡張するという代替方策を取る。例えば、上記平面と垂直な方向にトランジスタを拡張する。重畳配置した上記ゲート領域の間には、それぞれ、半導体層（特に、ケイ素層）が設けてあり、重畳するすべてのゲート領域に共通に、ソース領域はゲート領域の１つの側にあり、ドレイン領域は他の側にある。
【００１０】
この種の製造方法は、個々に知られているプロセス工程を使用して実施できる。まず、電界効果トランジスタを限定する基板部分の内部において、それぞれ、ソース領域と関連のドレイン領域との間で基板の主要面から部分をエッチングする。例えば、基板内の電界効果トランジスタの区分ごとに、対をなすソース領域とドレイン領域との間とのそれぞれで、基板の上面から一部分をエッチングする。次いで、基板のエッチングされた部分の内部に、第１ゲート領域を形成する。かくして、上記第１ゲート領域は、双方の関連するソース領域とドレイン領域との間に、すなわち、関連するソース領域とドレイン領域との双方の間に位置する。次いで、エッチングされた基板部分内の第１ゲート領域に半導体材料（例えば、ケイ素）を充填する。例えば、第１ゲート領域を半導体材料で被覆する。更に、第１ゲート領域の上方に、即ち、上記領域の半導体材料で被覆された範囲の上方に、第２ゲート領域を形成する。もちろん、２つのゲート領域のみならず、２つより多数のゲート領域を上記の態様で重畳配置できる。この場合、相互に関連するソース領域およびドレイン領域の深さおよび相互間のエッチング深さを基板の厚さ方向へ対応して増大しなければならない。次いで、関連のゲート領域を相互に導電結合する。
【００１１】
このように製造した電界効果トランジスタは、ＭＯＳトランジスタであり、トランジスタを限定する基板範囲は、ｐドープ形ケイ素基板範囲であり、ドレイン領域およびソース領域は、ｎ形ケイ素からなる。
【００１２】
重畳するゲート領域は、ドレイン領域およびソース領域から露出する(freiligt)少なくとも１つの側において、良導電性材料に簡単に結合させることができる。
【００１３】
また、請求項２に係る発明の半導体集積回路における電界効果トランジスタの製造方法は、請求項１の方法において、電界効果トランジスタを含む基板部分が、ｐドープ形ケイ素基板部分であり、ドレイン領域およびソース領域が、ｎ伝導形ケイ素を有し、ゲート領域が、ＳｉＯ2 を有することを特徴としている。
【００１４】
以上に述べた本発明に係る上記特徴から明らかな如く、本発明に係る方法で製造された電界効果トランジスタは、半導体チップ上での所要スペースが小さいという利点がある他、電気的接触点を節減できる。なぜならば、１つのソース領域および１つのドレイン領域のみが設けてあり、従って、先行技術においてこれまで必要である如く、相互に関連するソース領域またはドレイン領域を相互に結合する必要がないからである。
【００１５】
半導体集積回路に本発明にもとづき構成された電界効果トランジスタによるスペース節減度は、重畳配置されたゲート領域の数の増加とともに大きくなる。
【００１６】
【発明の実施の形態】
以下に、本発明に係る製造方法の実施の形態および該方法で製造した電界効果トランジスタを図面を参照して説明する。
【００１７】
図１（ａ）ないし（ｅ）は、半導体集積回路の部分横断面の形で示した本発明に係る電界効果トランジスタを製造するための操作工程の略図である。
【００１８】
図２は、半導体集積回路に従来慣用の、２つの平行なストリップ（ストライプ）状ゲートフィンガを有する電界効果トランジスタを備えた基板範囲の略平面図である。
【００１９】
図３は、図２に示した従来の電界効果トランジスタの略横断面図である。
【００２０】
さて、図１を参照して、本発明に係る製造方法の実施の形態および該方法で製造した本実施の形態にかかる電界効果トランジスタを説明する前に、まず、図２および図３を参照して、半導体集積回路に従来慣用の、より大形の電界効果トランジスタの実施例を説明する。
【００２１】
図２から明らかな如く、破線で示したｐ伝導形基板部分ＳＵＢには、２つの平行なゲートフィンガＧ１，Ｇ２を、ゲートフィンガＧ１が第１ソース領域Ｓ１とドレイン領域Ｄとの間、ゲートフィンガＧ２が第２ソース領域Ｓ２とドレイン領域Ｄとの間となるようにそれぞれ設置した電界効果トランジスタＦＥＴが設けられている。双方の平行なゲートフィンガＧ１，Ｇ２は、第１接続導線Ｌ１によって、例えば、対応する接触点に導線を接着することによって、相互に電気的に結合されている。双方のソース領域Ｓ１，Ｓ２は、同様に、第２接続導線Ｌ２によって相互に電気的に結合されている。中央のドレイン領域には、出力導線Ｌ３が結合されている。この種の電界効果トランジスタの幅ｗは、技術的理由から５０μｍ以下である。
【００２２】
図２に示した態様で、更に大形の電界効果トランジスタ、即ち、２つよりも多数のゲートフィンガを有する、より大電力の電界効果トランジスタも製造することができる。例えば１０ヶの平行なゲートフィンガを有するこの種の電界効果トランジスタは、例えば、５００μｍの、即ち、幅ｗの１０倍の長さ寸法ｌを有することができる。
【００２３】
図３に、図２に平面図として示して説明した公知の電界効果トランジスタの横断面図を示す。ソース領域Ｓ１，Ｓ２およびドレイン領域Ｄは、ｐ伝導形基板ＳＵＢ内にｎドープ形半導体領域を形成することにより形成されたものである。ゲートフィンガＧ１はソース領域Ｓ１とドレイン領域Ｄとの間に、ゲートフィンガＧ２はソース領域Ｓ２とドレイン領域Ｄとの間に、それぞれある。図３には、更に、ゲートフィンガＧ１，Ｇ２の双方の間およびソース領域Ｓ１，Ｓ２の双方の間のそれぞれの接続導線Ｌ１，Ｌ２を示してある。ゲートフィンガＧ１，Ｇ２には、入力信号ＩＮを供給でき、ドレイン領域Ｄから、出力信号ＡＵＳを取出すことができる。
【００２４】
さて、図１を参照して、半導体集積回路における上述の大きな所要スペースを減少でき、より大形の電界効果トランジスタ（特にＭＯＳトランジスタ）を半導体集積回路に製造する本発明に係る方法の実施の形態を説明する。本発明の基本的考え方は、ゲート領域を並置するのではなく、重ね合わせて、即ち、基板ＳＵＢの厚さ方向へ設置する一連のプロセス工程にある。
【００２５】
図１（ａ）に示した如く、ｐ伝導形基板ＳＵＢに、まず、ｎドープ（ｎ伝導形）ソース領域Ｓおよびｎドープ（ｎ伝導形）ドレイン領域Ｄを形成する。基板は半導体基板、ｎ伝導形は第１の伝導形、ｐ伝導形は第１の伝導形と逆の伝導形である。以下の説明から明らかな如く、ソース領域Ｓとドレイン領域Ｄとの間の間隔は、全電界効果トランジスタの長さ寸法に対応する。次いで、図１（ｂ）に示した如く、複数のゲート領域が１つのソース領域Ｓおよび１つのドレイン領域Ｄを共通とするよう上記ゲート領域を重畳させることができる深さまで、ソース領域Ｓとドレイン領域Ｄとの間にある範囲をエッチングする。次いで、図１（ｃ）に示した如く、図１（ｂ）に示した如くエッチング操作によってエッチングした基板範囲に第１ゲート領域Ｇ１を設ける。次いで、図１（ｄ）に示した如く第１ゲート領域Ｇ１をケイ素層（半導体層、半導体材料）Ｓｉで被覆する。次いで、図１（ｅ）に示した如く、このケイ素層Ｓｉ上に、ソース領域Ｓとドレイン領域Ｄとの間に位置するよう、即ち、第１ゲートＧ１の直上にケイ素層Ｓｉを介して第２ゲート領域Ｇ２を形成する。次いで、例えば、貫通接触部材（良導電性材料）ＤＵによって、重畳する双方のゲート領域Ｇ１，Ｇ２を相互に電気的に結合する。貫通接触部材には、更に、入力信号ＩＮを供給する導線を設置できる。ソース領域Ｓには、出力結線ＡＵＳを接触させることができ、ドレイン領域Ｄには、アース導線ＧＮＤを接触させることができる。
【００２６】
半導体集積回路における、より大形の電界効果トランジスタの本発明に係る製造方法の図１に示して上述した実施の形態は、単に２つの重畳するゲート領域Ｇ１，Ｇ２を示すものであるが、図１（ｃ）ないし（ｅ）にもとづく工程の単なる反復および図１（ｂ）にもとづくエッチングの対応する（しかるべき）深さによって、２つよりも多数のゲート領域を実現できるということは、当業者には自明であろう。
【００２７】
電界効果トランジスタの複数のゲート領域の重畳配置によって、従来慣用の製造方法に比して、多くのスペース（チップ面）を節減でき、この節減に応じて、より多くのゲート領域を重畳配置できる。
【００２８】
上述のプロセス工程の各々は、半導体集積回路の製造において慣用の操作態様によって実現できる。
【００２９】
図１に示して説明した上記方法によって製造された電界効果トランジスタは、例えば、従来慣用の電界効果トランジスタと同様に長方形のＭＯＳ電界効果トランジスタであってよい。図１（ｅ）に示した如くゲート領域Ｇ１，Ｇ２を電気的に結合する貫通接触部材ＤＵの代わりに、他の接触法によっても、ソース領域Ｓおよびドレイン領域Ｄから露出した(freiliegende)１つまたは双方のゲート領域面を相互に結合することができる。
【００３０】
また、本実施の形態に係る電界効果トランジスタの製造方法によって製造された電界効果トランジスタを用いて、半導体集積回路を製造することができる。また、本実施の形態で述べたゲート領域はゲート絶縁膜としてなどのＳｉＯ2 を有していてもよい。
【００３１】
【発明の効果】
請求項１に係る発明の半導体集積回路における電界効果トランジスタの製造方法は、以上のように、下記工程、即ち、相互に離隔された第１伝導形（ｎ）のソース領域（Ｓ）およびドレイン領域（Ｄ）を逆の伝導形（ｐ）の半導体基板（ＳＵＢ）内／上に形成する工程と、相互に関連する隣接のソース領域（Ｓ）とドレイン領域（Ｄ）との間に複数のゲート領域（Ｇ）を形成する工程と、電界効果トランジスタにそれぞれ属するゲート領域（Ｇ１，Ｇ２）を相互に電気的に結合する工程と、によって、半導体集積回路において電界効果トランジスタ、特に、ＭＯＳトランジスタを製造する方法であって、それぞれ電界効果トランジスタに属するゲート領域（Ｇ１，Ｇ２）を基板（ＳＵＢ）内にまたは基板上に基板の厚さ方向へ層として重畳状態に形成し、トランジスタの重畳配置されたゲート領域（Ｇ１，Ｇ２）の間に、半導体層を形成し、各ソース領域および各ゲート領域が、重畳するすべてのゲート領域に共通である形式のものにおいて、下記工程、即ち、半導体基板（ＳＵＢ）にソース領域（Ｓ）とドレイン領域（Ｄ）とを形成する工程と；形成された電界効果トランジスタに関連するソース領域（Ｓ）とドレイン領域（Ｄ）との間の基板部分を基板（ＳＵＢ）の主要面からエッチングする工程と；第１ゲート領域（Ｇ１）がソース領域（Ｓ）とドレイン領域（Ｄ）との間に位置するよう、エッチングされた基板部分（ＳＵＢ）に第１ゲート領域（Ｇ１）を形成する工程と；第１ゲート領域（Ｇ１）の上方のエッチングされた基板部分に半導体材料（Ｓｉ）を充填する工程と；充填した半導体材料（Ｓｉ）を介して第１ゲート領域（Ｇ１）の上方に少なくとも１つの第２ゲート領域（Ｇ２）を形成する工程と；ドレイン領域（Ｄ）およびソース領域（Ｓ）から露出する少なくとも１つの側においてゲート領域（Ｇ１，Ｇ２）を良導電性材料に結合する工程と；を含んでいる構成である。
【００３２】
また、請求項２に係る発明の半導体集積回路における電界効果トランジスタの製造方法は、以上のように、請求項１の方法において、電界効果トランジスタを含む基板部分が、ｐドープ形ケイ素基板部分であり、ドレイン領域およびソース領域が、ｎ伝導形ケイ素を有し、ゲート領域が、ＳｉＯ2 を有する構成である。
【００３３】
それゆえ、電界効果トランジスタの半導体チップ上での所要スペースが小さいという利点がある他、電気的接触点を節減できるという効果を奏する。なぜならば、１つのソース領域および１つのドレイン領域のみが設けてあり、従って、先行技術においてこれまで必要である如く、相互に関連するソース領域またはドレイン領域を相互に結合する必要がないからである。
【００３４】
半導体集積回路に本発明にもとづき構成された電界効果トランジスタによるスペース節減度は、重畳配置されたゲート領域の数の増加とともに大きくなる。
【図面の簡単な説明】
【図１】（ａ）ないし（ｅ）は、半導体集積回路の部分横断面の形で示した、本発明に係る半導体集積回路における電界効果トランジスタの製造方法を実施するための操作工程の略図である。
【図２】半導体集積回路に従来慣用の、２つの平行なストリップ（ストライプ）状ゲートフィンガを有する電界効果トランジスタを備えた基板範囲の略平面図である。
【図３】図２に示した従来の電界効果トランジスタの略横断面図である。
【符号の説明】
Ｇ１ 第１ゲート領域、ゲートフィンガ（ゲート領域）
Ｇ２ 第２ゲート領域、ゲートフィンガ（ゲート領域）
ｎ 伝導形（第１の伝導形）
ｐ 伝導形
ＳＵＢ 基板（半導体基板）
Ｓｉ ケイ素
Ｓ ソース領域
Ｓ１ 第１ソース領域
Ｓ２ 第２ソース領域
Ｄ ドレイン領域
ＡＵＳ 出力信号、出力結線
ＩＮ 入力信号
ＧＮＤ アース、アース導線
ＤＵ 貫通接触部材（良導電性材料）
Ｌ１ 第１接続導線、接続導線
Ｌ２ 第２接続導線、接続導線
Ｌ３ 出力導線、接続導線
ｌ 長さ寸法
ｗ 幅
【発明の属する技術分野】
本発明は、半導体集積回路において電界効果トランジスタ、特に、ＭＯＳトランジスタを製造する方法であって、相互に離隔された第１伝導形のソース領域およびドレイン領域を逆の伝導形の半導体基板に形成し、複数のストリップ（ストライプ）状ゲート領域を相互に関連するソース領域とドレイン領域との間にそれぞれ形成し、電界効果トランジスタにそれぞれ属するゲート領域を相互に結合する形式のものに関する。更に、本発明は、半導体集積回路内に設けてあり、それぞれソース領域とドレイン領域との間に基板内にまたは基板上に延び電気導線によって相互に接続された少なくとも２つのゲート領域を有する電界効果トランジスタに関する。更に、本発明は、少なくとも１つのこの種の電界効果トランジスタを有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路のドライバトランジスタの代わりに、またドライバトランジスタとして、極めてしばしば、ＭＯＳ電界効果トランジスタが使用される。より大きいこの種の電界効果トランジスタ、即ち、より大電力の電界効果トランジスタは、従来、複数の平行なゲートストリップ（ゲートストライプ）が基板内にまたは基板上にそれぞれ関連するソース領域とドレイン領域との間にフィンガ状に設置されるよう、製造される。
【０００３】
この場合、より大きい電力用に設計されたこの種の電界効果トランジスタの側面寸法は、例えば５０μｍの幅寸法に比して、容易に１０倍（例えば、５００μｍ）に構成されることになる。
【０００４】
【発明が解決しようとする課題】
半導体集積回路の高集積度の要望に関して、ドライバトランジスタのこのように大きい面積は、受入れられず、この種のドライバトランジスタの所要スペースを減少する方法が望まれている。
【０００５】
即ち、本発明の課題は、半導体集積回路において、より大形の電界効果トランジスタ、即ち、電力がより大きく所要スペースがより小さい電界効果トランジスタを実現する電界効果トランジスタの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
この課題は、請求項にもとづき解決される。
【０００７】
この課題の解決のため、本発明にもとづき、それぞれ１つの電界効果トランジスタに属する複数のゲート領域を基板内にまたは基板上にその厚さ方向へ層状に重畳配置することを特徴とする、半導体集積回路における電界効果トランジスタ（特に、ＭＯＳトランジスタ）のこの種の好適な製造方法を提案する。
【０００８】
請求項１に係る発明の半導体集積回路における電界効果トランジスタの製造方法は、下記工程、即ち、相互に離隔された第１伝導形（ｎ）のソース領域（Ｓ）およびドレイン領域（Ｄ）を逆の伝導形（ｐ）の半導体基板（ＳＵＢ）内／上に形成する工程と、相互に関連する隣接のソース領域（Ｓ）とドレイン領域（Ｄ）との間に複数のゲート領域（Ｇ）を形成する工程と、電界効果トランジスタにそれぞれ属するゲート領域（Ｇ１，Ｇ２）を相互に電気的に結合する工程と、によって、半導体集積回路において電界効果トランジスタ、特に、ＭＯＳトランジスタを製造する方法であって、それぞれ電界効果トランジスタに属するゲート領域（Ｇ１，Ｇ２）を基板（ＳＵＢ）内にまたは基板上に基板の厚さ方向へ層として重畳状態に形成し、トランジスタの重畳配置されたゲート領域（Ｇ１，Ｇ２）の間に、半導体層を形成し、各ソース領域および各ゲート領域が、重畳するすべてのゲート領域に共通である形式のものにおいて、下記工程、即ち、半導体基板（ＳＵＢ）にソース領域（Ｓ）とドレイン領域（Ｄ）とを形成する工程と；形成されたソース領域（Ｓ）とドレイン領域（Ｄ）との間の基板部分を基板（ＳＵＢ）の主要面からエッチングする工程と；第１ゲート領域（Ｇ１）がソース領域（Ｓ）とドレイン領域（Ｄ）との間に位置するよう、エッチングされた基板部分（ＳＵＢ）に第１ゲート領域（Ｇ１）を形成する工程と；第１ゲート領域（Ｇ１）の上方のエッチングされた基板部分に半導体材料（Ｓｉ）を充填する工程と；充填した半導体材料（Ｓｉ）を介して第１ゲート領域（Ｇ１）の上方に少なくとも１つの第２ゲート領域（Ｇ２）を形成する工程と；ドレイン領域（Ｄ）およびソース領域（Ｓ）から露出する少なくとも１つの側においてゲート領域（Ｇ１，Ｇ２）を良導電性材料に結合する工程と；を含んでいることを特徴としている。
【０００９】
上記の方法によれば、半導体集積回路の主要面の平面内でトランジスタを第３寸法方向へ拡張するという代替方策を取る。例えば、上記平面と垂直な方向にトランジスタを拡張する。重畳配置した上記ゲート領域の間には、それぞれ、半導体層（特に、ケイ素層）が設けてあり、重畳するすべてのゲート領域に共通に、ソース領域はゲート領域の１つの側にあり、ドレイン領域は他の側にある。
【００１０】
この種の製造方法は、個々に知られているプロセス工程を使用して実施できる。まず、電界効果トランジスタを限定する基板部分の内部において、それぞれ、ソース領域と関連のドレイン領域との間で基板の主要面から部分をエッチングする。例えば、基板内の電界効果トランジスタの区分ごとに、対をなすソース領域とドレイン領域との間とのそれぞれで、基板の上面から一部分をエッチングする。次いで、基板のエッチングされた部分の内部に、第１ゲート領域を形成する。かくして、上記第１ゲート領域は、双方の関連するソース領域とドレイン領域との間に、すなわち、関連するソース領域とドレイン領域との双方の間に位置する。次いで、エッチングされた基板部分内の第１ゲート領域に半導体材料（例えば、ケイ素）を充填する。例えば、第１ゲート領域を半導体材料で被覆する。更に、第１ゲート領域の上方に、即ち、上記領域の半導体材料で被覆された範囲の上方に、第２ゲート領域を形成する。もちろん、２つのゲート領域のみならず、２つより多数のゲート領域を上記の態様で重畳配置できる。この場合、相互に関連するソース領域およびドレイン領域の深さおよび相互間のエッチング深さを基板の厚さ方向へ対応して増大しなければならない。次いで、関連のゲート領域を相互に導電結合する。
【００１１】
このように製造した電界効果トランジスタは、ＭＯＳトランジスタであり、トランジスタを限定する基板範囲は、ｐドープ形ケイ素基板範囲であり、ドレイン領域およびソース領域は、ｎ形ケイ素からなる。
【００１２】
重畳するゲート領域は、ドレイン領域およびソース領域から露出する(freiligt)少なくとも１つの側において、良導電性材料に簡単に結合させることができる。
【００１３】
また、請求項２に係る発明の半導体集積回路における電界効果トランジスタの製造方法は、請求項１の方法において、電界効果トランジスタを含む基板部分が、ｐドープ形ケイ素基板部分であり、ドレイン領域およびソース領域が、ｎ伝導形ケイ素を有し、ゲート領域が、ＳｉＯ2 を有することを特徴としている。
【００１４】
以上に述べた本発明に係る上記特徴から明らかな如く、本発明に係る方法で製造された電界効果トランジスタは、半導体チップ上での所要スペースが小さいという利点がある他、電気的接触点を節減できる。なぜならば、１つのソース領域および１つのドレイン領域のみが設けてあり、従って、先行技術においてこれまで必要である如く、相互に関連するソース領域またはドレイン領域を相互に結合する必要がないからである。
【００１５】
半導体集積回路に本発明にもとづき構成された電界効果トランジスタによるスペース節減度は、重畳配置されたゲート領域の数の増加とともに大きくなる。
【００１６】
【発明の実施の形態】
以下に、本発明に係る製造方法の実施の形態および該方法で製造した電界効果トランジスタを図面を参照して説明する。
【００１７】
図１（ａ）ないし（ｅ）は、半導体集積回路の部分横断面の形で示した本発明に係る電界効果トランジスタを製造するための操作工程の略図である。
【００１８】
図２は、半導体集積回路に従来慣用の、２つの平行なストリップ（ストライプ）状ゲートフィンガを有する電界効果トランジスタを備えた基板範囲の略平面図である。
【００１９】
図３は、図２に示した従来の電界効果トランジスタの略横断面図である。
【００２０】
さて、図１を参照して、本発明に係る製造方法の実施の形態および該方法で製造した本実施の形態にかかる電界効果トランジスタを説明する前に、まず、図２および図３を参照して、半導体集積回路に従来慣用の、より大形の電界効果トランジスタの実施例を説明する。
【００２１】
図２から明らかな如く、破線で示したｐ伝導形基板部分ＳＵＢには、２つの平行なゲートフィンガＧ１，Ｇ２を、ゲートフィンガＧ１が第１ソース領域Ｓ１とドレイン領域Ｄとの間、ゲートフィンガＧ２が第２ソース領域Ｓ２とドレイン領域Ｄとの間となるようにそれぞれ設置した電界効果トランジスタＦＥＴが設けられている。双方の平行なゲートフィンガＧ１，Ｇ２は、第１接続導線Ｌ１によって、例えば、対応する接触点に導線を接着することによって、相互に電気的に結合されている。双方のソース領域Ｓ１，Ｓ２は、同様に、第２接続導線Ｌ２によって相互に電気的に結合されている。中央のドレイン領域には、出力導線Ｌ３が結合されている。この種の電界効果トランジスタの幅ｗは、技術的理由から５０μｍ以下である。
【００２２】
図２に示した態様で、更に大形の電界効果トランジスタ、即ち、２つよりも多数のゲートフィンガを有する、より大電力の電界効果トランジスタも製造することができる。例えば１０ヶの平行なゲートフィンガを有するこの種の電界効果トランジスタは、例えば、５００μｍの、即ち、幅ｗの１０倍の長さ寸法ｌを有することができる。
【００２３】
図３に、図２に平面図として示して説明した公知の電界効果トランジスタの横断面図を示す。ソース領域Ｓ１，Ｓ２およびドレイン領域Ｄは、ｐ伝導形基板ＳＵＢ内にｎドープ形半導体領域を形成することにより形成されたものである。ゲートフィンガＧ１はソース領域Ｓ１とドレイン領域Ｄとの間に、ゲートフィンガＧ２はソース領域Ｓ２とドレイン領域Ｄとの間に、それぞれある。図３には、更に、ゲートフィンガＧ１，Ｇ２の双方の間およびソース領域Ｓ１，Ｓ２の双方の間のそれぞれの接続導線Ｌ１，Ｌ２を示してある。ゲートフィンガＧ１，Ｇ２には、入力信号ＩＮを供給でき、ドレイン領域Ｄから、出力信号ＡＵＳを取出すことができる。
【００２４】
さて、図１を参照して、半導体集積回路における上述の大きな所要スペースを減少でき、より大形の電界効果トランジスタ（特にＭＯＳトランジスタ）を半導体集積回路に製造する本発明に係る方法の実施の形態を説明する。本発明の基本的考え方は、ゲート領域を並置するのではなく、重ね合わせて、即ち、基板ＳＵＢの厚さ方向へ設置する一連のプロセス工程にある。
【００２５】
図１（ａ）に示した如く、ｐ伝導形基板ＳＵＢに、まず、ｎドープ（ｎ伝導形）ソース領域Ｓおよびｎドープ（ｎ伝導形）ドレイン領域Ｄを形成する。基板は半導体基板、ｎ伝導形は第１の伝導形、ｐ伝導形は第１の伝導形と逆の伝導形である。以下の説明から明らかな如く、ソース領域Ｓとドレイン領域Ｄとの間の間隔は、全電界効果トランジスタの長さ寸法に対応する。次いで、図１（ｂ）に示した如く、複数のゲート領域が１つのソース領域Ｓおよび１つのドレイン領域Ｄを共通とするよう上記ゲート領域を重畳させることができる深さまで、ソース領域Ｓとドレイン領域Ｄとの間にある範囲をエッチングする。次いで、図１（ｃ）に示した如く、図１（ｂ）に示した如くエッチング操作によってエッチングした基板範囲に第１ゲート領域Ｇ１を設ける。次いで、図１（ｄ）に示した如く第１ゲート領域Ｇ１をケイ素層（半導体層、半導体材料）Ｓｉで被覆する。次いで、図１（ｅ）に示した如く、このケイ素層Ｓｉ上に、ソース領域Ｓとドレイン領域Ｄとの間に位置するよう、即ち、第１ゲートＧ１の直上にケイ素層Ｓｉを介して第２ゲート領域Ｇ２を形成する。次いで、例えば、貫通接触部材（良導電性材料）ＤＵによって、重畳する双方のゲート領域Ｇ１，Ｇ２を相互に電気的に結合する。貫通接触部材には、更に、入力信号ＩＮを供給する導線を設置できる。ソース領域Ｓには、出力結線ＡＵＳを接触させることができ、ドレイン領域Ｄには、アース導線ＧＮＤを接触させることができる。
【００２６】
半導体集積回路における、より大形の電界効果トランジスタの本発明に係る製造方法の図１に示して上述した実施の形態は、単に２つの重畳するゲート領域Ｇ１，Ｇ２を示すものであるが、図１（ｃ）ないし（ｅ）にもとづく工程の単なる反復および図１（ｂ）にもとづくエッチングの対応する（しかるべき）深さによって、２つよりも多数のゲート領域を実現できるということは、当業者には自明であろう。
【００２７】
電界効果トランジスタの複数のゲート領域の重畳配置によって、従来慣用の製造方法に比して、多くのスペース（チップ面）を節減でき、この節減に応じて、より多くのゲート領域を重畳配置できる。
【００２８】
上述のプロセス工程の各々は、半導体集積回路の製造において慣用の操作態様によって実現できる。
【００２９】
図１に示して説明した上記方法によって製造された電界効果トランジスタは、例えば、従来慣用の電界効果トランジスタと同様に長方形のＭＯＳ電界効果トランジスタであってよい。図１（ｅ）に示した如くゲート領域Ｇ１，Ｇ２を電気的に結合する貫通接触部材ＤＵの代わりに、他の接触法によっても、ソース領域Ｓおよびドレイン領域Ｄから露出した(freiliegende)１つまたは双方のゲート領域面を相互に結合することができる。
【００３０】
また、本実施の形態に係る電界効果トランジスタの製造方法によって製造された電界効果トランジスタを用いて、半導体集積回路を製造することができる。また、本実施の形態で述べたゲート領域はゲート絶縁膜としてなどのＳｉＯ2 を有していてもよい。
【００３１】
【発明の効果】
請求項１に係る発明の半導体集積回路における電界効果トランジスタの製造方法は、以上のように、下記工程、即ち、相互に離隔された第１伝導形（ｎ）のソース領域（Ｓ）およびドレイン領域（Ｄ）を逆の伝導形（ｐ）の半導体基板（ＳＵＢ）内／上に形成する工程と、相互に関連する隣接のソース領域（Ｓ）とドレイン領域（Ｄ）との間に複数のゲート領域（Ｇ）を形成する工程と、電界効果トランジスタにそれぞれ属するゲート領域（Ｇ１，Ｇ２）を相互に電気的に結合する工程と、によって、半導体集積回路において電界効果トランジスタ、特に、ＭＯＳトランジスタを製造する方法であって、それぞれ電界効果トランジスタに属するゲート領域（Ｇ１，Ｇ２）を基板（ＳＵＢ）内にまたは基板上に基板の厚さ方向へ層として重畳状態に形成し、トランジスタの重畳配置されたゲート領域（Ｇ１，Ｇ２）の間に、半導体層を形成し、各ソース領域および各ゲート領域が、重畳するすべてのゲート領域に共通である形式のものにおいて、下記工程、即ち、半導体基板（ＳＵＢ）にソース領域（Ｓ）とドレイン領域（Ｄ）とを形成する工程と；形成された電界効果トランジスタに関連するソース領域（Ｓ）とドレイン領域（Ｄ）との間の基板部分を基板（ＳＵＢ）の主要面からエッチングする工程と；第１ゲート領域（Ｇ１）がソース領域（Ｓ）とドレイン領域（Ｄ）との間に位置するよう、エッチングされた基板部分（ＳＵＢ）に第１ゲート領域（Ｇ１）を形成する工程と；第１ゲート領域（Ｇ１）の上方のエッチングされた基板部分に半導体材料（Ｓｉ）を充填する工程と；充填した半導体材料（Ｓｉ）を介して第１ゲート領域（Ｇ１）の上方に少なくとも１つの第２ゲート領域（Ｇ２）を形成する工程と；ドレイン領域（Ｄ）およびソース領域（Ｓ）から露出する少なくとも１つの側においてゲート領域（Ｇ１，Ｇ２）を良導電性材料に結合する工程と；を含んでいる構成である。
【００３２】
また、請求項２に係る発明の半導体集積回路における電界効果トランジスタの製造方法は、以上のように、請求項１の方法において、電界効果トランジスタを含む基板部分が、ｐドープ形ケイ素基板部分であり、ドレイン領域およびソース領域が、ｎ伝導形ケイ素を有し、ゲート領域が、ＳｉＯ2 を有する構成である。
【００３３】
それゆえ、電界効果トランジスタの半導体チップ上での所要スペースが小さいという利点がある他、電気的接触点を節減できるという効果を奏する。なぜならば、１つのソース領域および１つのドレイン領域のみが設けてあり、従って、先行技術においてこれまで必要である如く、相互に関連するソース領域またはドレイン領域を相互に結合する必要がないからである。
【００３４】
半導体集積回路に本発明にもとづき構成された電界効果トランジスタによるスペース節減度は、重畳配置されたゲート領域の数の増加とともに大きくなる。
【図面の簡単な説明】
【図１】（ａ）ないし（ｅ）は、半導体集積回路の部分横断面の形で示した、本発明に係る半導体集積回路における電界効果トランジスタの製造方法を実施するための操作工程の略図である。
【図２】半導体集積回路に従来慣用の、２つの平行なストリップ（ストライプ）状ゲートフィンガを有する電界効果トランジスタを備えた基板範囲の略平面図である。
【図３】図２に示した従来の電界効果トランジスタの略横断面図である。
【符号の説明】
Ｇ１ 第１ゲート領域、ゲートフィンガ（ゲート領域）
Ｇ２ 第２ゲート領域、ゲートフィンガ（ゲート領域）
ｎ 伝導形（第１の伝導形）
ｐ 伝導形
ＳＵＢ 基板（半導体基板）
Ｓｉ ケイ素
Ｓ ソース領域
Ｓ１ 第１ソース領域
Ｓ２ 第２ソース領域
Ｄ ドレイン領域
ＡＵＳ 出力信号、出力結線
ＩＮ 入力信号
ＧＮＤ アース、アース導線
ＤＵ 貫通接触部材（良導電性材料）
Ｌ１ 第１接続導線、接続導線
Ｌ２ 第２接続導線、接続導線
Ｌ３ 出力導線、接続導線
ｌ 長さ寸法
ｗ 幅
Claims (2)
- 下記工程、即ち、
相互に離隔された第１伝導形（ｎ）のソース領域（Ｓ）およびドレイン領域（Ｄ）を逆の伝導形（ｐ）の半導体基板（ＳＵＢ）内／上に形成する工程と、
相互に関連する隣接のソース領域（Ｓ）とドレイン領域（Ｄ）との間に複数のゲート領域（Ｇ）を形成する工程と、
電界効果トランジスタにそれぞれ属するゲート領域（Ｇ１，Ｇ２）を相互に電気的に結合する工程と、
によって、半導体集積回路において電界効果トランジスタ、特に、ＭＯＳトランジスタを製造する方法であって、
それぞれ電界効果トランジスタに属するゲート領域（Ｇ１，Ｇ２）を基板（ＳＵＢ）内にまたは基板上に基板の厚さ方向へ層として重畳状態に形成し、トランジスタの重畳配置されたゲート領域（Ｇ１，Ｇ２）の間に、半導体層を形成し、各ソース領域および各ゲート領域が、重畳するすべてのゲート領域に共通である形式のものにおいて、
下記工程、即ち、
半導体基板（ＳＵＢ）にソース領域（Ｓ）とドレイン領域（Ｄ）とを形成する工程と；
形成されたソース領域（Ｓ）とドレイン領域（Ｄ）との間の基板部分を基板（ＳＵＢ）の主要面からエッチングする工程と；
第１ゲート領域（Ｇ１）がソース領域（Ｓ）とドレイン領域（Ｄ）との間に位置するよう、エッチングされた基板部分（ＳＵＢ）に第１ゲート領域（Ｇ１）を形成する工程と；
第１ゲート領域（Ｇ１）の上方のエッチングされた基板部分に半導体材料（Ｓｉ）を充填する工程と；
充填した半導体材料（Ｓｉ）を介して第１ゲート領域（Ｇ１）の上方に少なくとも１つの第２ゲート領域（Ｇ２）を形成する工程と；
ドレイン領域（Ｄ）およびソース領域（Ｓ）から露出する少なくとも１つの側においてゲート領域（Ｇ１，Ｇ２）を良導電性材料に結合する工程と；
を含んでいることを特徴とする半導体集積回路における電界効果トランジスタの製造方法。 - 電界効果トランジスタを含む基板部分が、ｐドープ形ケイ素基板部分であり、ドレイン領域およびソース領域が、ｎ伝導形ケイ素を有し、ゲート領域が、ＳｉＯ2 を有することを特徴とする請求項１に記載の半導体集積回路における電界効果トランジスタの製造方法。
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