JP2002164443A - 半導体集積回路における電界効果トランジスタの製造方法 - Google Patents
半導体集積回路における電界効果トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】 半導体集積回路において、より大形の電界効
果トランジスタ、即ち、電力がより大きく所要スペース
がより小さい電界効果トランジスタを実現する電界効果
トランジスタの製造方法を提供する。 【解決手段】 それぞれソース領域（Ｓ）とドレイン領
域（Ｄ）との間に延びる少なくとも２つのゲート領域
（Ｇ１，Ｇ２）を、基板（ＳＵＢ）の厚さ方向へ重畳配
置し、少なくとも２つのゲート領域（Ｇ１，Ｇ２）を貫
通接触部材ＤＵによって互いに電気的に結合する。そし
て、１つのソース領域（Ｓ）と１つのドレイン領域
（Ｄ）とを少なくとも２つのゲート領域（Ｇ１，Ｇ２）
に共通とする。かくして、半導体集積回路内の従来慣用
のより大形の電界効果トランジスタの所要スペースが減
少される。
果トランジスタ、即ち、電力がより大きく所要スペース
がより小さい電界効果トランジスタを実現する電界効果
トランジスタの製造方法を提供する。 【解決手段】 それぞれソース領域（Ｓ）とドレイン領
域（Ｄ）との間に延びる少なくとも２つのゲート領域
（Ｇ１，Ｇ２）を、基板（ＳＵＢ）の厚さ方向へ重畳配
置し、少なくとも２つのゲート領域（Ｇ１，Ｇ２）を貫
通接触部材ＤＵによって互いに電気的に結合する。そし
て、１つのソース領域（Ｓ）と１つのドレイン領域
（Ｄ）とを少なくとも２つのゲート領域（Ｇ１，Ｇ２）
に共通とする。かくして、半導体集積回路内の従来慣用
のより大形の電界効果トランジスタの所要スペースが減
少される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて電界効果トランジスタ、特に、ＭＯＳトランジス
タを製造する方法であって、相互に離隔された第１伝導
形のソース領域およびドレイン領域を逆の伝導形の半導
体基板に形成し、複数のストリップ（ストライプ）状ゲ
ート領域を相互に関連するソース領域とドレイン領域と
の間にそれぞれ形成し、電界効果トランジスタにそれぞ
れ属するゲート領域を相互に結合する形式のものに関す
る。更に、本発明は、半導体集積回路内に設けてあり、
それぞれソース領域とドレイン領域との間に基板内にま
たは基板上に延び電気導線によって相互に接続された少
なくとも２つのゲート領域を有する電界効果トランジス
タに関する。更に、本発明は、少なくとも１つのこの種
の電界効果トランジスタを有する半導体集積回路に関す
る。
おいて電界効果トランジスタ、特に、ＭＯＳトランジス
タを製造する方法であって、相互に離隔された第１伝導
形のソース領域およびドレイン領域を逆の伝導形の半導
体基板に形成し、複数のストリップ（ストライプ）状ゲ
ート領域を相互に関連するソース領域とドレイン領域と
の間にそれぞれ形成し、電界効果トランジスタにそれぞ
れ属するゲート領域を相互に結合する形式のものに関す
る。更に、本発明は、半導体集積回路内に設けてあり、
それぞれソース領域とドレイン領域との間に基板内にま
たは基板上に延び電気導線によって相互に接続された少
なくとも２つのゲート領域を有する電界効果トランジス
タに関する。更に、本発明は、少なくとも１つのこの種
の電界効果トランジスタを有する半導体集積回路に関す
る。
【０００２】
【従来の技術】半導体集積回路のドライバトランジスタ
の代わりに、またドライバトランジスタとして、極めて
しばしば、ＭＯＳ電界効果トランジスタが使用される。
より大きいこの種の電界効果トランジスタ、即ち、より
大電力の電界効果トランジスタは、従来、複数の平行な
ゲートストリップ（ゲートストライプ）が基板内にまた
は基板上にそれぞれ関連するソース領域とドレイン領域
との間にフィンガ状に設置されるよう、製造される。
の代わりに、またドライバトランジスタとして、極めて
しばしば、ＭＯＳ電界効果トランジスタが使用される。
より大きいこの種の電界効果トランジスタ、即ち、より
大電力の電界効果トランジスタは、従来、複数の平行な
ゲートストリップ（ゲートストライプ）が基板内にまた
は基板上にそれぞれ関連するソース領域とドレイン領域
との間にフィンガ状に設置されるよう、製造される。
【０００３】この場合、より大きい電力用に設計された
この種の電界効果トランジスタの側面寸法は、例えば５
０μｍの幅寸法に比して、容易に１０倍（例えば、５０
０μｍ）に構成されることになる。
この種の電界効果トランジスタの側面寸法は、例えば５
０μｍの幅寸法に比して、容易に１０倍（例えば、５０
０μｍ）に構成されることになる。
【０００４】
【発明が解決しようとする課題】半導体集積回路の高集
積度の要望に関して、ドライバトランジスタのこのよう
に大きい面積は、受入れられず、この種のドライバトラ
ンジスタの所要スペースを減少する方法が望まれてい
る。
積度の要望に関して、ドライバトランジスタのこのよう
に大きい面積は、受入れられず、この種のドライバトラ
ンジスタの所要スペースを減少する方法が望まれてい
る。
【０００５】即ち、本発明の課題は、半導体集積回路に
おいて、より大形の電界効果トランジスタ、即ち、電力
がより大きく所要スペースがより小さい電界効果トラン
ジスタを実現する電界効果トランジスタの製造方法を提
供することにある。
おいて、より大形の電界効果トランジスタ、即ち、電力
がより大きく所要スペースがより小さい電界効果トラン
ジスタを実現する電界効果トランジスタの製造方法を提
供することにある。
【０００６】
【課題を解決するための手段】この課題は、請求項にも
とづき解決される。
とづき解決される。
【０００７】この課題の解決のため、本発明にもとづ
き、それぞれ１つの電界効果トランジスタに属する複数
のゲート領域を基板内にまたは基板上にその厚さ方向へ
層状に重畳配置することを特徴とする、半導体集積回路
における電界効果トランジスタ（特に、ＭＯＳトランジ
スタ）のこの種の好適な製造方法を提案する。
き、それぞれ１つの電界効果トランジスタに属する複数
のゲート領域を基板内にまたは基板上にその厚さ方向へ
層状に重畳配置することを特徴とする、半導体集積回路
における電界効果トランジスタ（特に、ＭＯＳトランジ
スタ）のこの種の好適な製造方法を提案する。
【０００８】請求項１に係る発明の半導体集積回路にお
ける電界効果トランジスタの製造方法は、下記工程、即
ち、相互に離隔された第１伝導形（ｎ）のソース領域
（Ｓ）およびドレイン領域（Ｄ）を逆の伝導形（ｐ）の
半導体基板（ＳＵＢ）内／上に形成する工程と、相互に
関連する隣接のソース領域（Ｓ）とドレイン領域（Ｄ）
との間に複数のゲート領域（Ｇ）を形成する工程と、電
界効果トランジスタにそれぞれ属するゲート領域（Ｇ
１，Ｇ２）を相互に電気的に結合する工程と、によっ
て、半導体集積回路において電界効果トランジスタ、特
に、ＭＯＳトランジスタを製造する方法であって、それ
ぞれ電界効果トランジスタに属するゲート領域（Ｇ１，
Ｇ２）を基板（ＳＵＢ）内にまたは基板上に基板の厚さ
方向へ層として重畳状態に形成し、トランジスタの重畳
配置されたゲート領域（Ｇ１，Ｇ２）の間に、半導体層
を形成し、各ソース領域および各ゲート領域が、重畳す
るすべてのゲート領域に共通である形式のものにおい
て、下記工程、即ち、電界効果トランジスタに関連する
ソース領域（Ｓ）とドレイン領域（Ｄ）との間の基板部
分を基板（ＳＵＢ）の主要面からエッチングする工程
と；第１ゲート領域（Ｇ１）がソース領域（Ｓ）とドレ
イン領域（Ｄ）との間に位置するよう、エッチングされ
た基板部分（ＳＵＢ）に第１ゲート領域（Ｇ１）を形成
する工程と；第１ゲート領域（Ｇ１）の上方のエッチン
グされた基板部分に半導体材料（Ｓｉ）を充填する工程
と；充填した半導体材料（Ｓｉ）を介して第１ゲート領
域（Ｇ１）の上方に少なくとも１つの第２ゲート領域
（Ｇ２）を形成する工程と；ドレイン領域（Ｄ）および
ソース領域（Ｓ）から露出する少なくとも１つの側にお
いてゲート領域（Ｇ１，Ｇ２）を良導電性材料に結合す
る工程と；を含んでいることを特徴としている。
ける電界効果トランジスタの製造方法は、下記工程、即
ち、相互に離隔された第１伝導形（ｎ）のソース領域
（Ｓ）およびドレイン領域（Ｄ）を逆の伝導形（ｐ）の
半導体基板（ＳＵＢ）内／上に形成する工程と、相互に
関連する隣接のソース領域（Ｓ）とドレイン領域（Ｄ）
との間に複数のゲート領域（Ｇ）を形成する工程と、電
界効果トランジスタにそれぞれ属するゲート領域（Ｇ
１，Ｇ２）を相互に電気的に結合する工程と、によっ
て、半導体集積回路において電界効果トランジスタ、特
に、ＭＯＳトランジスタを製造する方法であって、それ
ぞれ電界効果トランジスタに属するゲート領域（Ｇ１，
Ｇ２）を基板（ＳＵＢ）内にまたは基板上に基板の厚さ
方向へ層として重畳状態に形成し、トランジスタの重畳
配置されたゲート領域（Ｇ１，Ｇ２）の間に、半導体層
を形成し、各ソース領域および各ゲート領域が、重畳す
るすべてのゲート領域に共通である形式のものにおい
て、下記工程、即ち、電界効果トランジスタに関連する
ソース領域（Ｓ）とドレイン領域（Ｄ）との間の基板部
分を基板（ＳＵＢ）の主要面からエッチングする工程
と；第１ゲート領域（Ｇ１）がソース領域（Ｓ）とドレ
イン領域（Ｄ）との間に位置するよう、エッチングされ
た基板部分（ＳＵＢ）に第１ゲート領域（Ｇ１）を形成
する工程と；第１ゲート領域（Ｇ１）の上方のエッチン
グされた基板部分に半導体材料（Ｓｉ）を充填する工程
と；充填した半導体材料（Ｓｉ）を介して第１ゲート領
域（Ｇ１）の上方に少なくとも１つの第２ゲート領域
（Ｇ２）を形成する工程と；ドレイン領域（Ｄ）および
ソース領域（Ｓ）から露出する少なくとも１つの側にお
いてゲート領域（Ｇ１，Ｇ２）を良導電性材料に結合す
る工程と；を含んでいることを特徴としている。
【０００９】上記の方法によれば、半導体集積回路の主
要面の平面内でトランジスタを第３寸法方向へ拡張する
という代替方策を取る。例えば、上記平面と垂直な方向
にトランジスタを拡張する。重畳配置した上記ゲート領
域の間には、それぞれ、半導体層（特に、ケイ素層）が
設けてあり、重畳するすべてのゲート領域に共通に、ソ
ース領域はゲート領域の１つの側にあり、ドレイン領域
は他の側にある。
要面の平面内でトランジスタを第３寸法方向へ拡張する
という代替方策を取る。例えば、上記平面と垂直な方向
にトランジスタを拡張する。重畳配置した上記ゲート領
域の間には、それぞれ、半導体層（特に、ケイ素層）が
設けてあり、重畳するすべてのゲート領域に共通に、ソ
ース領域はゲート領域の１つの側にあり、ドレイン領域
は他の側にある。
【００１０】この種の製造方法は、個々に知られている
プロセス工程を使用して実施できる。まず、電界効果ト
ランジスタを限定する基板部分の内部において、それぞ
れ、ソース領域と関連のドレイン領域との間で基板の主
要面から部分をエッチングする。例えば、基板内の電界
効果トランジスタの区分ごとに、対をなすソース領域と
ドレイン領域との間とのそれぞれで、基板の上面から一
部分をエッチングする。次いで、基板のエッチングされ
た部分の内部に、第１ゲート領域を形成する。かくし
て、上記第１ゲート領域は、双方の関連するソース領域
とドレイン領域との間に、すなわち、関連するソース領
域とドレイン領域との双方の間に位置する。次いで、エ
ッチングされた基板部分内の第１ゲート領域に半導体材
料（例えば、ケイ素）を充填する。例えば、第１ゲート
領域を半導体材料で被覆する。更に、第１ゲート領域の
上方に、即ち、上記領域の半導体材料で被覆された範囲
の上方に、第２ゲート領域を形成する。もちろん、２つ
のゲート領域のみならず、２つより多数のゲート領域を
上記の態様で重畳配置できる。この場合、相互に関連す
るソース領域およびドレイン領域の深さおよび相互間の
エッチング深さを基板の厚さ方向へ対応して増大しなけ
ればならない。次いで、関連のゲート領域を相互に導電
結合する。
プロセス工程を使用して実施できる。まず、電界効果ト
ランジスタを限定する基板部分の内部において、それぞ
れ、ソース領域と関連のドレイン領域との間で基板の主
要面から部分をエッチングする。例えば、基板内の電界
効果トランジスタの区分ごとに、対をなすソース領域と
ドレイン領域との間とのそれぞれで、基板の上面から一
部分をエッチングする。次いで、基板のエッチングされ
た部分の内部に、第１ゲート領域を形成する。かくし
て、上記第１ゲート領域は、双方の関連するソース領域
とドレイン領域との間に、すなわち、関連するソース領
域とドレイン領域との双方の間に位置する。次いで、エ
ッチングされた基板部分内の第１ゲート領域に半導体材
料（例えば、ケイ素）を充填する。例えば、第１ゲート
領域を半導体材料で被覆する。更に、第１ゲート領域の
上方に、即ち、上記領域の半導体材料で被覆された範囲
の上方に、第２ゲート領域を形成する。もちろん、２つ
のゲート領域のみならず、２つより多数のゲート領域を
上記の態様で重畳配置できる。この場合、相互に関連す
るソース領域およびドレイン領域の深さおよび相互間の
エッチング深さを基板の厚さ方向へ対応して増大しなけ
ればならない。次いで、関連のゲート領域を相互に導電
結合する。
【００１１】このように製造した電界効果トランジスタ
は、ＭＯＳトランジスタであり、トランジスタを限定す
る基板範囲は、ｐドープ形ケイ素基板範囲であり、ドレ
イン領域およびソース領域は、ｎ形ケイ素からなる。
は、ＭＯＳトランジスタであり、トランジスタを限定す
る基板範囲は、ｐドープ形ケイ素基板範囲であり、ドレ
イン領域およびソース領域は、ｎ形ケイ素からなる。
【００１２】重畳するゲート領域は、ドレイン領域およ
びソース領域から露出する(freiligt)少なくとも１つの
側において、良導電性材料に簡単に結合させることがで
きる。
びソース領域から露出する(freiligt)少なくとも１つの
側において、良導電性材料に簡単に結合させることがで
きる。
【００１３】また、請求項２に係る発明の半導体集積回
路における電界効果トランジスタの製造方法は、請求項
１の方法において、電界効果トランジスタを含む基板部
分が、ｐドープ形ケイ素基板部分であり、ドレイン領域
およびソース領域が、ｎ伝導形ケイ素を有し、ゲート領
域が、ＳｉＯ2 を有することを特徴としている。
路における電界効果トランジスタの製造方法は、請求項
１の方法において、電界効果トランジスタを含む基板部
分が、ｐドープ形ケイ素基板部分であり、ドレイン領域
およびソース領域が、ｎ伝導形ケイ素を有し、ゲート領
域が、ＳｉＯ2 を有することを特徴としている。
【００１４】以上に述べた本発明に係る上記特徴から明
らかな如く、本発明に係る方法で製造された電界効果ト
ランジスタは、半導体チップ上での所要スペースが小さ
いという利点がある他、電気的接触点を節減できる。な
ぜならば、１つのソース領域および１つのドレイン領域
のみが設けてあり、従って、先行技術においてこれまで
必要である如く、相互に関連するソース領域またはドレ
イン領域を相互に結合する必要がないからである。
らかな如く、本発明に係る方法で製造された電界効果ト
ランジスタは、半導体チップ上での所要スペースが小さ
いという利点がある他、電気的接触点を節減できる。な
ぜならば、１つのソース領域および１つのドレイン領域
のみが設けてあり、従って、先行技術においてこれまで
必要である如く、相互に関連するソース領域またはドレ
イン領域を相互に結合する必要がないからである。
【００１５】半導体集積回路に本発明にもとづき構成さ
れた電界効果トランジスタによるスペース節減度は、重
畳配置されたゲート領域の数の増加とともに大きくな
る。
れた電界効果トランジスタによるスペース節減度は、重
畳配置されたゲート領域の数の増加とともに大きくな
る。
【００１６】
【発明の実施の形態】以下に、本発明に係る製造方法の
実施の形態および該方法で製造した電界効果トランジス
タを図面を参照して説明する。
実施の形態および該方法で製造した電界効果トランジス
タを図面を参照して説明する。
【００１７】図１（ａ）ないし（ｅ）は、半導体集積回
路の部分横断面の形で示した本発明に係る電界効果トラ
ンジスタを製造するための操作工程の略図である。
路の部分横断面の形で示した本発明に係る電界効果トラ
ンジスタを製造するための操作工程の略図である。
【００１８】図２は、半導体集積回路に従来慣用の、２
つの平行なストリップ（ストライプ）状ゲートフィンガ
を有する電界効果トランジスタを備えた基板範囲の略平
面図である。
つの平行なストリップ（ストライプ）状ゲートフィンガ
を有する電界効果トランジスタを備えた基板範囲の略平
面図である。
【００１９】図３は、図２に示した従来の電界効果トラ
ンジスタの略横断面図である。
ンジスタの略横断面図である。
【００２０】さて、図１を参照して、本発明に係る製造
方法の実施の形態および該方法で製造した本実施の形態
にかかる電界効果トランジスタを説明する前に、まず、
図２および図３を参照して、半導体集積回路に従来慣用
の、より大形の電界効果トランジスタの実施例を説明す
る。
方法の実施の形態および該方法で製造した本実施の形態
にかかる電界効果トランジスタを説明する前に、まず、
図２および図３を参照して、半導体集積回路に従来慣用
の、より大形の電界効果トランジスタの実施例を説明す
る。
【００２１】図２から明らかな如く、破線で示したｐ伝
導形基板部分ＳＵＢには、２つの平行なゲートフィンガ
Ｇ１，Ｇ２を、ゲートフィンガＧ１が第１ソース領域Ｓ
１とドレイン領域Ｄとの間、ゲートフィンガＧ２が第２
ソース領域Ｓ２とドレイン領域Ｄとの間となるようにそ
れぞれ設置した電界効果トランジスタＦＥＴが設けられ
ている。双方の平行なゲートフィンガＧ１，Ｇ２は、第
１接続導線Ｌ１によって、例えば、対応する接触点に導
線を接着することによって、相互に電気的に結合されて
いる。双方のソース領域Ｓ１，Ｓ２は、同様に、第２接
続導線Ｌ２によって相互に電気的に結合されている。中
央のドレイン領域には、出力導線Ｌ３が結合されてい
る。この種の電界効果トランジスタの幅ｗは、技術的理
由から５０μｍ以下である。
導形基板部分ＳＵＢには、２つの平行なゲートフィンガ
Ｇ１，Ｇ２を、ゲートフィンガＧ１が第１ソース領域Ｓ
１とドレイン領域Ｄとの間、ゲートフィンガＧ２が第２
ソース領域Ｓ２とドレイン領域Ｄとの間となるようにそ
れぞれ設置した電界効果トランジスタＦＥＴが設けられ
ている。双方の平行なゲートフィンガＧ１，Ｇ２は、第
１接続導線Ｌ１によって、例えば、対応する接触点に導
線を接着することによって、相互に電気的に結合されて
いる。双方のソース領域Ｓ１，Ｓ２は、同様に、第２接
続導線Ｌ２によって相互に電気的に結合されている。中
央のドレイン領域には、出力導線Ｌ３が結合されてい
る。この種の電界効果トランジスタの幅ｗは、技術的理
由から５０μｍ以下である。
【００２２】図２に示した態様で、更に大形の電界効果
トランジスタ、即ち、２つよりも多数のゲートフィンガ
を有する、より大電力の電界効果トランジスタも製造す
ることができる。例えば１０ヶの平行なゲートフィンガ
を有するこの種の電界効果トランジスタは、例えば、５
００μｍの、即ち、幅ｗの１０倍の長さ寸法ｌを有する
ことができる。
トランジスタ、即ち、２つよりも多数のゲートフィンガ
を有する、より大電力の電界効果トランジスタも製造す
ることができる。例えば１０ヶの平行なゲートフィンガ
を有するこの種の電界効果トランジスタは、例えば、５
００μｍの、即ち、幅ｗの１０倍の長さ寸法ｌを有する
ことができる。
【００２３】図３に、図２に平面図として示して説明し
た公知の電界効果トランジスタの横断面図を示す。ソー
ス領域Ｓ１，Ｓ２およびドレイン領域Ｄは、ｐ伝導形基
板ＳＵＢ内にｎドープ形半導体領域を形成することによ
り形成されたものである。ゲートフィンガＧ１はソース
領域Ｓ１とドレイン領域Ｄとの間に、ゲートフィンガＧ
２はソース領域Ｓ２とドレイン領域Ｄとの間に、それぞ
れある。図３には、更に、ゲートフィンガＧ１，Ｇ２の
双方の間およびソース領域Ｓ１，Ｓ２の双方の間のそれ
ぞれの接続導線Ｌ１，Ｌ２を示してある。ゲートフィン
ガＧ１，Ｇ２には、入力信号ＩＮを供給でき、ドレイン
領域Ｄから、出力信号ＡＵＳを取出すことができる。
た公知の電界効果トランジスタの横断面図を示す。ソー
ス領域Ｓ１，Ｓ２およびドレイン領域Ｄは、ｐ伝導形基
板ＳＵＢ内にｎドープ形半導体領域を形成することによ
り形成されたものである。ゲートフィンガＧ１はソース
領域Ｓ１とドレイン領域Ｄとの間に、ゲートフィンガＧ
２はソース領域Ｓ２とドレイン領域Ｄとの間に、それぞ
れある。図３には、更に、ゲートフィンガＧ１，Ｇ２の
双方の間およびソース領域Ｓ１，Ｓ２の双方の間のそれ
ぞれの接続導線Ｌ１，Ｌ２を示してある。ゲートフィン
ガＧ１，Ｇ２には、入力信号ＩＮを供給でき、ドレイン
領域Ｄから、出力信号ＡＵＳを取出すことができる。
【００２４】さて、図１を参照して、半導体集積回路に
おける上述の大きな所要スペースを減少でき、より大形
の電界効果トランジスタ（特にＭＯＳトランジスタ）を
半導体集積回路に製造する本発明に係る方法の実施の形
態を説明する。本発明の基本的考え方は、ゲート領域を
並置するのではなく、重ね合わせて、即ち、基板ＳＵＢ
の厚さ方向へ設置する一連のプロセス工程にある。
おける上述の大きな所要スペースを減少でき、より大形
の電界効果トランジスタ（特にＭＯＳトランジスタ）を
半導体集積回路に製造する本発明に係る方法の実施の形
態を説明する。本発明の基本的考え方は、ゲート領域を
並置するのではなく、重ね合わせて、即ち、基板ＳＵＢ
の厚さ方向へ設置する一連のプロセス工程にある。
【００２５】図１（ａ）に示した如く、ｐ伝導形基板Ｓ
ＵＢに、まず、ｎドープ（ｎ伝導形）ソース領域Ｓおよ
びｎドープ（ｎ伝導形）ドレイン領域Ｄを形成する。基
板は半導体基板、ｎ伝導形は第１の伝導形、ｐ伝導形は
第１の伝導形と逆の伝導形である。以下の説明から明ら
かな如く、ソース領域Ｓとドレイン領域Ｄとの間の間隔
は、全電界効果トランジスタの長さ寸法に対応する。次
いで、図１（ｂ）に示した如く、複数のゲート領域が１
つのソース領域Ｓおよび１つのドレイン領域Ｄを共通と
するよう上記ゲート領域を重畳させることができる深さ
まで、ソース領域Ｓとドレイン領域Ｄとの間にある範囲
をエッチングする。次いで、図１（ｃ）に示した如く、
図１（ｂ）に示した如くエッチング操作によってエッチ
ングした基板範囲に第１ゲート領域Ｇ１を設ける。次い
で、図１（ｄ）に示した如く第１ゲート領域Ｇ１をケイ
素層（半導体層、半導体材料）Ｓｉで被覆する。次い
で、図１（ｅ）に示した如く、このケイ素層Ｓｉ上に、
ソース領域Ｓとドレイン領域Ｄとの間に位置するよう、
即ち、第１ゲートＧ１の直上にケイ素層Ｓｉを介して第
２ゲート領域Ｇ２を形成する。次いで、例えば、貫通接
触部材（良導電性材料）ＤＵによって、重畳する双方の
ゲート領域Ｇ１，Ｇ２を相互に電気的に結合する。貫通
接触部材には、更に、入力信号ＩＮを供給する導線を設
置できる。ソース領域Ｓには、出力結線ＡＵＳを接触さ
せることができ、ドレイン領域Ｄには、アース導線ＧＮ
Ｄを接触させることができる。
ＵＢに、まず、ｎドープ（ｎ伝導形）ソース領域Ｓおよ
びｎドープ（ｎ伝導形）ドレイン領域Ｄを形成する。基
板は半導体基板、ｎ伝導形は第１の伝導形、ｐ伝導形は
第１の伝導形と逆の伝導形である。以下の説明から明ら
かな如く、ソース領域Ｓとドレイン領域Ｄとの間の間隔
は、全電界効果トランジスタの長さ寸法に対応する。次
いで、図１（ｂ）に示した如く、複数のゲート領域が１
つのソース領域Ｓおよび１つのドレイン領域Ｄを共通と
するよう上記ゲート領域を重畳させることができる深さ
まで、ソース領域Ｓとドレイン領域Ｄとの間にある範囲
をエッチングする。次いで、図１（ｃ）に示した如く、
図１（ｂ）に示した如くエッチング操作によってエッチ
ングした基板範囲に第１ゲート領域Ｇ１を設ける。次い
で、図１（ｄ）に示した如く第１ゲート領域Ｇ１をケイ
素層（半導体層、半導体材料）Ｓｉで被覆する。次い
で、図１（ｅ）に示した如く、このケイ素層Ｓｉ上に、
ソース領域Ｓとドレイン領域Ｄとの間に位置するよう、
即ち、第１ゲートＧ１の直上にケイ素層Ｓｉを介して第
２ゲート領域Ｇ２を形成する。次いで、例えば、貫通接
触部材（良導電性材料）ＤＵによって、重畳する双方の
ゲート領域Ｇ１，Ｇ２を相互に電気的に結合する。貫通
接触部材には、更に、入力信号ＩＮを供給する導線を設
置できる。ソース領域Ｓには、出力結線ＡＵＳを接触さ
せることができ、ドレイン領域Ｄには、アース導線ＧＮ
Ｄを接触させることができる。
【００２６】半導体集積回路における、より大形の電界
効果トランジスタの本発明に係る製造方法の図１に示し
て上述した実施の形態は、単に２つの重畳するゲート領
域Ｇ１，Ｇ２を示すものであるが、図１（ｃ）ないし
（ｅ）にもとづく工程の単なる反復および図１（ｂ）に
もとづくエッチングの対応する（しかるべき）深さによ
って、２つよりも多数のゲート領域を実現できるという
ことは、当業者には自明であろう。
効果トランジスタの本発明に係る製造方法の図１に示し
て上述した実施の形態は、単に２つの重畳するゲート領
域Ｇ１，Ｇ２を示すものであるが、図１（ｃ）ないし
（ｅ）にもとづく工程の単なる反復および図１（ｂ）に
もとづくエッチングの対応する（しかるべき）深さによ
って、２つよりも多数のゲート領域を実現できるという
ことは、当業者には自明であろう。
【００２７】電界効果トランジスタの複数のゲート領域
の重畳配置によって、従来慣用の製造方法に比して、多
くのスペース（チップ面）を節減でき、この節減に応じ
て、より多くのゲート領域を重畳配置できる。
の重畳配置によって、従来慣用の製造方法に比して、多
くのスペース（チップ面）を節減でき、この節減に応じ
て、より多くのゲート領域を重畳配置できる。
【００２８】上述のプロセス工程の各々は、半導体集積
回路の製造において慣用の操作態様によって実現でき
る。
回路の製造において慣用の操作態様によって実現でき
る。
【００２９】図１に示して説明した上記方法によって製
造された電界効果トランジスタは、例えば、従来慣用の
電界効果トランジスタと同様に長方形のＭＯＳ電界効果
トランジスタであってよい。図１（ｅ）に示した如くゲ
ート領域Ｇ１，Ｇ２を電気的に結合する貫通接触部材Ｄ
Ｕの代わりに、他の接触法によっても、ソース領域Ｓお
よびドレイン領域Ｄから露出した(freiliegende)１つま
たは双方のゲート領域面を相互に結合することができ
る。
造された電界効果トランジスタは、例えば、従来慣用の
電界効果トランジスタと同様に長方形のＭＯＳ電界効果
トランジスタであってよい。図１（ｅ）に示した如くゲ
ート領域Ｇ１，Ｇ２を電気的に結合する貫通接触部材Ｄ
Ｕの代わりに、他の接触法によっても、ソース領域Ｓお
よびドレイン領域Ｄから露出した(freiliegende)１つま
たは双方のゲート領域面を相互に結合することができ
る。
【００３０】また、本実施の形態に係る電界効果トラン
ジスタの製造方法によって製造された電界効果トランジ
スタを用いて、半導体集積回路を製造することができ
る。また、本実施の形態で述べたゲート領域はゲート絶
縁膜としてなどのＳｉＯ2 を有していてもよい。
ジスタの製造方法によって製造された電界効果トランジ
スタを用いて、半導体集積回路を製造することができ
る。また、本実施の形態で述べたゲート領域はゲート絶
縁膜としてなどのＳｉＯ2 を有していてもよい。
【００３１】
【発明の効果】請求項１に係る発明の半導体集積回路に
おける電界効果トランジスタの製造方法は、以上のよう
に、下記工程、即ち、相互に離隔された第１伝導形
（ｎ）のソース領域（Ｓ）およびドレイン領域（Ｄ）を
逆の伝導形（ｐ）の半導体基板（ＳＵＢ）内／上に形成
する工程と、相互に関連する隣接のソース領域（Ｓ）と
ドレイン領域（Ｄ）との間に複数のゲート領域（Ｇ）を
形成する工程と、電界効果トランジスタにそれぞれ属す
るゲート領域（Ｇ１，Ｇ２）を相互に電気的に結合する
工程と、によって、半導体集積回路において電界効果ト
ランジスタ、特に、ＭＯＳトランジスタを製造する方法
であって、それぞれ電界効果トランジスタに属するゲー
ト領域（Ｇ１，Ｇ２）を基板（ＳＵＢ）内にまたは基板
上に基板の厚さ方向へ層として重畳状態に形成し、トラ
ンジスタの重畳配置されたゲート領域（Ｇ１，Ｇ２）の
間に、半導体層を形成し、各ソース領域および各ゲート
領域が、重畳するすべてのゲート領域に共通である形式
のものにおいて、下記工程、即ち、電界効果トランジス
タに関連するソース領域（Ｓ）とドレイン領域（Ｄ）と
の間の基板部分を基板（ＳＵＢ）の主要面からエッチン
グする工程と；第１ゲート領域（Ｇ１）がソース領域
（Ｓ）とドレイン領域（Ｄ）との間に位置するよう、エ
ッチングされた基板部分（ＳＵＢ）に第１ゲート領域
（Ｇ１）を形成する工程と；第１ゲート領域（Ｇ１）の
上方のエッチングされた基板部分に半導体材料（Ｓｉ）
を充填する工程と；充填した半導体材料（Ｓｉ）を介し
て第１ゲート領域（Ｇ１）の上方に少なくとも１つの第
２ゲート領域（Ｇ２）を形成する工程と；ドレイン領域
（Ｄ）およびソース領域（Ｓ）から露出する少なくとも
１つの側においてゲート領域（Ｇ１，Ｇ２）を良導電性
材料に結合する工程と；を含んでいる構成である。
おける電界効果トランジスタの製造方法は、以上のよう
に、下記工程、即ち、相互に離隔された第１伝導形
（ｎ）のソース領域（Ｓ）およびドレイン領域（Ｄ）を
逆の伝導形（ｐ）の半導体基板（ＳＵＢ）内／上に形成
する工程と、相互に関連する隣接のソース領域（Ｓ）と
ドレイン領域（Ｄ）との間に複数のゲート領域（Ｇ）を
形成する工程と、電界効果トランジスタにそれぞれ属す
るゲート領域（Ｇ１，Ｇ２）を相互に電気的に結合する
工程と、によって、半導体集積回路において電界効果ト
ランジスタ、特に、ＭＯＳトランジスタを製造する方法
であって、それぞれ電界効果トランジスタに属するゲー
ト領域（Ｇ１，Ｇ２）を基板（ＳＵＢ）内にまたは基板
上に基板の厚さ方向へ層として重畳状態に形成し、トラ
ンジスタの重畳配置されたゲート領域（Ｇ１，Ｇ２）の
間に、半導体層を形成し、各ソース領域および各ゲート
領域が、重畳するすべてのゲート領域に共通である形式
のものにおいて、下記工程、即ち、電界効果トランジス
タに関連するソース領域（Ｓ）とドレイン領域（Ｄ）と
の間の基板部分を基板（ＳＵＢ）の主要面からエッチン
グする工程と；第１ゲート領域（Ｇ１）がソース領域
（Ｓ）とドレイン領域（Ｄ）との間に位置するよう、エ
ッチングされた基板部分（ＳＵＢ）に第１ゲート領域
（Ｇ１）を形成する工程と；第１ゲート領域（Ｇ１）の
上方のエッチングされた基板部分に半導体材料（Ｓｉ）
を充填する工程と；充填した半導体材料（Ｓｉ）を介し
て第１ゲート領域（Ｇ１）の上方に少なくとも１つの第
２ゲート領域（Ｇ２）を形成する工程と；ドレイン領域
（Ｄ）およびソース領域（Ｓ）から露出する少なくとも
１つの側においてゲート領域（Ｇ１，Ｇ２）を良導電性
材料に結合する工程と；を含んでいる構成である。
【００３２】また、請求項２に係る発明の半導体集積回
路における電界効果トランジスタの製造方法は、以上の
ように、請求項１の方法において、電界効果トランジス
タを含む基板部分が、ｐドープ形ケイ素基板部分であ
り、ドレイン領域およびソース領域が、ｎ伝導形ケイ素
を有し、ゲート領域が、ＳｉＯ2 を有する構成である。
路における電界効果トランジスタの製造方法は、以上の
ように、請求項１の方法において、電界効果トランジス
タを含む基板部分が、ｐドープ形ケイ素基板部分であ
り、ドレイン領域およびソース領域が、ｎ伝導形ケイ素
を有し、ゲート領域が、ＳｉＯ2 を有する構成である。
【００３３】それゆえ、電界効果トランジスタの半導体
チップ上での所要スペースが小さいという利点がある
他、電気的接触点を節減できるという効果を奏する。な
ぜならば、１つのソース領域および１つのドレイン領域
のみが設けてあり、従って、先行技術においてこれまで
必要である如く、相互に関連するソース領域またはドレ
イン領域を相互に結合する必要がないからである。
チップ上での所要スペースが小さいという利点がある
他、電気的接触点を節減できるという効果を奏する。な
ぜならば、１つのソース領域および１つのドレイン領域
のみが設けてあり、従って、先行技術においてこれまで
必要である如く、相互に関連するソース領域またはドレ
イン領域を相互に結合する必要がないからである。
【００３４】半導体集積回路に本発明にもとづき構成さ
れた電界効果トランジスタによるスペース節減度は、重
畳配置されたゲート領域の数の増加とともに大きくな
る。
れた電界効果トランジスタによるスペース節減度は、重
畳配置されたゲート領域の数の増加とともに大きくな
る。
【図１】（ａ）ないし（ｅ）は、半導体集積回路の部分
横断面の形で示した、本発明に係る半導体集積回路にお
ける電界効果トランジスタの製造方法を実施するための
操作工程の略図である。
横断面の形で示した、本発明に係る半導体集積回路にお
ける電界効果トランジスタの製造方法を実施するための
操作工程の略図である。
【図２】半導体集積回路に従来慣用の、２つの平行なス
トリップ（ストライプ）状ゲートフィンガを有する電界
効果トランジスタを備えた基板範囲の略平面図である。
トリップ（ストライプ）状ゲートフィンガを有する電界
効果トランジスタを備えた基板範囲の略平面図である。
【図３】図２に示した従来の電界効果トランジスタの略
横断面図である。
横断面図である。
Ｇ１ 第１ゲート領域、ゲートフィンガ（ゲート領
域） Ｇ２ 第２ゲート領域、ゲートフィンガ（ゲート領
域） ｎ 伝導形（第１の伝導形） ｐ 伝導形 ＳＵＢ 基板（半導体基板） Ｓｉ ケイ素 Ｓ ソース領域 Ｓ１ 第１ソース領域 Ｓ２ 第２ソース領域 Ｄ ドレイン領域 ＡＵＳ 出力信号、出力結線 ＩＮ 入力信号 ＧＮＤ アース、アース導線 ＤＵ 貫通接触部材（良導電性材料） Ｌ１ 第１接続導線、接続導線 Ｌ２ 第２接続導線、接続導線 Ｌ３ 出力導線、接続導線 ｌ 長さ寸法 ｗ 幅
域） Ｇ２ 第２ゲート領域、ゲートフィンガ（ゲート領
域） ｎ 伝導形（第１の伝導形） ｐ 伝導形 ＳＵＢ 基板（半導体基板） Ｓｉ ケイ素 Ｓ ソース領域 Ｓ１ 第１ソース領域 Ｓ２ 第２ソース領域 Ｄ ドレイン領域 ＡＵＳ 出力信号、出力結線 ＩＮ 入力信号 ＧＮＤ アース、アース導線 ＤＵ 貫通接触部材（良導電性材料） Ｌ１ 第１接続導線、接続導線 Ｌ２ 第２接続導線、接続導線 Ｌ３ 出力導線、接続導線 ｌ 長さ寸法 ｗ 幅
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 CC05 FF01 GG09 GG18 HH20 5F048 AA01 AC01 BA03 BF15 BF16 BF19 CB02 CB03 CB10 5F140 AA00 AA30 AB04 AB05 BA01 BB06 BC00 BE03 BF43 BF45 BF47 BG41 BH05
Claims (2)
- 【請求項１】下記工程、即ち、 相互に離隔された第１伝導形（ｎ）のソース領域（Ｓ）
およびドレイン領域（Ｄ）を逆の伝導形（ｐ）の半導体
基板（ＳＵＢ）内／上に形成する工程と、 相互に関連する隣接のソース領域（Ｓ）とドレイン領域
（Ｄ）との間に複数のゲート領域（Ｇ）を形成する工程
と、 電界効果トランジスタにそれぞれ属するゲート領域（Ｇ
１，Ｇ２）を相互に電気的に結合する工程と、によっ
て、半導体集積回路において電界効果トランジスタ、特
に、ＭＯＳトランジスタを製造する方法であって、 それぞれ電界効果トランジスタに属するゲート領域（Ｇ
１，Ｇ２）を基板（ＳＵＢ）内にまたは基板上に基板の
厚さ方向へ層として重畳状態に形成し、トランジスタの
重畳配置されたゲート領域（Ｇ１，Ｇ２）の間に、半導
体層を形成し、各ソース領域および各ゲート領域が、重
畳するすべてのゲート領域に共通である形式のものにお
いて、 下記工程、即ち、 電界効果トランジスタに関連するソース領域（Ｓ）とド
レイン領域（Ｄ）との間の基板部分を基板（ＳＵＢ）の
主要面からエッチングする工程と；第１ゲート領域（Ｇ
１）がソース領域（Ｓ）とドレイン領域（Ｄ）との間に
位置するよう、エッチングされた基板部分（ＳＵＢ）に
第１ゲート領域（Ｇ１）を形成する工程と；第１ゲート
領域（Ｇ１）の上方のエッチングされた基板部分に半導
体材料（Ｓｉ）を充填する工程と；充填した半導体材料
（Ｓｉ）を介して第１ゲート領域（Ｇ１）の上方に少な
くとも１つの第２ゲート領域（Ｇ２）を形成する工程
と；ドレイン領域（Ｄ）およびソース領域（Ｓ）から露
出する少なくとも１つの側においてゲート領域（Ｇ１，
Ｇ２）を良導電性材料に結合する工程と；を含んでいる
ことを特徴とする半導体集積回路における電界効果トラ
ンジスタの製造方法。 - 【請求項２】電界効果トランジスタを含む基板部分が、
ｐドープ形ケイ素基板部分であり、ドレイン領域および
ソース領域が、ｎ伝導形ケイ素を有し、ゲート領域が、
ＳｉＯ2 を有することを特徴とする請求項１に記載の半
導体集積回路における電界効果トランジスタの製造方
法。
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| Publication Number | Publication Date |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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|---|---|---|---|---|
| WO2008115181A1 (en) * | 2007-03-20 | 2008-09-25 | Thomson Licensing | Look-up table on film |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224079A (ja) * | 1986-03-26 | 1987-10-02 | Sony Corp | 電界効果トランジスタ |
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| JP3460863B2 (ja) * | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5604368A (en) * | 1994-07-15 | 1997-02-18 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective lateral epitaxy |
| US5705405A (en) * | 1994-09-30 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of making the film transistor with all-around gate electrode |
| JPH118390A (ja) * | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3086906B1 (ja) * | 1999-05-28 | 2000-09-11 | 工業技術院長 | 電界効果トランジスタ及びその製造方法 |
| DE19928564A1 (de) * | 1999-06-22 | 2001-01-04 | Infineon Technologies Ag | Mehrkanal-MOSFET und Verfahren zu seiner Herstellung |
| DE19938564A1 (de) * | 1999-08-19 | 2001-03-01 | Joh Georg Hartan Fa | Fahrgestell für einen Kinderwagen oder Puppenwagen |
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- 2000-09-12 DE DE10045045A patent/DE10045045C2/de not_active Expired - Fee Related
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2001
- 2001-08-31 EP EP01121016A patent/EP1187195B1/de not_active Expired - Lifetime
- 2001-08-31 DE DE50111622T patent/DE50111622D1/de not_active Expired - Lifetime
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