JPS62224079A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS62224079A JPS62224079A JP6750286A JP6750286A JPS62224079A JP S62224079 A JPS62224079 A JP S62224079A JP 6750286 A JP6750286 A JP 6750286A JP 6750286 A JP6750286 A JP 6750286A JP S62224079 A JPS62224079 A JP S62224079A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明電界効果トランジスタを以下の順序に、従って説
明する。
明する。
Ａ、産業上の利用分野
３０発明の概要
Ｃ８従米技術［第８図］
０１発明が解決しようとする問題点
Ｅ６問題点を解決するための手段
Ｆ０作用
Ｇ、実施例［第１図乃至第７図］
ａ、一つの実施例〔第１図乃至第４図］ｂ、他の実施例
［第５図乃至第７図］ Ｈ６発明の効果 （Ａ、産業上の利用分野） 本発明は電界効果トランジスタに関するものである。
［第５図乃至第７図］ Ｈ６発明の効果 （Ａ、産業上の利用分野） 本発明は電界効果トランジスタに関するものである。
（Ｂ、発明の概要）
本発明は、電界効果トランジスタにおいて、ショートチ
ャンネル効果を少なくし、狭チャンネル効果を少なくし
、空乏層によりチャンネル下部に無効領域が発生するこ
とをなくし、活性部をシールドするために。
ャンネル効果を少なくし、狭チャンネル効果を少なくし
、空乏層によりチャンネル下部に無効領域が発生するこ
とをなくし、活性部をシールドするために。
チャンネル周面に全周に渡ってゲート絶縁ｎりを介して
ゲート電極を形成したものである。
ゲート電極を形成したものである。
（Ｃ，従来技術）［第８図］
ＭＯＳＦＥＴは一般に第８図に示す構造を有している。
同図において、ａは例えばＰ型の半導体基板、ｂ、ｃは
ゲート絶縁膜ｄ及びゲート電極ｅをマスクとして半導体
基板ａの表面部に選択的に半導体基板ａと反対の導電型
の不純物をドープすることにより形成されたソース、ド
レインである。ｆはフィールド絶縁膜、ｇは居間絶縁膜
、ｈはソース電極、ｉはドレイン？を極である。
ゲート絶縁膜ｄ及びゲート電極ｅをマスクとして半導体
基板ａの表面部に選択的に半導体基板ａと反対の導電型
の不純物をドープすることにより形成されたソース、ド
レインである。ｆはフィールド絶縁膜、ｇは居間絶縁膜
、ｈはソース電極、ｉはドレイン？を極である。
そして、ＭＯＳＦＥＴは、ゲート電極ｅと半導体基板ａ
との間に印加するゲート電圧を変化することによってチ
ャンネルを流れるチャンネル電流を制御するようになっ
ている。
との間に印加するゲート電圧を変化することによってチ
ャンネルを流れるチャンネル電流を制御するようになっ
ている。
（Ｄ、発明が解決しようとする問題点）ところで、第８
図に示した一般のＭＯＳＦＥＴは、半導体基板ａの平坦
な表面上にゲート絶縁膜ｄを介して平板状のゲート電８
ｊｅを対向させた構造を有しているので、ゲート電極ｅ
と半導体基板ａとの間に加えたゲート電圧のチャンネル
に与える影響度が必ずしも充分ではなく、従ってｇｍ（
相互コンダクタンス）を大きくするという要請に充分に
応えることができなかった。
図に示した一般のＭＯＳＦＥＴは、半導体基板ａの平坦
な表面上にゲート絶縁膜ｄを介して平板状のゲート電８
ｊｅを対向させた構造を有しているので、ゲート電極ｅ
と半導体基板ａとの間に加えたゲート電圧のチャンネル
に与える影響度が必ずしも充分ではなく、従ってｇｍ（
相互コンダクタンス）を大きくするという要請に充分に
応えることができなかった。
そして、ゲート幅より広くして相互コンダクタンスの向
上を図ろうとすると必然的に素子の占有面積が大きくな
り、ＭＯＳＩＣ，ＭＯ５ＬＳＩの集積度を高めつつゲー
ト幅を狭くすることは難しかった。また、ドレイン電圧
を高くすると空乏層が延び、やがてはドレインとソース
とが撃がるというショートチャンネル効果が生じる。更
には、ドレイン電圧によりフィールドがゲート電極の両
側から下方に入り込み実質的にチャンネルの幅が狭くな
るという狭チャンネル効果も生じる。そして、ＭＯＳＦ
ＥＴはチャンネルに電荷を誘起して電流通路としたりあ
るいは既にできている′電流通路を遮断したりするもの
であるが、電荷が誘起されるのは半導体基板ａのチャン
ネルとなる部分の表面のみで、それよりも深い部分（下
部）は空乏領域になる。即ち、無効領域が生じておりＦ
ＥＴに活性部が占める大きさ６割合が小さい。そして、
そのことが集積度の向上を制約する。
上を図ろうとすると必然的に素子の占有面積が大きくな
り、ＭＯＳＩＣ，ＭＯ５ＬＳＩの集積度を高めつつゲー
ト幅を狭くすることは難しかった。また、ドレイン電圧
を高くすると空乏層が延び、やがてはドレインとソース
とが撃がるというショートチャンネル効果が生じる。更
には、ドレイン電圧によりフィールドがゲート電極の両
側から下方に入り込み実質的にチャンネルの幅が狭くな
るという狭チャンネル効果も生じる。そして、ＭＯＳＦ
ＥＴはチャンネルに電荷を誘起して電流通路としたりあ
るいは既にできている′電流通路を遮断したりするもの
であるが、電荷が誘起されるのは半導体基板ａのチャン
ネルとなる部分の表面のみで、それよりも深い部分（下
部）は空乏領域になる。即ち、無効領域が生じておりＦ
ＥＴに活性部が占める大きさ６割合が小さい。そして、
そのことが集積度の向上を制約する。
本発明はこのような問題を解決すべく為されたものであ
り、ゲート電圧をチャンネル形成に有効に使うことがで
き、ショートチャンネル効果及び狭チャンネル効果がな
く、チャンネル内に無駄な領域が生ぜず、活性部がゲー
ト電極によって他からシールドされた新規な電界効果ト
ランジスタを提供しようとするものである。
り、ゲート電圧をチャンネル形成に有効に使うことがで
き、ショートチャンネル効果及び狭チャンネル効果がな
く、チャンネル内に無駄な領域が生ぜず、活性部がゲー
ト電極によって他からシールドされた新規な電界効果ト
ランジスタを提供しようとするものである。
（Ｅ、問題点を解決するための手段）
本発明電界効果トランジスタは上記問題点を解決するた
め、チャンネル周面に全周に渡ってゲート絶縁膜を介し
てゲート電極を形成したことを特徴とするものである。
め、チャンネル周面に全周に渡ってゲート絶縁膜を介し
てゲート電極を形成したことを特徴とするものである。
（Ｆ、作用）
従って、本発明電界効果トランジスタによれば、チャン
ネルがゲート絶縁膜を介してゲート電極に取り囲まれた
構造であるので、同じゲート電圧によりチャンネルに与
える電気的影響を大きくすることができ、ゲート電界を
チャンネル形成に有効に使うことができ、ｇｍを高める
ことができる。そして、チャンネルをゲート電極により
取り囲んでいるのでチャンネルの同じ占有幅（基板表面
側から見た占有ＩＩ＠）に対する実質的チャンネル幅の
大きさを非常に大きくすることができ、電界効果トラン
ジスタの集積化を図りつつ実効的チャンネル幅を大きく
してｇｍを高めることができる。更に、チャンネルがゲ
ート電極によって取り囲まれているのでチャンネル内に
ドレイン電界による空乏層が入り込むショートチャンネ
ル効果はないし、チャンネルの側方からフィールドが入
り込んでチャンネル幅が狭くなる狭チャンネル効果もな
い、そして、チャンネルの全周面がキャリアの７キユム
レ一ト部となり、チャンネル内部に空乏層による大きな
無効領域が生じることもない。
ネルがゲート絶縁膜を介してゲート電極に取り囲まれた
構造であるので、同じゲート電圧によりチャンネルに与
える電気的影響を大きくすることができ、ゲート電界を
チャンネル形成に有効に使うことができ、ｇｍを高める
ことができる。そして、チャンネルをゲート電極により
取り囲んでいるのでチャンネルの同じ占有幅（基板表面
側から見た占有ＩＩ＠）に対する実質的チャンネル幅の
大きさを非常に大きくすることができ、電界効果トラン
ジスタの集積化を図りつつ実効的チャンネル幅を大きく
してｇｍを高めることができる。更に、チャンネルがゲ
ート電極によって取り囲まれているのでチャンネル内に
ドレイン電界による空乏層が入り込むショートチャンネ
ル効果はないし、チャンネルの側方からフィールドが入
り込んでチャンネル幅が狭くなる狭チャンネル効果もな
い、そして、チャンネルの全周面がキャリアの７キユム
レ一ト部となり、チャンネル内部に空乏層による大きな
無効領域が生じることもない。
（Ｇ、実施例）［第１図乃至第７図］
以下に、本発明電界効果トランジスタを図示実施例に従
って説明する。
って説明する。
（ａ、一つの実施例）［第１図乃至第４図］第１図乃至
第４図は本発明電界効果トランジスタの実施の一例を説
明するためのものである。
第４図は本発明電界効果トランジスタの実施の一例を説
明するためのものである。
第１図及び第２図において、１はＰ型半導体基板、２は
フィールド絶縁膜、３はＮ型半導体からなるチャンネル
、４は８亥チャンネル３の一端に一体に形成されたソー
ス、５はチャンネル３の他端に一体に形成されたドレイ
ン、６は上記チャンネル３の周面に形成された例えばＳ
ｉ０２からなるゲート絶縁膜、７は該ゲート絶縁膜６
を介してチャンネル３周面に形成された多結晶半導体層
からなるゲート電極、８は５ｉ０２からなる居間絶縁膜
、９は層間絶縁膜８の開口を通してソース４に接続され
たソース電極、１０は同じくドレイン５に接続されたド
レイン電極である。
フィールド絶縁膜、３はＮ型半導体からなるチャンネル
、４は８亥チャンネル３の一端に一体に形成されたソー
ス、５はチャンネル３の他端に一体に形成されたドレイ
ン、６は上記チャンネル３の周面に形成された例えばＳ
ｉ０２からなるゲート絶縁膜、７は該ゲート絶縁膜６
を介してチャンネル３周面に形成された多結晶半導体層
からなるゲート電極、８は５ｉ０２からなる居間絶縁膜
、９は層間絶縁膜８の開口を通してソース４に接続され
たソース電極、１０は同じくドレイン５に接続されたド
レイン電極である。
このＭＯＳＦＥＴは半導体層からなるチャンネル３が半
導体基板１表面から上側に＃（ｉＪｌせしめられ、その
チャンネル３の表面は全周に渡って酸化されてゲート絶
縁膜６とされている。そして、そのゲート絶縁１１ｑ６
の全表面上にゲート電極を成す多結晶シリコン半導体層
７が形成されている。このようにチャンネル３がＰ型半
導体基板ｌの表面から上側に離間せしめられているが、
このような半導体基板ｌの表面から上側に離間せしめら
れたチャンネル３は例えば第３図（Ａ）乃至（Ｃ）に示
す方法によって形成することができる。ここでｍ ３
図（Ａ ）乃至（Ｃ）に従ってそのチャンネル形成方法
を説明する。
導体基板１表面から上側に＃（ｉＪｌせしめられ、その
チャンネル３の表面は全周に渡って酸化されてゲート絶
縁膜６とされている。そして、そのゲート絶縁１１ｑ６
の全表面上にゲート電極を成す多結晶シリコン半導体層
７が形成されている。このようにチャンネル３がＰ型半
導体基板ｌの表面から上側に離間せしめられているが、
このような半導体基板ｌの表面から上側に離間せしめら
れたチャンネル３は例えば第３図（Ａ）乃至（Ｃ）に示
す方法によって形成することができる。ここでｍ ３
図（Ａ ）乃至（Ｃ）に従ってそのチャンネル形成方法
を説明する。
（Ａ）Ｐ型半導体基板ｌの表面にＮ型のシリコン半導体
層３ａを形成した後、半導体層３ａの表面を、ゲート電
極３を形成すべき領域の左右両側のある幅を有する部分
を残しフォトレジスト膜１１で被覆する。フォトレジス
ト膜１１で被覆されない部分の幅はチャンネル３を上側
から見た幅（実効的チャンネル幅は全く異なる）と例え
ば同程度であり、そして、フォトレジスト膜１１で被覆
されない部分の長さがそのままチャンネル長となる。第
３図（Ａ）はフォトレジスト膜１１形成後の状態を示す
。
層３ａを形成した後、半導体層３ａの表面を、ゲート電
極３を形成すべき領域の左右両側のある幅を有する部分
を残しフォトレジスト膜１１で被覆する。フォトレジス
ト膜１１で被覆されない部分の幅はチャンネル３を上側
から見た幅（実効的チャンネル幅は全く異なる）と例え
ば同程度であり、そして、フォトレジスト膜１１で被覆
されない部分の長さがそのままチャンネル長となる。第
３図（Ａ）はフォトレジスト膜１１形成後の状態を示す
。
（Ｂ）次に、同図（Ｂ）に示すように２オドレジストＩ
Ｉ！ｌ！ ｔ １をマスクとして半導体層３ａをエツチ
ングする。１２，１２はエツチング部である。
Ｉ！ｌ！ ｔ １をマスクとして半導体層３ａをエツチ
ングする。１２，１２はエツチング部である。
（Ｃ）次に、斜めＲＩＥにより半導体層３のフォトレジ
スト膜１１の下側部分をその両側方から斜め方向にエツ
チングして半導体層３′を半導体基板１表面から切離す
、１３は半導体層３と半導体基板１表面との間の間隙を
示す。
スト膜１１の下側部分をその両側方から斜め方向にエツ
チングして半導体層３′を半導体基板１表面から切離す
、１３は半導体層３と半導体基板１表面との間の間隙を
示す。
第４図はエツチング形成部を示す斜視図である。このよ
うにして半導体基板ｌから切離されたチャンネル３を形
成した後は加熱酸化処理を施すことによりゲート絶縁膜
６を形成し、その後気相成長法によって多結晶半導体層
を形成することによりゲートｔｔｘｇ７を形成すること
ができる。
うにして半導体基板ｌから切離されたチャンネル３を形
成した後は加熱酸化処理を施すことによりゲート絶縁膜
６を形成し、その後気相成長法によって多結晶半導体層
を形成することによりゲートｔｔｘｇ７を形成すること
ができる。
第１図及び第２図に示した電界効果トランジスタは、チ
ャンネル３が全周面に渡ってゲート絶縁膜６を介してゲ
ート電極７により取り囲まれた構造であるので、ゲート
電極７を介してチャンネル３にその全周面から電界を加
えることができる。
ャンネル３が全周面に渡ってゲート絶縁膜６を介してゲ
ート電極７により取り囲まれた構造であるので、ゲート
電極７を介してチャンネル３にその全周面から電界を加
えることができる。
従って、同じゲート電圧によってチャンネルに与える電
気的影響をより大きくすることができ、ゲート電界を導
電路形成に有効に使うことができるのでｇｍを非常に高
くすることができる。
気的影響をより大きくすることができ、ゲート電界を導
電路形成に有効に使うことができるのでｇｍを非常に高
くすることができる。
そして、ゲート電極７でチャンネル３の周面を全周に渡
って取り囲んだ構造であるので、チャンネル３の基板１
表面から見た幅よりも実効的チャンネル幅を２倍以上広
くすることができる。従って、電界効果トランジスタの
集積化を図りつつ実効的チャンネル幅を非常に大きくし
てｇｍを高めることができる。
って取り囲んだ構造であるので、チャンネル３の基板１
表面から見た幅よりも実効的チャンネル幅を２倍以上広
くすることができる。従って、電界効果トランジスタの
集積化を図りつつ実効的チャンネル幅を非常に大きくし
てｇｍを高めることができる。
また、チャンネル３がゲート電極７によって取り囲まれ
ているのでチャンネル３内にドレイン電界によって空乏
層が入り込み、電界がある程度以上高くなるとドレイン
とソースとの間が空乏層を通して短絡されてしまうとい
うショートチャンネル効果はない、また、チャンネルの
側方からフィールドが入り込んで実効的チャンネル幅が
狭くなる狭チャンネル効果も起きない、即ち、電界効果
トランジスタの活性部をゲート電極７によって完全にシ
ールドする°ことができる。
ているのでチャンネル３内にドレイン電界によって空乏
層が入り込み、電界がある程度以上高くなるとドレイン
とソースとの間が空乏層を通して短絡されてしまうとい
うショートチャンネル効果はない、また、チャンネルの
側方からフィールドが入り込んで実効的チャンネル幅が
狭くなる狭チャンネル効果も起きない、即ち、電界効果
トランジスタの活性部をゲート電極７によって完全にシ
ールドする°ことができる。
そして、チャンネル３の全周面がキャリアのアキュムレ
ート部となり、従来のチャンネル内部に空乏層による大
きな無効領域が生じることもない。
ート部となり、従来のチャンネル内部に空乏層による大
きな無効領域が生じることもない。
（ｂ、他の実施例）［第５図乃至第７図］第５図乃至第
７図は本発明電界効果トランジスタの他の実施例を説明
するためのものであり、第５図は電界効果トランジスタ
の斜視図である。
７図は本発明電界効果トランジスタの他の実施例を説明
するためのものであり、第５図は電界効果トランジスタ
の斜視図である。
１４は１つの電界効果トランジスタ、１５は１つの電界
効果トランジスタ１４を構成する半導体ファイバで１例
えば２〜３ルｍの直径を有してし蔦る。１５Ｓは半導体
ファイバ１５の一端部に形成されたＮ中型のソース、１
５ｄは半導体ファイバ１５の他端部に形成されたＮ中型
のドレイン、１５ｃは半導体ファイバ１５の中間部で、
チャンネルを成す、１６はチャンネル１５ｃの周面に形
成されたゲート絶縁膜で、Ｓ ｉ０２からなる。
効果トランジスタ１４を構成する半導体ファイバで１例
えば２〜３ルｍの直径を有してし蔦る。１５Ｓは半導体
ファイバ１５の一端部に形成されたＮ中型のソース、１
５ｄは半導体ファイバ１５の他端部に形成されたＮ中型
のドレイン、１５ｃは半導体ファイバ１５の中間部で、
チャンネルを成す、１６はチャンネル１５ｃの周面に形
成されたゲート絶縁膜で、Ｓ ｉ０２からなる。
１７はチャンネル１５Ｃの周面にゲート絶縁膜１６を介
して形成されたゲート電極である。
して形成されたゲート電極である。
第６図は第５図に示したＭＯＳＦＥＴの製造方法の説明
図である。
図である。
１８はるつぼに収容された溶融シリコンで、該溶融シリ
コン１８から引上げ法により上記シリコン半導体ファイ
バ１５を形成する。そして、引上げにより形成されたシ
リコン半導体ファイバ１５に対してフローティングゾー
ン法により単結晶化し、気相エツチングによりエツチン
グしてファイバ１５の径を所定の大きさく例えば１〜数
ＩＬｍ）に制御し、酸化によりゲート絶縁膜１６を形成
し、デボジシ、ンによりゲート電極を形成し、選択ドー
プにより、ソース１５ｓ、ドレイン１５ｄを形成すると
いうようにして多数のＭＯＳＦＥＴ１４．１４、拳・・
を１本の半導体ファイバ１５に順次形成する。第６図に
おいて、１９は単結晶化用の、２０は気相エツチング用
の、２１は酸化用の、２２はデポジション用の、２３は
選択ドープ用の高周波加熱コイルで°ある。そして、半
導体ファイバ１５の各処理を施されてＭＯＳＦＥＴ１４
．１４、・・・が形成された部分はリール２４によって
巻き取る。このようにすれば、溶融シリコン１８から引
き上げた半導体ファイバ１５をリール２４で巻き取るこ
とによって１つの半導体７ｙイバ１５ｋ１．多数（７）
ＭＯＳＦＥＴ１４．１４、・・・を連続的に形成するこ
とができる。
コン１８から引上げ法により上記シリコン半導体ファイ
バ１５を形成する。そして、引上げにより形成されたシ
リコン半導体ファイバ１５に対してフローティングゾー
ン法により単結晶化し、気相エツチングによりエツチン
グしてファイバ１５の径を所定の大きさく例えば１〜数
ＩＬｍ）に制御し、酸化によりゲート絶縁膜１６を形成
し、デボジシ、ンによりゲート電極を形成し、選択ドー
プにより、ソース１５ｓ、ドレイン１５ｄを形成すると
いうようにして多数のＭＯＳＦＥＴ１４．１４、拳・・
を１本の半導体ファイバ１５に順次形成する。第６図に
おいて、１９は単結晶化用の、２０は気相エツチング用
の、２１は酸化用の、２２はデポジション用の、２３は
選択ドープ用の高周波加熱コイルで°ある。そして、半
導体ファイバ１５の各処理を施されてＭＯＳＦＥＴ１４
．１４、・・・が形成された部分はリール２４によって
巻き取る。このようにすれば、溶融シリコン１８から引
き上げた半導体ファイバ１５をリール２４で巻き取るこ
とによって１つの半導体７ｙイバ１５ｋ１．多数（７）
ＭＯＳＦＥＴ１４．１４、・・・を連続的に形成するこ
とができる。
しかも、１つのＭＯＳＦＥＴ１４をきわめて小さくする
ことができる。特に、第６図に示すような方法で形成し
た数珠つなぎ状のＭＯＳＦＥＴ１４．１４．・・番を数
珠つなぎ状のままプリント配線基板２５上に集積化して
実装することができる。尚、普通は各ＭＯＳＦＥＴ間を
電気的に分離するように製造した方が良いが、各ＭＯ３
ＦＥＴを物理的に切り離して使う場合等にはそのように
することは必要ではない。
ことができる。特に、第６図に示すような方法で形成し
た数珠つなぎ状のＭＯＳＦＥＴ１４．１４．・・番を数
珠つなぎ状のままプリント配線基板２５上に集積化して
実装することができる。尚、普通は各ＭＯＳＦＥＴ間を
電気的に分離するように製造した方が良いが、各ＭＯ３
ＦＥＴを物理的に切り離して使う場合等にはそのように
することは必要ではない。
このような第５図に示したＭＯＳＦＥＴ１４は、第１図
に示したＭＯＳＦＥＴと同じように、チャンネル１５ｃ
がその周面を全周にわたってゲート絶縁膜１６を介して
ゲート電極１７により被覆されているので、同じゲート
電圧によってチャンネルに与える電気的影響をより大き
くすることができ、また、実効的チャンネル幅をチャン
ネル１５ｃの占有幅に比して非常に大きくすることがで
き（占有幅の３．１４倍）、電界効果トランジスタを小
型化しつつｇｍを高めることができ、また、短チャンネ
ル効果、狭チャンネル効果を防止することができる等の
利点を有する。
に示したＭＯＳＦＥＴと同じように、チャンネル１５ｃ
がその周面を全周にわたってゲート絶縁膜１６を介して
ゲート電極１７により被覆されているので、同じゲート
電圧によってチャンネルに与える電気的影響をより大き
くすることができ、また、実効的チャンネル幅をチャン
ネル１５ｃの占有幅に比して非常に大きくすることがで
き（占有幅の３．１４倍）、電界効果トランジスタを小
型化しつつｇｍを高めることができ、また、短チャンネ
ル効果、狭チャンネル効果を防止することができる等の
利点を有する。
そして、第５図に示したＭＯＳＦＥＴ１４は第１図に示
したＭＯＳＦＥＴと異なり、半導体基板ｌなるものがな
く、ｌ乃至数７ｔｍと非常に小型にすることができる。
したＭＯＳＦＥＴと異なり、半導体基板ｌなるものがな
く、ｌ乃至数７ｔｍと非常に小型にすることができる。
そして、第６図に示すようにプリント配線基板２５上に
組み込むことにより自由にＬＳＩをつくることができる
。ちなみに、例えば仮に１万個のＭＯＳＦＥＴ１４．１
４、・−・が形成された半導体ファイバ１５を１万本並
べれば１兆個のＭＯＳＦＥＴを１つの配線基板上に、配
置することができることになる。更に三次元的にＭＯＳ
ＦＥＴをレイアウトすればもっと多くのＭＯＳＦＥＴを
基板上に実装することができる。そして、第５図に示し
たＭＯＳＦＥＴを第６図に示す方法により形成するとす
れば、１つの製造装置により多数のＭＯＳＦＥＴを連続
的に製造することができ、製造装置の低価格化、製造コ
ストの低減化を図ることができ得る。
組み込むことにより自由にＬＳＩをつくることができる
。ちなみに、例えば仮に１万個のＭＯＳＦＥＴ１４．１
４、・−・が形成された半導体ファイバ１５を１万本並
べれば１兆個のＭＯＳＦＥＴを１つの配線基板上に、配
置することができることになる。更に三次元的にＭＯＳ
ＦＥＴをレイアウトすればもっと多くのＭＯＳＦＥＴを
基板上に実装することができる。そして、第５図に示し
たＭＯＳＦＥＴを第６図に示す方法により形成するとす
れば、１つの製造装置により多数のＭＯＳＦＥＴを連続
的に製造することができ、製造装置の低価格化、製造コ
ストの低減化を図ることができ得る。
（Ｈ，発明の効果）
以上に述べたところから明らかなように１本発明電界効
果トランジスタは、チャンネルの周面がゲート絶縁膜を
介してゲート電極で囲繞されるようにしたことを特徴と
する。
果トランジスタは、チャンネルの周面がゲート絶縁膜を
介してゲート電極で囲繞されるようにしたことを特徴と
する。
従って、本発明電界効果トランジスタによれば、チャン
ネルがゲート絶縁膜を介してゲート電極に取り囲まれた
構造であるので、同じゲート電圧によりチャンネルに与
える電気的影響を大きくすることができ、ゲート電界を
チャンネル形成に有効に使うことができ、ｇｍを高める
ことができる。そして、チャンネルをゲート電極により
取り囲んでいるのでチャンネルの同じ占有幅に対する実
質的チャンネル幅の大きさを非常に大きくすることがで
き、電界効果トランジスタの集積化を図りつつ実効的チ
ャンネル幅を大きくしてｇｍを高めることができる。更
に、チャンネルがゲート電極によって取り囲まれている
のでチャンネル内にドレイン電界による空乏層が入り込
むショートチャンネル効果はないし、チャンネルの側方
からフィールドが入り込んでチャンネル幅が狭くなる狭
チャンネル効果もない、そして、チャンネルの全周面が
キャリアのアキュムレート部となり。
ネルがゲート絶縁膜を介してゲート電極に取り囲まれた
構造であるので、同じゲート電圧によりチャンネルに与
える電気的影響を大きくすることができ、ゲート電界を
チャンネル形成に有効に使うことができ、ｇｍを高める
ことができる。そして、チャンネルをゲート電極により
取り囲んでいるのでチャンネルの同じ占有幅に対する実
質的チャンネル幅の大きさを非常に大きくすることがで
き、電界効果トランジスタの集積化を図りつつ実効的チ
ャンネル幅を大きくしてｇｍを高めることができる。更
に、チャンネルがゲート電極によって取り囲まれている
のでチャンネル内にドレイン電界による空乏層が入り込
むショートチャンネル効果はないし、チャンネルの側方
からフィールドが入り込んでチャンネル幅が狭くなる狭
チャンネル効果もない、そして、チャンネルの全周面が
キャリアのアキュムレート部となり。
チャンネル内部に空乏層による大きな無効領域が生じる
こともない。
こともない。
第１図乃至第４図は本発明電界効果トランジスタの実施
の一例を説明するためのもので、第１図は断面図、第２
図は第１図の２−２線に沿う断面図、第３図（Ａ）乃至
（Ｃ）はチャンネルの形成方法を工程順に示す断面図、
第４図はチャンネル形成部を示す斜視図、第５図乃至第
７図は本発明電界効果トランジスタの他の実施例を説明
するためのもので、第５図は斜視図、第６図はＭＯＳＦ
ＥＴ（電界効果トランジスタ）の製造方法の説明図、第
７図はＭＯＳＦＥＴを製造する方法の説明図、第８図は
従来例を示す断面図である。 符号の説明 ３−・拳チャンネル。 ６Φ・拳ゲート絶縁膜、 ７ｅ・・ゲート電極、 １４・Φ・電界効果トランジスタ、 １５Ｃ” ａ−チャンネル、 １６−・・ゲート絶縁膜、 １７・・・ゲート電極 代理人弁理士 小 松 祐 治留朽 第５図 ゛ 第７図
の一例を説明するためのもので、第１図は断面図、第２
図は第１図の２−２線に沿う断面図、第３図（Ａ）乃至
（Ｃ）はチャンネルの形成方法を工程順に示す断面図、
第４図はチャンネル形成部を示す斜視図、第５図乃至第
７図は本発明電界効果トランジスタの他の実施例を説明
するためのもので、第５図は斜視図、第６図はＭＯＳＦ
ＥＴ（電界効果トランジスタ）の製造方法の説明図、第
７図はＭＯＳＦＥＴを製造する方法の説明図、第８図は
従来例を示す断面図である。 符号の説明 ３−・拳チャンネル。 ６Φ・拳ゲート絶縁膜、 ７ｅ・・ゲート電極、 １４・Φ・電界効果トランジスタ、 １５Ｃ” ａ−チャンネル、 １６−・・ゲート絶縁膜、 １７・・・ゲート電極 代理人弁理士 小 松 祐 治留朽 第５図 ゛ 第７図
Claims (1)
- （１）チャンネルの周面がゲート絶縁膜を介してゲート
電極で囲繞されるようにしたことを特徴とする電界効果
トランジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6750286A JPS62224079A (ja) | 1986-03-26 | 1986-03-26 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6750286A JPS62224079A (ja) | 1986-03-26 | 1986-03-26 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62224079A true JPS62224079A (ja) | 1987-10-02 |
Family
ID=13346826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6750286A Pending JPS62224079A (ja) | 1986-03-26 | 1986-03-26 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62224079A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1056135A1 (en) * | 1999-05-28 | 2000-11-29 | Agency of Industrial Science and Technology of Ministry of International Trade and Industry | Field-effect transistor and method of manufacturing same |
| EP1187195A2 (de) * | 2000-09-12 | 2002-03-13 | Infineon Technologies AG | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen und mit einem derartigen Feldeffekttransistor beaufschlagte integrierte Halbleiterschaltung |
-
1986
- 1986-03-26 JP JP6750286A patent/JPS62224079A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1056135A1 (en) * | 1999-05-28 | 2000-11-29 | Agency of Industrial Science and Technology of Ministry of International Trade and Industry | Field-effect transistor and method of manufacturing same |
| US6316296B1 (en) | 1999-05-28 | 2001-11-13 | Agency Of Industrial Science & Technology, Ministry Of International Trade & Industry | Field-effect transistor and method of manufacturing same |
| EP1187195A2 (de) * | 2000-09-12 | 2002-03-13 | Infineon Technologies AG | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen und mit einem derartigen Feldeffekttransistor beaufschlagte integrierte Halbleiterschaltung |
| EP1187195A3 (de) * | 2000-09-12 | 2004-11-24 | Infineon Technologies AG | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen und mit einem derartigen Feldeffekttransistor beaufschlagte integrierte Halbleiterschaltung |
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