JPS62126675A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS62126675A JPS62126675A JP26695985A JP26695985A JPS62126675A JP S62126675 A JPS62126675 A JP S62126675A JP 26695985 A JP26695985 A JP 26695985A JP 26695985 A JP26695985 A JP 26695985A JP S62126675 A JPS62126675 A JP S62126675A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 9
- 230000010354 integration Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特に素子
形成領域に改良を施したものである。
形成領域に改良を施したものである。
従来、半導体装置例えばＭＯ８型集積回路で出力部分な
ど大きな負荷を駆動する部分では、大電流を流す必要が
あり、ＭＯ８型トランジスタのチャネル長を極めて長く
とる必要があった。これを第６図及び第７図を参照して
説明する。ここで、第７図は第６図のＡ−Ａ線に沿う拡
大断面図である。
ど大きな負荷を駆動する部分では、大電流を流す必要が
あり、ＭＯ８型トランジスタのチャネル長を極めて長く
とる必要があった。これを第６図及び第７図を参照して
説明する。ここで、第７図は第６図のＡ−Ａ線に沿う拡
大断面図である。
図中の１は、例えばＰ型の半導体基板である。
この基板１の表面には、Ｎ＋型のソース・ドレイン領域
２．３が設けられている。これらソース・ドレイン領Ｖ
ｔ２．３間のチャネル上には、ゲート絶縁膜４を介して
ゲート電極５が設けられている。
２．３が設けられている。これらソース・ドレイン領Ｖ
ｔ２．３間のチャネル上には、ゲート絶縁膜４を介して
ゲート電極５が設けられている。
このような、ＭＯ８Ｉ−ランジスタを周辺回路、例えば
出力部分を構成するＭＯＳトランジスタとして用いる場
合、ゲート長（１−）は１−程度と小さくしても、ゲー
ト幅（Ｗ）は２００ ａｎ程度と大きくとる必要がった
。また、ソース・ドレイン領域２．３の夫々のチャネル
艮方向の距１１１（１−ｔ）は２譚である。
出力部分を構成するＭＯＳトランジスタとして用いる場
合、ゲート長（１−）は１−程度と小さくしても、ゲー
ト幅（Ｗ）は２００ ａｎ程度と大きくとる必要がった
。また、ソース・ドレイン領域２．３の夫々のチャネル
艮方向の距１１１（１−ｔ）は２譚である。
以上のように出力部などでは大電流を流す必要があるた
め、第６図に示すような大きな面積を必要とし、ＬＳＩ
の高集積化の妨げとなる。また、実際のＬＳＩの設計で
は、第８図に示すようにゲート電極を折り曲げて多少の
面積の削減を行なうことが覆い。しかし、この方法の場
合、Ａｆｆ電極からゲート領域までの実効的な距離が良
くなって、ソース・ドレイン領域の抵抗が上がるため、
限界があった。
め、第６図に示すような大きな面積を必要とし、ＬＳＩ
の高集積化の妨げとなる。また、実際のＬＳＩの設計で
は、第８図に示すようにゲート電極を折り曲げて多少の
面積の削減を行なうことが覆い。しかし、この方法の場
合、Ａｆｆ電極からゲート領域までの実効的な距離が良
くなって、ソース・ドレイン領域の抵抗が上がるため、
限界があった。
本発明は上記事情に鑑みてなされたもので、大電流を流
す必要がある部分で１〜ランジスタの面積を減少するこ
とができる集積度の大きい半導体装置及びその製造方法
を提供することを目的とする。
す必要がある部分で１〜ランジスタの面積を減少するこ
とができる集積度の大きい半導体装置及びその製造方法
を提供することを目的とする。
本願筒１の発明は、表面にフィールド絶縁膜を有する半
導体基板と、前記フィールド絶縁膜で囲まれた前記基板
の島領域に設けられた溝と、この溝の内面にゲート絶縁
膜を介して設けられたゲート電極と、少なくとも一部が
前記溝の内面に設けられたソース・ドレイン領域とを具
備することを特徴とし、これにより溝の側面もチャネル
幅の一部として使用して実効的なチャネル幅を増し、も
って大電流を流す必要がある部分でのトランジスタの面
積を減少することを図ったものである。
導体基板と、前記フィールド絶縁膜で囲まれた前記基板
の島領域に設けられた溝と、この溝の内面にゲート絶縁
膜を介して設けられたゲート電極と、少なくとも一部が
前記溝の内面に設けられたソース・ドレイン領域とを具
備することを特徴とし、これにより溝の側面もチャネル
幅の一部として使用して実効的なチャネル幅を増し、も
って大電流を流す必要がある部分でのトランジスタの面
積を減少することを図ったものである。
本願筒２の発明は、第１の発明と比べ、ゲート絶縁膜を
介さずに直接半導体基板上にゲー１へ電極を設ける点が
異なり、その目的は第１の発明と同様である。
介さずに直接半導体基板上にゲー１へ電極を設ける点が
異なり、その目的は第１の発明と同様である。
本願筒３の発明は、半導体基板の表面にフィールド絶縁
膜を形成する工程と、このフィールド絶縁膜て囲まれた
基板の島領域に溝を形成する工程と、この溝の内面にゲ
ート絶縁膜を介してゲート電極を形成する工程と、この
ゲート電極をマスクとして前記島領域に不純物を導入し
、前記溝の内面にソース・ドレイン領域を形成する工程
とを具備し、もって第１の発明と同様な効果を得ること
を図ったものである。
膜を形成する工程と、このフィールド絶縁膜て囲まれた
基板の島領域に溝を形成する工程と、この溝の内面にゲ
ート絶縁膜を介してゲート電極を形成する工程と、この
ゲート電極をマスクとして前記島領域に不純物を導入し
、前記溝の内面にソース・ドレイン領域を形成する工程
とを具備し、もって第１の発明と同様な効果を得ること
を図ったものである。
以下、本発明の実施例をＭＯＳＦＥＴに適用した場合に
ついて図を参照して説明する。
ついて図を参照して説明する。
実施例１
第１図、第２図、第３図及び第４図を参照する。
ここで、第１図は平面図、第２図は第１図の部分拡大斜
視図、第３図は第１図のＡ−Ａ線に沿う断面図、第４図
は第１図のＢ−Ｂ線に沿う断面図（但し、Ｃ−Ｃ線に沿
う断面図も同＋１ ）である。
視図、第３図は第１図のＡ−Ａ線に沿う断面図、第４図
は第１図のＢ−Ｂ線に沿う断面図（但し、Ｃ−Ｃ線に沿
う断面図も同＋１ ）である。
図中の１１は、例えばＰ型のシリコン基板である。この
基板１１の表面には、フィールド絶縁膜１２が設けられ
ている。このフィールド絶縁膜１２で囲まれた前記基板
１１の島領域には、例えば深さ２）ｘｒｒ、幅１１Ｉ！
ｎの複数の溝１３・・・が設けられている。前記基板１
１の表面及び前記溝１３の内面（側面及び底面）には、
Ｎ＋型のソース・ドレイン領域１４．１５が設けられて
いる。これらソース・トレイン領域１４．１５間のチャ
ネル上には、ＳｉＯ２やＳ”’ｉ：＋Ｎ＋などからなる
ゲート絶縁ｌ１１１６を介して多結晶シリコンからなる
ゲート電極１７が前記フィールド絶縁膜１２上に延出し
て設けられている。ここで、前記ゲート絶縁膜１６の膜
厚は例えば１００人、ゲート電極１７のそれは２０００
人である。なお、図中のＬはゲート幅、１２は溝１３の
幅、１３は溝１３間の距離を示す。
基板１１の表面には、フィールド絶縁膜１２が設けられ
ている。このフィールド絶縁膜１２で囲まれた前記基板
１１の島領域には、例えば深さ２）ｘｒｒ、幅１１Ｉ！
ｎの複数の溝１３・・・が設けられている。前記基板１
１の表面及び前記溝１３の内面（側面及び底面）には、
Ｎ＋型のソース・ドレイン領域１４．１５が設けられて
いる。これらソース・トレイン領域１４．１５間のチャ
ネル上には、ＳｉＯ２やＳ”’ｉ：＋Ｎ＋などからなる
ゲート絶縁ｌ１１１６を介して多結晶シリコンからなる
ゲート電極１７が前記フィールド絶縁膜１２上に延出し
て設けられている。ここで、前記ゲート絶縁膜１６の膜
厚は例えば１００人、ゲート電極１７のそれは２０００
人である。なお、図中のＬはゲート幅、１２は溝１３の
幅、１３は溝１３間の距離を示す。
実施例１によれば、フィールド絶縁膜１２で囲まれたシ
リコン基板１１の島領域の表面及び長溝１３の内面にＮ
＋型のソース・ドレイン領域１４．１５を設け、かつこ
れらソース・トレイン領域１４．１５間のチャネル上に
ゲート絶縁膜１５を介してゲート電ｔｆ１１６を設けた
構造となっているため、平面上のチャネル幅を増やすこ
となく実効的なチャネル幅を増やすことができる。具体
的には、溝１２の深さが２ ａｎ Ｎ幅（Ｌ２）が１岬
の時、平面上でのゲート幅（Ｌ）は１０ＩＩｍとなるが
、第３図で明らかなように溝１３の内面に沿った実効的
なゲート幅は３０ＩＩＩｎと３倍になる。従って、出力
部で大きなチャネル幅を必要とするトランジスタの面積
を小さくすることが可能となり、ＬＳＩの高集積化が可
能になる。
リコン基板１１の島領域の表面及び長溝１３の内面にＮ
＋型のソース・ドレイン領域１４．１５を設け、かつこ
れらソース・トレイン領域１４．１５間のチャネル上に
ゲート絶縁膜１５を介してゲート電ｔｆ１１６を設けた
構造となっているため、平面上のチャネル幅を増やすこ
となく実効的なチャネル幅を増やすことができる。具体
的には、溝１２の深さが２ ａｎ Ｎ幅（Ｌ２）が１岬
の時、平面上でのゲート幅（Ｌ）は１０ＩＩｍとなるが
、第３図で明らかなように溝１３の内面に沿った実効的
なゲート幅は３０ＩＩＩｎと３倍になる。従って、出力
部で大きなチャネル幅を必要とするトランジスタの面積
を小さくすることが可能となり、ＬＳＩの高集積化が可
能になる。
実施例２
本実施例は、第５図に示す如く、実施例１と比ベゲート
電極１７ａの厚みを厚く （例えば０．５５ＡＩＩｎ
）してゲート電極１７ａの一部が溝１３・・・内に充填
させた点が異なる。
電極１７ａの厚みを厚く （例えば０．５５ＡＩＩｎ
）してゲート電極１７ａの一部が溝１３・・・内に充填
させた点が異なる。
実施例３
本実施例は、第９図及び第１０図に示す如く、満１３ａ
・・・をゲート電極１７のチャネル長方向の端部に合致
した構造となっている。ここで、第１０図は第９図のＡ
−Ａ線に沿う断面図である。
・・・をゲート電極１７のチャネル長方向の端部に合致
した構造となっている。ここで、第１０図は第９図のＡ
−Ａ線に沿う断面図である。
ただし、第１０図で点線部分が溝１３８である。
なお、実施例３では、ソース・ドレイン領域１４．１５
は溝１３ａより深く設けられている場合について述べた
が、これに限らない。例えば、第１１図のように逆に溝
１３ａがソース・ドレイン領域１４．１５より深い構造
のもの、あるいは第１２図のようにソース・ドレイン領
域１４．１５が溝１３ａより深くかつ溝１３ａに沿って
形成された構造のものでもよい。
は溝１３ａより深く設けられている場合について述べた
が、これに限らない。例えば、第１１図のように逆に溝
１３ａがソース・ドレイン領域１４．１５より深い構造
のもの、あるいは第１２図のようにソース・ドレイン領
域１４．１５が溝１３ａより深くかつ溝１３ａに沿って
形成された構造のものでもよい。
また、実施例３では、溝１３ａがゲート電極１７のチャ
ネル方向に沿う端部に合致するように形成されていたが
、これに限らない。例えば第１３図に示す如く、一方の
端がゲート領域の中にある溝１３ｂ、１３Ｃ，あるいは
平面形状が台形（又は三角形）の溝１３ｄでもよい。
ネル方向に沿う端部に合致するように形成されていたが
、これに限らない。例えば第１３図に示す如く、一方の
端がゲート領域の中にある溝１３ｂ、１３Ｃ，あるいは
平面形状が台形（又は三角形）の溝１３ｄでもよい。
実施例４
本実施例を、第１４図〜第１６図を参照して説明する。
ここで、第１４図は第１図のＡ−Ａ線に沿う断面図、第
１５図は第１図のＤ−Ｄ線に沿う断面図、第１６図はＥ
−ＬＥ線に沿う断面図である。
１５図は第１図のＤ−Ｄ線に沿う断面図、第１６図はＥ
−ＬＥ線に沿う断面図である。
本実施例は、フィールド絶縁！Ｉ！１２で囲まれた島領
域の 溝１３にこれに連通した更に深い溝２１を設け、
ゲート領域をソース・ドレイン領域１４．１５より更に
深い満２１に設けた構造となっている。
域の 溝１３にこれに連通した更に深い溝２１を設け、
ゲート領域をソース・ドレイン領域１４．１５より更に
深い満２１に設けた構造となっている。
実施例５
本実施例は、第８図に示す従来例を応用したもので、第
１７図に示す如く折曲げたゲート電極１７を横切るよう
に複数の溝２２・・・を設けた構造となっている。
１７図に示す如く折曲げたゲート電極１７を横切るよう
に複数の溝２２・・・を設けた構造となっている。
次に、本発明に係るＭＯＳＦＥＴの製造方法を第２４図
を参照して説明する。
を参照して説明する。
まず、Ｐ型のシリコン基板１１の表面に所定の膜厚のフ
ィールド絶縁１！１１１２を形成した。つづいて、この
フィールド絶縁ｌ！１２で囲まれた前記基板１１の島領
域に反応性イオンエツチングにより長溝１３を形成した
（第２４図（ａ）図示）。ここで、長溝１３はフィール
ド絶縁膜１２より先に形成してもよい。次いで、熱処理
を施し前記島領域の表面及び長溝１３の内面（側面及び
底面）にゲート絶縁膜１６を形成した。しかる後、全面
に膜厚２０００人の多結晶シリコン膜を堆積し、パター
ニングしてゲート電極１７を形成した（第２４図（ｂ）
図示）。この際、多結晶シリコン膜の膜厚を 溝１３の
開口部の幅の１／２以上にすることにより、 溝１３を
完全にゲート電極１７で充填さけた構造としてもよい（
第２５図図示）。
ィールド絶縁１！１１１２を形成した。つづいて、この
フィールド絶縁ｌ！１２で囲まれた前記基板１１の島領
域に反応性イオンエツチングにより長溝１３を形成した
（第２４図（ａ）図示）。ここで、長溝１３はフィール
ド絶縁膜１２より先に形成してもよい。次いで、熱処理
を施し前記島領域の表面及び長溝１３の内面（側面及び
底面）にゲート絶縁膜１６を形成した。しかる後、全面
に膜厚２０００人の多結晶シリコン膜を堆積し、パター
ニングしてゲート電極１７を形成した（第２４図（ｂ）
図示）。この際、多結晶シリコン膜の膜厚を 溝１３の
開口部の幅の１／２以上にすることにより、 溝１３を
完全にゲート電極１７で充填さけた構造としてもよい（
第２５図図示）。
ひきつづき、前記ゲート電極１７をマスクとして前記島
領域の表面及び 溝１３の内面にｎ型不純物を導入し、
Ｎ＋型のソース・ドレイン領域１４．１５を形成した。
領域の表面及び 溝１３の内面にｎ型不純物を導入し、
Ｎ＋型のソース・ドレイン領域１４．１５を形成した。
更に、全面に層間絶縁膜２４を形成し、前記ゲート電極
１７上の層間絶縁膜２４を選択的に開口してコンタクト
ホール２５を形成した後、ここにＡＮ配線２６を形成し
てＭＯＦＥＴを製造した（第２４図（Ｃ）図示）、なお
、図中の２７はシリコン酸化膜である。
１７上の層間絶縁膜２４を選択的に開口してコンタクト
ホール２５を形成した後、ここにＡＮ配線２６を形成し
てＭＯＦＥＴを製造した（第２４図（Ｃ）図示）、なお
、図中の２７はシリコン酸化膜である。
この方法によれば、島領域の表面及び 溝１３の内面に
ゲート絶縁Ｉ！１１６を介してゲート電極１６を形成し
た後、このゲー１へ電極１７をマスクとしてフィールド
酸化膜１２で囲まれた島領域の表面のみならず 溝１３
の内面（側面及び底面）にも及ぶＮ＋型のソース・ドレ
イン領域１４、−１０＝ １５を形成するため、既述した如く、実効的なチャネル
幅を増やすことができ、出力部で大きなチャネル幅を必
要とするトランジスタの面積を小さくすることが可能と
なり、ＬＳＩの高集積化が可能となる。
ゲート絶縁Ｉ！１１６を介してゲート電極１６を形成し
た後、このゲー１へ電極１７をマスクとしてフィールド
酸化膜１２で囲まれた島領域の表面のみならず 溝１３
の内面（側面及び底面）にも及ぶＮ＋型のソース・ドレ
イン領域１４、−１０＝ １５を形成するため、既述した如く、実効的なチャネル
幅を増やすことができ、出力部で大きなチャネル幅を必
要とするトランジスタの面積を小さくすることが可能と
なり、ＬＳＩの高集積化が可能となる。
なお、上記実施例では、断面形状が長方形の溝について
述べたが、これに限らず、第１８図に示す如くＶ字型の
溝１３ｃ１台形状の溝１３ｆ、Ｕ字状の溝１３０のもの
でもよい。
述べたが、これに限らず、第１８図に示す如くＶ字型の
溝１３ｃ１台形状の溝１３ｆ、Ｕ字状の溝１３０のもの
でもよい。
上記実施例では、溝がフィールド絶縁膜の端部から離間
して設けられていたが、これに限らず、第１９図に示す
如くフィールド絶縁膜１２の端部に設けられていてもよ
い。
して設けられていたが、これに限らず、第１９図に示す
如くフィールド絶縁膜１２の端部に設けられていてもよ
い。
上記実施例では、溝が複数個設けられていたが、これに
限らず、第２０図に示す如く１つの場合でもよい。
限らず、第２０図に示す如く１つの場合でもよい。
また、第２１図に示す如く、埋込みフィールド絶縁膜２
３を基板１１の表面に設け、溝１３ｈの一方の側面がこ
のフィールド絶縁膜２３に部分的に接するような構造と
してもよい。更に、第２２図に示す如く、溝１３ｉを前
記フィールド絶縁膜２３より深く形成してもよい。更に
は、第２３図に示す如く、ｔＭ１３ｊの両方の側面がフ
ィールド絶縁膜２３に接するような構造としてもよい。
３を基板１１の表面に設け、溝１３ｈの一方の側面がこ
のフィールド絶縁膜２３に部分的に接するような構造と
してもよい。更に、第２２図に示す如く、溝１３ｉを前
記フィールド絶縁膜２３より深く形成してもよい。更に
は、第２３図に示す如く、ｔＭ１３ｊの両方の側面がフ
ィールド絶縁膜２３に接するような構造としてもよい。
更に、Ｆ記実施例では、ＭＯＳＦＥＴに適用した場合に
ついて述べたが、これに限らない。例えば、図示しない
が、ゲート絶縁膜を用いずに金属や金属シリサイド等か
らなるゲートＮ極を基板上に直接形成したＭＦＳＦＥＴ
、あるいはＨＥ Ｍ Ｔ（１−１ｉｏｈ Ｅ ＋ｅｃｔ
ｒｏｎ ＭｏｂｉｌｉｔＶ Ｔ ｒａｎｓｔＳｔｏｒ
）構造にも同様に適用できる。
ついて述べたが、これに限らない。例えば、図示しない
が、ゲート絶縁膜を用いずに金属や金属シリサイド等か
らなるゲートＮ極を基板上に直接形成したＭＦＳＦＥＴ
、あるいはＨＥ Ｍ Ｔ（１−１ｉｏｈ Ｅ ＋ｅｃｔ
ｒｏｎ ＭｏｂｉｌｉｔＶ Ｔ ｒａｎｓｔＳｔｏｒ
）構造にも同様に適用できる。
以上詳述した如く本発明によれば、大電流を流す必要が
ある部分でトランジスタの面積を減少することができる
集積俄の大きい半導体装置及びその製造方法を提供でき
る。
ある部分でトランジスタの面積を減少することができる
集積俄の大きい半導体装置及びその製造方法を提供でき
る。
第１図は本発明の実施例１に係るＭＯＳＦＥＴの平面図
、第２図は第１図の部分拡大斜視図、第３図は第１図の
Ａ−Ａ線に沿う断面図、第４図は第１図のＢ−Ｂ線に沿
う断面図、第５図は本発明の実施例２に係るＭＯＳＦＥ
Ｔの断面図、第６図は従来のＭＯＳＦＥＴの平面図、第
７図は第６図のＡ−Ａｌｉ！に沿う拡大断面図、第８図
は従来の改良されたＭＯＳＦＥＴの平面図、第９図は本
発明の実施例３に係るＭＯＳＦＥＴの平面図、第１０図
は第９図のＡ−Ａ線に沿う断面図、第１１図及び第１２
図は第１０図のその他の例を示す断面図、第１３図は本
発明に係る溝とゲート電極とのその他の配置例を示すΦ
面図、第１４図〜第１６図は夫々本発明の実施例４に係
るＭＯＳＦＥＴの断面図、第１７図は本発明の実施例５
に係るＭＯＳ ＦＥＴの平面図、第１８図は本発明に係
る溝のその他の形状を示す断面図、第１９図及び第２０
図は夫々本発明に係る溝のその他の配置例を示す断面図
、第２１図〜第２３図は夫々本発明において埋込みフィ
ールド絶縁膜を用いた場合の各種の溝の例を示す断面図
、第２４図（ａ）〜（Ｃ）は本発明の一実施例に係るＭ
ＯＳＦＥＴの製造方法を工程順に示す断面図、第２５図
は第２４図（ｂ）の他の例を示す断面図である。 １１・・・Ｐ型のシリコン基板、１２・・・フィールド
絶縁膜、１３．１３ａ、１３ｂ、１３ｃ、１３ｄ。 １３ｅ１１３ｆ、１３ｏ、１３ｈ、１３ｉ、１３ｊ１２
１．２２・・・溝、１４・・・Ｎ“型のソース領域、１
５・・・Ｎ＋型のドレイン領域、１６・・・ゲート絶縁
膜、１７．１７ａ・・・ゲート電極、２４・・・層間絶
縁膜、２５・・・コンタクトホール、２６・・・Ａβ配
線。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第４図 −９峨 第１０図 第１１図 第１４図 第１５図
、第２図は第１図の部分拡大斜視図、第３図は第１図の
Ａ−Ａ線に沿う断面図、第４図は第１図のＢ−Ｂ線に沿
う断面図、第５図は本発明の実施例２に係るＭＯＳＦＥ
Ｔの断面図、第６図は従来のＭＯＳＦＥＴの平面図、第
７図は第６図のＡ−Ａｌｉ！に沿う拡大断面図、第８図
は従来の改良されたＭＯＳＦＥＴの平面図、第９図は本
発明の実施例３に係るＭＯＳＦＥＴの平面図、第１０図
は第９図のＡ−Ａ線に沿う断面図、第１１図及び第１２
図は第１０図のその他の例を示す断面図、第１３図は本
発明に係る溝とゲート電極とのその他の配置例を示すΦ
面図、第１４図〜第１６図は夫々本発明の実施例４に係
るＭＯＳＦＥＴの断面図、第１７図は本発明の実施例５
に係るＭＯＳ ＦＥＴの平面図、第１８図は本発明に係
る溝のその他の形状を示す断面図、第１９図及び第２０
図は夫々本発明に係る溝のその他の配置例を示す断面図
、第２１図〜第２３図は夫々本発明において埋込みフィ
ールド絶縁膜を用いた場合の各種の溝の例を示す断面図
、第２４図（ａ）〜（Ｃ）は本発明の一実施例に係るＭ
ＯＳＦＥＴの製造方法を工程順に示す断面図、第２５図
は第２４図（ｂ）の他の例を示す断面図である。 １１・・・Ｐ型のシリコン基板、１２・・・フィールド
絶縁膜、１３．１３ａ、１３ｂ、１３ｃ、１３ｄ。 １３ｅ１１３ｆ、１３ｏ、１３ｈ、１３ｉ、１３ｊ１２
１．２２・・・溝、１４・・・Ｎ“型のソース領域、１
５・・・Ｎ＋型のドレイン領域、１６・・・ゲート絶縁
膜、１７．１７ａ・・・ゲート電極、２４・・・層間絶
縁膜、２５・・・コンタクトホール、２６・・・Ａβ配
線。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第４図 −９峨 第１０図 第１１図 第１４図 第１５図
Claims (3)
- （１）表面にフィールド絶縁膜を有する半導体基板と、
前記フィールド絶縁膜で囲まれた前記基板の島領域に設
けられた溝と、この溝の内面にゲート絶縁膜を介して設
けられたゲート電極と、少なくとも一部が前記溝の内面
に設けられたソース・ドレイン領域とを具備することを
特徴とする半導体装置。 - （２）表面にフィールド絶縁膜を有する半導体基板と、
前記フィールド絶縁膜で囲まれた前記基板の島領域に設
けられた溝と、この溝の内面に設けられたゲート電極と
、少なくとも一部が前記溝の内面に設けられたソース・
ドレイン領域とを具備することを特徴とする半導体装置
。 - （３）半導体基板の表面にフィールド絶縁膜を形成する
工程と、このフィールド絶縁膜で囲まれた前記基板の島
領域に溝を形成する工程と、この溝の内面にゲート絶縁
膜を介してゲート電極を形成する工程と、このゲート電
極をマスクとして前記島領域に不純物を導入し、前記溝
の内面にソース・ドレイン領域を形成する工程とを具備
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26695985A JPS62126675A (ja) | 1985-11-27 | 1985-11-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26695985A JPS62126675A (ja) | 1985-11-27 | 1985-11-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62126675A true JPS62126675A (ja) | 1987-06-08 |
Family
ID=17438071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26695985A Pending JPS62126675A (ja) | 1985-11-27 | 1985-11-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126675A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0388564A2 (en) * | 1988-02-11 | 1990-09-26 | STMicroelectronics, Inc. | Method for forming a non-planar structure on the surface of a semiconductor substrate |
| WO1992005584A1 (de) * | 1990-09-13 | 1992-04-02 | Siemens Aktiengesellschaft | Hochintegrierbare schaltungsstruktur und herstellungsverfahren dafür |
| US5281547A (en) * | 1989-05-12 | 1994-01-25 | Oki Electric Industry Co., Ltd. | Method for manufacturing a field effect transistor |
| JP2006253559A (ja) * | 2005-03-14 | 2006-09-21 | Nichia Chem Ind Ltd | 電界効果トランジスタ及びその製造方法 |
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| JP2008192985A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
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| US8476701B2 (en) | 2010-05-19 | 2013-07-02 | Renesas Electronics Corporation | Semiconductor device with gate electrode including a concave portion |
| JP2015050336A (ja) * | 2013-09-02 | 2015-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (3)
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| JPS5724565A (en) * | 1980-07-22 | 1982-02-09 | Seiko Instr & Electronics Ltd | Semiconductor circuit element |
-
1985
- 1985-11-27 JP JP26695985A patent/JPS62126675A/ja active Pending
Patent Citations (3)
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| JP2011138947A (ja) * | 2009-12-28 | 2011-07-14 | Sony Corp | 半導体装置、および、その製造方法 |
| US9548360B2 (en) | 2009-12-28 | 2017-01-17 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US9748384B2 (en) | 2009-12-28 | 2017-08-29 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US9991383B2 (en) | 2009-12-28 | 2018-06-05 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US10727335B2 (en) | 2009-12-28 | 2020-07-28 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US11043590B2 (en) | 2009-12-28 | 2021-06-22 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US8476701B2 (en) | 2010-05-19 | 2013-07-02 | Renesas Electronics Corporation | Semiconductor device with gate electrode including a concave portion |
| US8871592B2 (en) | 2010-05-19 | 2014-10-28 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device including concave portion |
| JP2015050336A (ja) * | 2013-09-02 | 2015-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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