JPH0714916A - Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法 - Google Patents
Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法Info
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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Abstract
(57)【要約】
【目的】ＭＯＳ電界効果トランジスタにおける逆狭チャ
ネル効果が緩和されるトレンチ分離構造を提供する。 【構成】チャネル領域１１０とＮ+ 型ソース・ドレイン
領域１０９とからなるＭＯＳ電界効果トランジスタの活
性領域とトレンチ１０６との間には所定幅の領域が設け
られ、この所定幅の領域上にはゲート酸化膜１０２ａを
介して絶縁膜スペーサ１０５ｂが設けられている。チャ
ネル領域１１０端部とトレンチ端１１１との間には、所
定幅の隔たりがある。
ネル効果が緩和されるトレンチ分離構造を提供する。 【構成】チャネル領域１１０とＮ+ 型ソース・ドレイン
領域１０９とからなるＭＯＳ電界効果トランジスタの活
性領域とトレンチ１０６との間には所定幅の領域が設け
られ、この所定幅の領域上にはゲート酸化膜１０２ａを
介して絶縁膜スペーサ１０５ｂが設けられている。チャ
ネル領域１１０端部とトレンチ端１１１との間には、所
定幅の隔たりがある。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ電界効果トランジ
スタの分離構造とその製造方法に関し、特にトレンチか
らなるＭＯＳ電界効果トランジスタの分離構造とその製
造方法に関する。
スタの分離構造とその製造方法に関し、特にトレンチか
らなるＭＯＳ電界効果トランジスタの分離構造とその製
造方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳ電界効果トランジスタの分
離構造では、ＬＯＣＯＳ型の分離構造に比べて、狭い分
離領域での十分な分離特性を確保し，バーズビークによ
る活性領域（素子領域）のマスク寸法からの縮小を防ぐ
ことから、トレンチ分離構造が検討されている。このた
め、トレンチ分離構造が採用されたＭＯＳ電界効果トラ
ンジスタの分離構造では、一般的に、ＭＯＳ電界効果ト
ランジスタの（ソース・ドレイン領域とチャネル領域と
からなる）活性領域の周辺が、トレンチと直接に接触す
る構造となっている。
離構造では、ＬＯＣＯＳ型の分離構造に比べて、狭い分
離領域での十分な分離特性を確保し，バーズビークによ
る活性領域（素子領域）のマスク寸法からの縮小を防ぐ
ことから、トレンチ分離構造が検討されている。このた
め、トレンチ分離構造が採用されたＭＯＳ電界効果トラ
ンジスタの分離構造では、一般的に、ＭＯＳ電界効果ト
ランジスタの（ソース・ドレイン領域とチャネル領域と
からなる）活性領域の周辺が、トレンチと直接に接触す
る構造となっている。
【０００３】ＭＯＳ電界効果トランジスタを含んだ半導
体装置の断面図である図５を参照すると、従来のＭＯＳ
電界効果トランジスタのトレンチ分離構造の１つの例
は、Ｎチャネル型のＭＯＳ電界効果トランジスタにおけ
るトレンチ分離構造の例であり、以下のようになってい
る。
体装置の断面図である図５を参照すると、従来のＭＯＳ
電界効果トランジスタのトレンチ分離構造の１つの例
は、Ｎチャネル型のＭＯＳ電界効果トランジスタにおけ
るトレンチ分離構造の例であり、以下のようになってい
る。
【０００４】Ｐ型シリコン基板２０１の表面に設けられ
たトレンチ２０６を介してＰ型シリコン基板２０１の表
面に設けられた複数のＭＯＳ電界効果トランジスタは、
このトレンチ２０６とこれを埋設する（埋設用の絶縁膜
である）埋め込み酸化膜２０７とにより、それぞれ素子
分離される。それぞれのＭＯＳ電界効果トランジスタ
は、Ｎ+ 型ソース・ドレイン領域（図示せず）およびチ
ャネル領域２１０からなる活性領域と，ゲート絶縁膜で
あるゲート酸化膜２０２と，例えばＮ+ 型多結晶シリコ
ン膜からなるゲート電極２０３とから構成されている。
なお、これらのゲート電極２０３は、その上面におい
て、例えば高融点金属シリサイド膜からなるゲート配線
２０８に接続されている。上記トレンチ２０６はそれぞ
れのＭＯＳ電界効果トランジスタの活性領域を直接に接
して取り囲む位置に設けられおり、チャネル領域２１０
端部におけるゲート電極２０３の側面がトレンチ２０６
のなす側壁部と概略一致している。このため、このトレ
ンチ２０６のトレンチ端２１１は、活性領域，特にチャ
ネル領域２１０の端部に形成されることになる。このト
レンチ２０６を埋設する埋み酸化膜２０７の上面は、ゲ
ート電極２０３の上面より多少低い位置にある。
たトレンチ２０６を介してＰ型シリコン基板２０１の表
面に設けられた複数のＭＯＳ電界効果トランジスタは、
このトレンチ２０６とこれを埋設する（埋設用の絶縁膜
である）埋め込み酸化膜２０７とにより、それぞれ素子
分離される。それぞれのＭＯＳ電界効果トランジスタ
は、Ｎ+ 型ソース・ドレイン領域（図示せず）およびチ
ャネル領域２１０からなる活性領域と，ゲート絶縁膜で
あるゲート酸化膜２０２と，例えばＮ+ 型多結晶シリコ
ン膜からなるゲート電極２０３とから構成されている。
なお、これらのゲート電極２０３は、その上面におい
て、例えば高融点金属シリサイド膜からなるゲート配線
２０８に接続されている。上記トレンチ２０６はそれぞ
れのＭＯＳ電界効果トランジスタの活性領域を直接に接
して取り囲む位置に設けられおり、チャネル領域２１０
端部におけるゲート電極２０３の側面がトレンチ２０６
のなす側壁部と概略一致している。このため、このトレ
ンチ２０６のトレンチ端２１１は、活性領域，特にチャ
ネル領域２１０の端部に形成されることになる。このト
レンチ２０６を埋設する埋み酸化膜２０７の上面は、ゲ
ート電極２０３の上面より多少低い位置にある。
【０００５】上記ＭＯＳ電界効果トランジスタを含めて
上記トレンチ分離構造は、次のように形成される。
上記トレンチ分離構造は、次のように形成される。
【０００６】まず、Ｐ型シリコン基板２０１の表面に、
熱酸化によりゲート酸化膜２０２が形成され、ＣＶＤ法
等により全面にＮ+ 型多結晶シリコン膜が形成され、さ
らに熱酸化によりこのＮ+ 型多結晶シリコン膜を覆うマ
スク酸化膜（図示せず）が形成される。次に、公知のリ
ソグラフィおよびエッチング技術により上記マスク酸化
膜，Ｎ+ 型多結晶シリコン膜，ゲート酸化膜２０２およ
びシリコン基板２０１が順次エッチングされる。これに
より、活性領域が形成される領域上にのみ上記マスク酸
化膜とＮ+ 型多結晶シリコン膜とゲート酸化膜２０２と
が残置され、シリコン基板２０１の表面には活性領域が
形成される領域に自己整合的にトレンチ２０６が形成さ
れる。次に、全面に所定膜厚の埋設用のシリコン酸化膜
が形成される。上記マスク酸化膜の膜厚は、この埋設用
のシリコン酸化膜に比べて薄く設定されている。続い
て、Ｎ+ 型多結晶シリコン膜の上面が完全に露出するま
でシリコン酸化膜のエッチバックが行なわれ、（埋設用
のシリコン酸化膜からなる）埋め込み酸化膜２０７によ
りトレンチ２０６が埋め込まれる。
熱酸化によりゲート酸化膜２０２が形成され、ＣＶＤ法
等により全面にＮ+ 型多結晶シリコン膜が形成され、さ
らに熱酸化によりこのＮ+ 型多結晶シリコン膜を覆うマ
スク酸化膜（図示せず）が形成される。次に、公知のリ
ソグラフィおよびエッチング技術により上記マスク酸化
膜，Ｎ+ 型多結晶シリコン膜，ゲート酸化膜２０２およ
びシリコン基板２０１が順次エッチングされる。これに
より、活性領域が形成される領域上にのみ上記マスク酸
化膜とＮ+ 型多結晶シリコン膜とゲート酸化膜２０２と
が残置され、シリコン基板２０１の表面には活性領域が
形成される領域に自己整合的にトレンチ２０６が形成さ
れる。次に、全面に所定膜厚の埋設用のシリコン酸化膜
が形成される。上記マスク酸化膜の膜厚は、この埋設用
のシリコン酸化膜に比べて薄く設定されている。続い
て、Ｎ+ 型多結晶シリコン膜の上面が完全に露出するま
でシリコン酸化膜のエッチバックが行なわれ、（埋設用
のシリコン酸化膜からなる）埋め込み酸化膜２０７によ
りトレンチ２０６が埋め込まれる。
【０００７】次に、スパッタ法により全面に高融点金属
シリサイド膜が形成される。この高融点金属シリサイド
膜が公知のリソグラフィおよびエッチング技術によりパ
ターニングされ、ゲート配線２０８が形成される。さら
に、このゲート配線２０８をマスクにして、Ｎ+ 型多結
晶シリコン膜がエッチングされ、ゲート電極２０３が形
成される。続いて、ゲート配線２０８，ゲート電極２０
３および埋設用のシリコン酸化膜２０７をマスクにした
イオン注入により、シリコン基板２０１の表面にＮ+ 型
ソース・ドレイン領域が形成され、図５に示した構造を
得る。
シリサイド膜が形成される。この高融点金属シリサイド
膜が公知のリソグラフィおよびエッチング技術によりパ
ターニングされ、ゲート配線２０８が形成される。さら
に、このゲート配線２０８をマスクにして、Ｎ+ 型多結
晶シリコン膜がエッチングされ、ゲート電極２０３が形
成される。続いて、ゲート配線２０８，ゲート電極２０
３および埋設用のシリコン酸化膜２０７をマスクにした
イオン注入により、シリコン基板２０１の表面にＮ+ 型
ソース・ドレイン領域が形成され、図５に示した構造を
得る。
【０００８】
【発明が解決しようとする課題】しかしながら、図５に
示したような（ＭＯＳ電界効果トランジスタの活性領域
の周辺とトレンチとが直接に接触する）分離構造では、
ゲート配線２０８を介してゲート電極２０３に電圧を加
えた場合、トレンチ端２１１において発生する電界は、
ゲート酸化膜２０２を介してこのゲート電極２０３によ
り発生するものに、埋設用のシリコン酸化膜２０７を介
してゲート配線２０８により発生するものが加わる。こ
の結果、トレンチ端２１１では電界集中が起り、トレン
チ端２１１近傍のチャネル領域２１０では中央部のチャ
ネル領域２１０に比べて反転しやすくなり、ＬＯＣＯＳ
型の分離構造を有するＭＯＳ電界効果トランジスタとは
逆に、チャネル幅が狭くなるに従って閾値電圧が低下す
るいわゆる逆狭チャネル効果を引き起すという問題があ
る。
示したような（ＭＯＳ電界効果トランジスタの活性領域
の周辺とトレンチとが直接に接触する）分離構造では、
ゲート配線２０８を介してゲート電極２０３に電圧を加
えた場合、トレンチ端２１１において発生する電界は、
ゲート酸化膜２０２を介してこのゲート電極２０３によ
り発生するものに、埋設用のシリコン酸化膜２０７を介
してゲート配線２０８により発生するものが加わる。こ
の結果、トレンチ端２１１では電界集中が起り、トレン
チ端２１１近傍のチャネル領域２１０では中央部のチャ
ネル領域２１０に比べて反転しやすくなり、ＬＯＣＯＳ
型の分離構造を有するＭＯＳ電界効果トランジスタとは
逆に、チャネル幅が狭くなるに従って閾値電圧が低下す
るいわゆる逆狭チャネル効果を引き起すという問題があ
る。
【０００９】
【課題を解決するための手段】チャネル領域と逆導電型
のソース・ドレイン領域とゲート絶縁膜とゲート電極と
を有して一導電型シリコン基板表面に設けらた複数のＭ
ＯＳ電界効果トランジスタがこのシリコン基板表面に設
けられたトレンチにより分離される分離構造において、
本発明のＭＯＳ電界効果トランジスタの分離構造の第１
の態様は、トレンチがチャネル領域およびソース・ドレ
イン領域からなる活性領域から所定幅の領域をへだてた
位置のシリコン基板表面に設けられていることと、上記
チャネル領域と上記所定幅の領域との境界の上記ゲート
電極の側面およびこの所定幅の領域の表面が絶縁膜スペ
ーサにより覆われ、埋設用の絶縁膜により上記トレンチ
が埋設されてこの絶縁膜スペーサの側面が覆われている
こととを特徴とする。
のソース・ドレイン領域とゲート絶縁膜とゲート電極と
を有して一導電型シリコン基板表面に設けらた複数のＭ
ＯＳ電界効果トランジスタがこのシリコン基板表面に設
けられたトレンチにより分離される分離構造において、
本発明のＭＯＳ電界効果トランジスタの分離構造の第１
の態様は、トレンチがチャネル領域およびソース・ドレ
イン領域からなる活性領域から所定幅の領域をへだてた
位置のシリコン基板表面に設けられていることと、上記
チャネル領域と上記所定幅の領域との境界の上記ゲート
電極の側面およびこの所定幅の領域の表面が絶縁膜スペ
ーサにより覆われ、埋設用の絶縁膜により上記トレンチ
が埋設されてこの絶縁膜スペーサの側面が覆われている
こととを特徴とする。
【００１０】また、本発明のＭＯＳ電界効果トランジス
タの分離構造の第２の態様は、トレンチがチャネル領域
およびソース・ドレイン領域からなる活性領域から所定
幅の領域をへだてた位置のシリコン基板表面に設けられ
ていることと、一導電型のチャネルストッパー領域が上
記トレンチ並びに上記所定幅の領域の上記シリコン基板
表面に設けられ、上記トレンチが埋設される姿態を有し
て上記チャネル領域と上記所定幅の領域との境界の上記
ゲート電極の側面および上記チャネルストッパー領域の
表面が絶縁膜により覆われていることとを特徴とする。
タの分離構造の第２の態様は、トレンチがチャネル領域
およびソース・ドレイン領域からなる活性領域から所定
幅の領域をへだてた位置のシリコン基板表面に設けられ
ていることと、一導電型のチャネルストッパー領域が上
記トレンチ並びに上記所定幅の領域の上記シリコン基板
表面に設けられ、上記トレンチが埋設される姿態を有し
て上記チャネル領域と上記所定幅の領域との境界の上記
ゲート電極の側面および上記チャネルストッパー領域の
表面が絶縁膜により覆われていることとを特徴とする。
【００１１】本発明のＭＯＳ電界効果トランジスタの分
離構造の製造方法の第１の態様は、一導電型シリコン基
板の表面上にゲート絶縁膜，第１の導電体膜を順次形成
し、この第１の導電体膜を覆うマスク酸化膜を形成する
工程と、ＭＯＳ電界効果トランジスタのソース・ドレイ
ン領域およびチャネル領域となる活性領域が形成される
領域の上部以外の上記マスク酸化膜および上記第１の導
電体膜を順次エッチングし、この活性領域が形成される
領域上のこの第１の導電体膜およびこのマスク酸化膜を
残置する工程と、全面に第１の絶縁膜を形成し、この第
１の絶縁膜および上記ゲート絶縁膜をエッチバックして
上記第１の導電体膜および上記マスク酸化膜の側面にこ
の第１の絶縁膜からなる絶縁膜スペーサを形成する工程
と、上記マスク酸化膜および上記絶縁膜スペーサをマス
クにして上記シリコン基板をエッチングし、このシリコ
ン基板の表面にトレンチを形成する工程と、全面に埋設
用の絶縁膜を形成し、上記第１の導電体膜の上面が露出
するまでこの埋設用の絶縁膜と上記マクク酸化膜および
上記絶縁膜スペーサとをエッチングする工程と、全面に
第２の導電体膜を形成し、この第２の導電体膜をパター
ニングして少なくとも上記チャネル領域となる領域上に
この第２の導電体膜からなるゲート配線を形成し、この
ゲート配線をマスクにして上記第１の導電体膜をエッチ
ングしてこの第１の導電体膜からなるゲート電極を形成
し、このゲート配線およびこのゲート電極と上記絶縁膜
スペーサおよび上記埋設用の絶縁膜とをマスクにしたイ
オン注入により上記シリコン基板表面に逆導電型のソー
ス・ドレイン領域を形成する工程とを有する。
離構造の製造方法の第１の態様は、一導電型シリコン基
板の表面上にゲート絶縁膜，第１の導電体膜を順次形成
し、この第１の導電体膜を覆うマスク酸化膜を形成する
工程と、ＭＯＳ電界効果トランジスタのソース・ドレイ
ン領域およびチャネル領域となる活性領域が形成される
領域の上部以外の上記マスク酸化膜および上記第１の導
電体膜を順次エッチングし、この活性領域が形成される
領域上のこの第１の導電体膜およびこのマスク酸化膜を
残置する工程と、全面に第１の絶縁膜を形成し、この第
１の絶縁膜および上記ゲート絶縁膜をエッチバックして
上記第１の導電体膜および上記マスク酸化膜の側面にこ
の第１の絶縁膜からなる絶縁膜スペーサを形成する工程
と、上記マスク酸化膜および上記絶縁膜スペーサをマス
クにして上記シリコン基板をエッチングし、このシリコ
ン基板の表面にトレンチを形成する工程と、全面に埋設
用の絶縁膜を形成し、上記第１の導電体膜の上面が露出
するまでこの埋設用の絶縁膜と上記マクク酸化膜および
上記絶縁膜スペーサとをエッチングする工程と、全面に
第２の導電体膜を形成し、この第２の導電体膜をパター
ニングして少なくとも上記チャネル領域となる領域上に
この第２の導電体膜からなるゲート配線を形成し、この
ゲート配線をマスクにして上記第１の導電体膜をエッチ
ングしてこの第１の導電体膜からなるゲート電極を形成
し、このゲート配線およびこのゲート電極と上記絶縁膜
スペーサおよび上記埋設用の絶縁膜とをマスクにしたイ
オン注入により上記シリコン基板表面に逆導電型のソー
ス・ドレイン領域を形成する工程とを有する。
【００１２】また、本発明のＭＯＳ電界効果トランジス
タの分離構造の製造方法の第２の態様は、一導電型シリ
コン基板の表面上にゲート絶縁膜，第１の導電体膜を順
次形成し、この第１の導電体膜を覆うマスク酸化膜を形
成する工程と、ＭＯＳ電界効果トランジスタのソース・
ドレイン領域およびチャネル領域となる活性領域が形成
される領域の上部以外の上記マスク酸化膜および上記第
１の導電体膜を順次エッチングし、この活性領域が形成
される領域上のこの第１の導電体膜およびこのマスク酸
化膜を残置する工程と、全面に第１の絶縁膜を形成し、
この第１の絶縁膜および上記ゲート絶縁膜をエッチバッ
クして上記第１の導電体膜および上記マスク酸化膜の側
面にこの第１の絶縁膜からなる絶縁膜スペーサを形成す
る工程と、上記マスク酸化膜および上記絶縁膜スペーサ
をマスクにして上記シリコン基板をエッチングし、この
シリコン基板の表面にトレンチを形成する工程と、上記
マスク酸化膜，上記絶縁膜スペーサ，およびこの上記絶
縁膜スペーサ直下の上記ゲート絶縁膜をエッチング除去
し、上記第１の導電体膜をマスクにしたイオン注入によ
り上記トレンチを含めた上記シリコン基板の露出表面に
一導電型のチャネルストッパー領域を形成する工程と、
全面に第２の絶縁膜を形成し、上記第１の導電体膜の上
面が露出するまでこの第２の絶縁膜をエッチングする工
程と、全面に第２の導電体膜を形成し、この第２の導電
体膜をパターニングして少なくとも上記チャネル領域と
なる領域上にこの第２の導電体膜からなるゲート配線を
形成し、このゲート配線をマスクにして上記第１の導電
体膜をエッチングしてこの第１の導電体膜からなるゲー
ト電極を形成し、このゲート配線およびこのゲート電極
と上記第２の絶縁膜とをマスクにしたイオン注入により
上記シリコン基板表面に逆導電型のソース・ドレイン領
域を形成する工程とを有する。
タの分離構造の製造方法の第２の態様は、一導電型シリ
コン基板の表面上にゲート絶縁膜，第１の導電体膜を順
次形成し、この第１の導電体膜を覆うマスク酸化膜を形
成する工程と、ＭＯＳ電界効果トランジスタのソース・
ドレイン領域およびチャネル領域となる活性領域が形成
される領域の上部以外の上記マスク酸化膜および上記第
１の導電体膜を順次エッチングし、この活性領域が形成
される領域上のこの第１の導電体膜およびこのマスク酸
化膜を残置する工程と、全面に第１の絶縁膜を形成し、
この第１の絶縁膜および上記ゲート絶縁膜をエッチバッ
クして上記第１の導電体膜および上記マスク酸化膜の側
面にこの第１の絶縁膜からなる絶縁膜スペーサを形成す
る工程と、上記マスク酸化膜および上記絶縁膜スペーサ
をマスクにして上記シリコン基板をエッチングし、この
シリコン基板の表面にトレンチを形成する工程と、上記
マスク酸化膜，上記絶縁膜スペーサ，およびこの上記絶
縁膜スペーサ直下の上記ゲート絶縁膜をエッチング除去
し、上記第１の導電体膜をマスクにしたイオン注入によ
り上記トレンチを含めた上記シリコン基板の露出表面に
一導電型のチャネルストッパー領域を形成する工程と、
全面に第２の絶縁膜を形成し、上記第１の導電体膜の上
面が露出するまでこの第２の絶縁膜をエッチングする工
程と、全面に第２の導電体膜を形成し、この第２の導電
体膜をパターニングして少なくとも上記チャネル領域と
なる領域上にこの第２の導電体膜からなるゲート配線を
形成し、このゲート配線をマスクにして上記第１の導電
体膜をエッチングしてこの第１の導電体膜からなるゲー
ト電極を形成し、このゲート配線およびこのゲート電極
と上記第２の絶縁膜とをマスクにしたイオン注入により
上記シリコン基板表面に逆導電型のソース・ドレイン領
域を形成する工程とを有する。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】ＭＯＳ電界効果トランジスタを含んだ半導
体装置の平面図である図１（ａ），図１（ａ）のＡＡ線
での断面図である図１（ｂ）および図１（ａ）でのＢＢ
線での断面図である図１（ｃ）を参照すると、本発明の
第１の実施例はＮチャネル型のＭＯＳ電界効果トランジ
スタにおけるトレンチ分離構造であり、本実施例のＭＯ
Ｓ電界効果トランジスタおよびトレンチ分離構造は以下
のように構成されている。
体装置の平面図である図１（ａ），図１（ａ）のＡＡ線
での断面図である図１（ｂ）および図１（ａ）でのＢＢ
線での断面図である図１（ｃ）を参照すると、本発明の
第１の実施例はＮチャネル型のＭＯＳ電界効果トランジ
スタにおけるトレンチ分離構造であり、本実施例のＭＯ
Ｓ電界効果トランジスタおよびトレンチ分離構造は以下
のように構成されている。
【００１５】Ｐ型シリコン基板１０１表面には、複数の
ＭＯＳ電界効果トランジスタが設けられている。それぞ
れのＭＯＳ電界効果トランジスタは、Ｎ+ 型ソース・ド
レイン領域１０９およびチャネル領域１１０からなる活
性領域と，ゲート絶縁膜であるゲート酸化膜１０２ａ
と，第１の導電体膜である例えばＮ+ 型多結晶シリコン
膜からなるゲート電極１０３ａとから構成されている。
なお、これらのゲート電極１０３ａは、その上面におい
て、第２の導電体膜である例えば高融点金属シリサイド
膜からなるゲート配線１０８に接続されている。
ＭＯＳ電界効果トランジスタが設けられている。それぞ
れのＭＯＳ電界効果トランジスタは、Ｎ+ 型ソース・ド
レイン領域１０９およびチャネル領域１１０からなる活
性領域と，ゲート絶縁膜であるゲート酸化膜１０２ａ
と，第１の導電体膜である例えばＮ+ 型多結晶シリコン
膜からなるゲート電極１０３ａとから構成されている。
なお、これらのゲート電極１０３ａは、その上面におい
て、第２の導電体膜である例えば高融点金属シリサイド
膜からなるゲート配線１０８に接続されている。
【００１６】それぞれの活性領域は所定幅の領域により
取り囲まれ、それぞれの所定幅の領域上にはゲート酸化
膜１０２ａを介して絶縁膜スペーサ１０５ｂが設けられ
ている。チャネル領域１１０端部におけるゲート電極１
０３ａの側面はこの絶縁膜スペーサ１０５ｂにより覆わ
れている。Ｐ型シリコン基板１０１の表面には、これら
の絶縁膜スペーサ１０５ｂに自己整合的に、トレンチ１
０６が設けられている。対向する２つの絶縁膜スペーサ
１０５ｂの空隙を含めて、このトレンチ１０６は、埋設
用の絶縁膜である埋め込み酸化膜１０７ａにより埋め込
まれている。これらの絶縁膜スペーサ１０５ｂの上面と
この埋め込み酸化膜１０７ａの上面とは概略一致し、埋
め込み酸化膜１０７ａの上面はゲート電極１０３ａの上
面より多少低い位置にある。上記複数のＭＯＳ電界効果
トランジスタは、これらの所定幅の領域とこのトレンチ
１０６とにより位置的に分断され、これらの絶縁膜スペ
ーサ１０５ｂとこのトレンチ１０６とこの埋め込み酸化
膜１０７ａとによりそれぞれ素子分離される。
取り囲まれ、それぞれの所定幅の領域上にはゲート酸化
膜１０２ａを介して絶縁膜スペーサ１０５ｂが設けられ
ている。チャネル領域１１０端部におけるゲート電極１
０３ａの側面はこの絶縁膜スペーサ１０５ｂにより覆わ
れている。Ｐ型シリコン基板１０１の表面には、これら
の絶縁膜スペーサ１０５ｂに自己整合的に、トレンチ１
０６が設けられている。対向する２つの絶縁膜スペーサ
１０５ｂの空隙を含めて、このトレンチ１０６は、埋設
用の絶縁膜である埋め込み酸化膜１０７ａにより埋め込
まれている。これらの絶縁膜スペーサ１０５ｂの上面と
この埋め込み酸化膜１０７ａの上面とは概略一致し、埋
め込み酸化膜１０７ａの上面はゲート電極１０３ａの上
面より多少低い位置にある。上記複数のＭＯＳ電界効果
トランジスタは、これらの所定幅の領域とこのトレンチ
１０６とにより位置的に分断され、これらの絶縁膜スペ
ーサ１０５ｂとこのトレンチ１０６とこの埋め込み酸化
膜１０７ａとによりそれぞれ素子分離される。
【００１７】上記第１の実施例では、トレンチ１０６と
活性領域とは直接に接触しないため、トレンチ端１１１
はチャネル領域１１０（およびＮ+ 型ソース・ドレイン
領域１０９）から離れた位置にある。このため、ゲート
配線１０８による電界はトレンチ１０６とチャネル領域
１１０との間の所定幅の領域に概略一様に誘起され、従
来構造のようなチャネル領域端部での電界集中は抑制さ
れ、逆狭チャネル効果が緩和される。
活性領域とは直接に接触しないため、トレンチ端１１１
はチャネル領域１１０（およびＮ+ 型ソース・ドレイン
領域１０９）から離れた位置にある。このため、ゲート
配線１０８による電界はトレンチ１０６とチャネル領域
１１０との間の所定幅の領域に概略一様に誘起され、従
来構造のようなチャネル領域端部での電界集中は抑制さ
れ、逆狭チャネル効果が緩和される。
【００１８】分離構造を含んだＭＯＳ電界効果トランジ
スタの製造工程の断面図である図２を参照すると、上記
第１の実施例は、以下のように形成される。
スタの製造工程の断面図である図２を参照すると、上記
第１の実施例は、以下のように形成される。
【００１９】まず、Ｐ型シリコン基板１０１の表面に、
熱酸化法によりゲート酸化膜１０２が形成され、ＣＶＤ
法等により全面にＮ+ 型多結晶シリコン膜が形成され、
さらに熱酸化法，もしくはＣＶＤ法によりこのＮ+ 型多
結晶シリコン膜を覆う所望の膜厚のマスク酸化膜が形成
される。公知のリソグラフィおよびエッチング技術によ
り上記マスク酸化膜とＮ+ 型多結晶シリコン膜とが順次
エッチングされる。これにより、活性領域が形成される
領域上にのみマスク酸化膜１０４とＮ+ 型多結晶シリコ
ン膜１０３とが残置される〔図２（ａ）〕。
熱酸化法によりゲート酸化膜１０２が形成され、ＣＶＤ
法等により全面にＮ+ 型多結晶シリコン膜が形成され、
さらに熱酸化法，もしくはＣＶＤ法によりこのＮ+ 型多
結晶シリコン膜を覆う所望の膜厚のマスク酸化膜が形成
される。公知のリソグラフィおよびエッチング技術によ
り上記マスク酸化膜とＮ+ 型多結晶シリコン膜とが順次
エッチングされる。これにより、活性領域が形成される
領域上にのみマスク酸化膜１０４とＮ+ 型多結晶シリコ
ン膜１０３とが残置される〔図２（ａ）〕。
【００２０】次に、ＣＶＤ法により、全面に第１の絶縁
膜である所定膜厚の絶縁膜１０５が形成される〔図２
（ｂ）〕。続いて、この絶縁膜１０５（およびゲート酸
化膜１０２）がエッチバックされ、Ｎ+ 型多結晶シリコ
ン膜１０３の側壁を覆う絶縁膜スペーサ１０５ａ（およ
びゲート酸化膜１０２ａ）が形成される。この絶縁膜ス
ペーサ１０５ａは、ゲート酸化膜１０２ａを介して、シ
リコン基板１０１の表面の所定幅の領域上に形成される
ことになる。すなわち、この所定幅は、絶縁膜１０５の
膜厚に等しい。このエッチバックにより、マスク酸化膜
１０４の膜厚が薄くなり、これはマスク酸化膜１０４ａ
となる〔図２（ｃ）〕。
膜である所定膜厚の絶縁膜１０５が形成される〔図２
（ｂ）〕。続いて、この絶縁膜１０５（およびゲート酸
化膜１０２）がエッチバックされ、Ｎ+ 型多結晶シリコ
ン膜１０３の側壁を覆う絶縁膜スペーサ１０５ａ（およ
びゲート酸化膜１０２ａ）が形成される。この絶縁膜ス
ペーサ１０５ａは、ゲート酸化膜１０２ａを介して、シ
リコン基板１０１の表面の所定幅の領域上に形成される
ことになる。すなわち、この所定幅は、絶縁膜１０５の
膜厚に等しい。このエッチバックにより、マスク酸化膜
１０４の膜厚が薄くなり、これはマスク酸化膜１０４ａ
となる〔図２（ｃ）〕。
【００２１】次に、マスク酸化膜１０４ａと絶縁膜スペ
ーサ１０５ａとをマスクにした公知の異方性エッチング
が行なわれ、それぞれ２つの所定幅の領域に挟まれたシ
リコン基板１０１の表面にトレンチ１０６が形成される
〔図１（ｄ）〕。
ーサ１０５ａとをマスクにした公知の異方性エッチング
が行なわれ、それぞれ２つの所定幅の領域に挟まれたシ
リコン基板１０１の表面にトレンチ１０６が形成される
〔図１（ｄ）〕。
【００２２】次に、ＣＶＤ法により、全面に埋設用の絶
縁膜であるシリコン酸化膜が形成される。続いて、Ｎ+
型多結晶シリコン膜１０３ａの上面が完全に露出するま
でこのシリコン酸化膜とマスク酸化膜１０４ａ（および
絶縁膜スペーサ１０５ａ）とのエッチバックが行なわれ
る。これにより、絶縁膜スペーサ１０５ａは絶縁膜スペ
ーサ１０５ｂとなり、対向する２つの絶縁膜スペーサ１
０５ｂの空隙を含めてトレンチ１０６が上記シリコン酸
化膜からなる埋め込み酸化膜１０７ａにより埋め込まれ
る〔図２（ｅ）〕。
縁膜であるシリコン酸化膜が形成される。続いて、Ｎ+
型多結晶シリコン膜１０３ａの上面が完全に露出するま
でこのシリコン酸化膜とマスク酸化膜１０４ａ（および
絶縁膜スペーサ１０５ａ）とのエッチバックが行なわれ
る。これにより、絶縁膜スペーサ１０５ａは絶縁膜スペ
ーサ１０５ｂとなり、対向する２つの絶縁膜スペーサ１
０５ｂの空隙を含めてトレンチ１０６が上記シリコン酸
化膜からなる埋め込み酸化膜１０７ａにより埋め込まれ
る〔図２（ｅ）〕。
【００２３】次に、スパッタ法により全面に高融点金属
シリサイド膜が形成される。この高融点金属シリサイド
膜が公知のリソグラフィおよびエッチング技術によりパ
ターニングされ、ゲート配線１０８が形成される。さら
に、このゲート配線１０８をマスクにして、Ｎ+ 型多結
晶シリコン膜１０３がエッチングされ、ゲート電極１０
３ａが形成される。続いて、ゲート配線１０８，ゲート
電極１０３ａ，絶縁膜スペーサ１０５ｂおよび埋め込み
酸化膜１０７ａをマスクにしたイオン注入により、シリ
コン基板１０１の表面にＮ+ 型ソース・ドレイン領域１
０９が形成され、これと同時にチャネル領域１１０も形
成される〔図２（ｆ），図１〕。
シリサイド膜が形成される。この高融点金属シリサイド
膜が公知のリソグラフィおよびエッチング技術によりパ
ターニングされ、ゲート配線１０８が形成される。さら
に、このゲート配線１０８をマスクにして、Ｎ+ 型多結
晶シリコン膜１０３がエッチングされ、ゲート電極１０
３ａが形成される。続いて、ゲート配線１０８，ゲート
電極１０３ａ，絶縁膜スペーサ１０５ｂおよび埋め込み
酸化膜１０７ａをマスクにしたイオン注入により、シリ
コン基板１０１の表面にＮ+ 型ソース・ドレイン領域１
０９が形成され、これと同時にチャネル領域１１０も形
成される〔図２（ｆ），図１〕。
【００２４】ＭＯＳ電界効果トランジスタを含んだ半導
体装置の平面図である図３（ａ），図３（ａ）のＡＡ線
での断面図である図３（ｂ）および図３（ａ）でのＢＢ
線での断面図である図３（ｃ）を参照すると、本発明の
第２の実施例もＮチャネル型のＭＯＳ電界効果トランジ
スタにおけるトレンチ分離構造であり、本実施例と上記
第１の実施例との構造上の相違点は、以下のとうりであ
る。
体装置の平面図である図３（ａ），図３（ａ）のＡＡ線
での断面図である図３（ｂ）および図３（ａ）でのＢＢ
線での断面図である図３（ｃ）を参照すると、本発明の
第２の実施例もＮチャネル型のＭＯＳ電界効果トランジ
スタにおけるトレンチ分離構造であり、本実施例と上記
第１の実施例との構造上の相違点は、以下のとうりであ
る。
【００２５】ゲート酸化膜１０２ｂは、ゲート電極１０
３ａの直下にのみ設けられている。トレンチ１０６とこ
れを挟むそれぞれの所定幅の領域とからなるシリコン基
板１０１の表面には、Ｐ+ 型チャネルストッパー領域１
２１が設けられている。このＰ+ 型チャネルストッパー
領域１２１の表面は、埋設用の絶縁膜である埋め込み酸
化膜１０７ｂにより覆われている。この埋め込み酸化膜
１０７ｂは、トレンチ１０６を埋め込み、チャネル領域
１１０端部におけるゲート電極１０３ａの側壁を覆って
いる。この埋め込み酸化膜１０７ｂの上面は、ゲート電
極１０３ａの上面より多少低い位置にある。
３ａの直下にのみ設けられている。トレンチ１０６とこ
れを挟むそれぞれの所定幅の領域とからなるシリコン基
板１０１の表面には、Ｐ+ 型チャネルストッパー領域１
２１が設けられている。このＰ+ 型チャネルストッパー
領域１２１の表面は、埋設用の絶縁膜である埋め込み酸
化膜１０７ｂにより覆われている。この埋め込み酸化膜
１０７ｂは、トレンチ１０６を埋め込み、チャネル領域
１１０端部におけるゲート電極１０３ａの側壁を覆って
いる。この埋め込み酸化膜１０７ｂの上面は、ゲート電
極１０３ａの上面より多少低い位置にある。
【００２６】上記第２の実施例は、上記第１の実施例と
同様に、トレンチ１０６と活性領域とは直接に接触しな
いため、逆狭チャネル効果が緩和される。さらに本実施
例では、Ｐ+ 型チャネルストッパー領域１２１が設けら
れていることから、寄生ＭＯＳ効果も緩和される。
同様に、トレンチ１０６と活性領域とは直接に接触しな
いため、逆狭チャネル効果が緩和される。さらに本実施
例では、Ｐ+ 型チャネルストッパー領域１２１が設けら
れていることから、寄生ＭＯＳ効果も緩和される。
【００２７】なお、上記第１の実施例において、製造工
程の煩雑さを厭わなければ、Ｐ+ 型チャネルストッパー
領域を設けることも可能である。この場合、図２（ａ）
と図２（ｄ）とに示した工程の後に、それぞれイオン注
入を行なって２つのＰ+ 型チャネルストッパー領域を別
々に形成すればよい。
程の煩雑さを厭わなければ、Ｐ+ 型チャネルストッパー
領域を設けることも可能である。この場合、図２（ａ）
と図２（ｄ）とに示した工程の後に、それぞれイオン注
入を行なって２つのＰ+ 型チャネルストッパー領域を別
々に形成すればよい。
【００２８】分離構造を含んだＭＯＳ電界効果トランジ
スタの主要製造工程の断面図である図４を参照すると、
上記第２の実施例は、以下のように形成される。
スタの主要製造工程の断面図である図４を参照すると、
上記第２の実施例は、以下のように形成される。
【００２９】まず、図２（ｄ）に示した工程までは上記
第１の実施例と同様の方法により形成する。次に、マス
ク酸化膜１０４ａ，絶縁膜スペーサ１０５ａおよび絶縁
膜スペーサ１０５ａ直下のゲート酸化膜１０２ａをエッ
チング除去する。これによりゲート酸化膜１０２ａはゲ
ート酸化膜１０２ｂとなる。続いて、Ｎ+ 型多結晶シリ
コン膜１０３をマスクにした１０12ｃｍ-2〜１０13ｃｍ
-2程度のボロン等のイオン注入を行ない、Ｐ+ 型チャネ
ルストッパー領域１２１を形成する〔図４（ａ）〕。
第１の実施例と同様の方法により形成する。次に、マス
ク酸化膜１０４ａ，絶縁膜スペーサ１０５ａおよび絶縁
膜スペーサ１０５ａ直下のゲート酸化膜１０２ａをエッ
チング除去する。これによりゲート酸化膜１０２ａはゲ
ート酸化膜１０２ｂとなる。続いて、Ｎ+ 型多結晶シリ
コン膜１０３をマスクにした１０12ｃｍ-2〜１０13ｃｍ
-2程度のボロン等のイオン注入を行ない、Ｐ+ 型チャネ
ルストッパー領域１２１を形成する〔図４（ａ）〕。
【００３０】次に、ＣＶＤ法により、全面に第２の絶縁
膜である所定膜厚のシリコン酸化膜が形成される。この
シリコン酸化膜がエッチバックされ、埋め込み酸化膜１
０７ｂが形成される〔図４（ｂ）〕。なお、この埋め込
み酸化膜１０７ｂの形成は、相対的なアスペクト比が上
記第１の実施例より低くなるため、上記第１の実施例に
おける埋め込み酸化膜１０７ａの形成より容易になる。
膜である所定膜厚のシリコン酸化膜が形成される。この
シリコン酸化膜がエッチバックされ、埋め込み酸化膜１
０７ｂが形成される〔図４（ｂ）〕。なお、この埋め込
み酸化膜１０７ｂの形成は、相対的なアスペクト比が上
記第１の実施例より低くなるため、上記第１の実施例に
おける埋め込み酸化膜１０７ａの形成より容易になる。
【００３１】次に、上記第１の実施例と同様の方法によ
り、ゲート配線１０８が形成され、ゲート電極１０３
ａ，チャネル領域１１０およびＮ+ 型ソース・ドレイン
領域１０９が形成される〔図４（ｃ），図３〕。
り、ゲート配線１０８が形成され、ゲート電極１０３
ａ，チャネル領域１１０およびＮ+ 型ソース・ドレイン
領域１０９が形成される〔図４（ｃ），図３〕。
【００３２】
【発明の効果】以上説明したように本発明は、（トレン
チ分離構造の）トレンチ端がチャネル領域端部から所定
幅の隔たりを有して設けられているため、チャネル領域
端部での電界集中は抑制され、逆狭チャネル効果が緩和
される。
チ分離構造の）トレンチ端がチャネル領域端部から所定
幅の隔たりを有して設けられているため、チャネル領域
端部での電界集中は抑制され、逆狭チャネル効果が緩和
される。
【図１】本発明の第１の実施例の平面図および断面図で
ある。
ある。
【図２】上記第１の実施例の製造工程の断面図である。
【図３】本発明の第２の実施例の平面図および断面図で
ある。
ある。
【図４】上記第２の実施例の主要製造工程の断面図であ
る。
る。
【図５】トレンチ分離構造を有する従来のＭＯＳ電界効
果トランジスタの断面図である。
果トランジスタの断面図である。
１０１，２０１ Ｐ型シリコン基板 １０２，１０２ａ，１０２ｂ，２０２ ゲート酸化膜 １０３ Ｎ+ 型多結晶シリコン膜 １０３ａ，２０３ ゲート電極 １０４，１０４ａ マスク酸化間 １０５ 絶縁膜 １０５ａ，１０５ｂ 絶縁膜スペーサ １０６，２０６ トレンチ １０７ａ，１０７ｂ，２０７ 埋め込み酸化膜 １０８，２０８ ゲート配線 １０９ Ｎ+ 型ソース・ドレイン領域 １１０，２１０ チャネル領域 １１１，２１１ トレンチ端 １１２ Ｐ+ 型チャネルストッパー領域
Claims (4)
- 【請求項１】 チャネル領域と逆導電型のソース・ドレ
イン領域とゲート絶縁膜とゲート電極とを有して一導電
型シリコン基板表面に設けらた複数のＭＯＳ電界効果ト
ランジスタが、前記シリコン基板表面に設けられたトレ
ンチにより分離される分離構造において、 前記トレンチが、前記チャネル領域および前記ソース・
ドレイン領域からなる活性領域から所定幅の領域をへだ
てた位置の前記シリコン基板表面に設けられていること
と、 前記チャネル領域と前記所定幅の領域との境界の前記ゲ
ート電極の側面および該所定幅の領域の表面が絶縁膜ス
ペーサにより覆われ、埋設用の絶縁膜により前記トレン
チが埋設され，かつ該絶縁膜スペーサの側面が覆われて
いることとを併せて特徴とするＭＯＳ電界効果トランジ
スタの分離構造。 - 【請求項２】 チャネル領域と逆導電型のソース・ドレ
イン領域とゲート絶縁膜とゲート電極とを有して一導電
型シリコン基板表面に設けらた複数のＭＯＳ電界効果ト
ランジスタが、前記シリコン基板表面に設けられたトレ
ンチにより分離される分離構造において、 前記トレンチが、前記チャネル領域および前記ソース・
ドレイン領域からなる活性領域から所定幅の領域をへだ
てた位置の前記シリコン基板表面に設けられていること
と、 一導電型のチャネルストッパー領域が前記トレンチ並び
に前記所定幅の領域の前記シリコン基板表面に設けら
れ、前記トレンチが埋設される姿態を有して，前記チャ
ネル領域と前記所定幅の領域との境界の前記ゲート電極
の側面および前記チャネルストッパー領域の表面が絶縁
膜により覆われていることとを併せて特徴とするＭＯＳ
電界効果トランジスタの分離構造。 - 【請求項３】 一導電型シリコン基板の表面上にゲート
絶縁膜，第１の導電体膜を順次形成し、該第１の導電体
膜を覆うマスク酸化膜を形成する工程と、 ＭＯＳ電界効果トランジスタのソース・ドレイン領域お
よびチャネル領域となる活性領域が形成される領域の上
部以外の前記マスク酸化膜および前記第１の導電体膜を
順次エッチングし、該活性領域が形成される領域上の該
第１の導電体膜および該マスク酸化膜を残置する工程
と、 全面に第１の絶縁膜を形成し、該第１の絶縁膜および前
記ゲート絶縁膜をエッチバックして前記第１の導電体膜
および前記マスク酸化膜の側面に該第１の絶縁膜からな
る絶縁膜スペーサを形成する工程と、 前記マスク酸化膜および前記絶縁膜スペーサをマスクに
して前記シリコン基板をエッチングし、該シリコン基板
の表面にトレンチを形成する工程と、 全面に埋設用の絶縁膜を形成し、前記第１の導電体膜の
上面が露出するまで該埋設用の絶縁膜と前記マクク酸化
膜および前記絶縁膜スペーサとをエッチングする工程
と、 全面に第２の導電体膜を形成し、該第２の導電体膜をパ
ターニングして少なくとも前記チャネル領域となる領域
上に該第２の導電体膜からなるゲート配線を形成し、該
ゲート配線をマスクにして前記第１の導電体膜をエッチ
ングして該第１の導電体膜からなるゲート電極を形成
し、該ゲート配線および該ゲート電極と前記絶縁膜スペ
ーサおよび前記埋設用の絶縁膜とをマスクにしたイオン
注入により前記シリコン基板表面に逆導電型のソース・
ドレイン領域を形成する工程とを有することを特徴とす
るＭＯＳ電界効果トランジスタの分離構造の製造方法。 - 【請求項４】 一導電型シリコン基板の表面上にゲート
絶縁膜，第１の導電体膜を順次形成し、該第１の導電体
膜を覆うマスク酸化膜を形成する工程と、 ＭＯＳ電界効果トランジスタのソース・ドレイン領域お
よびチャネル領域となる活性領域が形成される領域の上
部以外の前記マスク酸化膜および前記第１の導電体膜を
順次エッチングし、該活性領域が形成される領域上の該
第１の導電体膜および該マスク酸化膜を残置する工程
と、 全面に第１の絶縁膜を形成し、該第１の絶縁膜および前
記ゲート絶縁膜をエッチバックして前記第１の導電体膜
および前記マスク酸化膜の側面に該第１の絶縁膜からな
る絶縁膜スペーサを形成する工程と、 前記マスク酸化膜および前記絶縁膜スペーサをマスクに
して前記シリコン基板をエッチングし、該シリコン基板
の表面にトレンチを形成する工程と、 前記マスク酸化膜，前記絶縁膜スペーサ，および該前記
絶縁膜スペーサ直下の前記ゲート絶縁膜をエッチング除
去し、前記第１の導電体膜をマスクにしたイオン注入に
より前記トレンチを含めた前記シリコン基板の露出表面
に一導電型のチャネルストッパー領域を形成する工程
と、 全面に第２の絶縁膜を形成し、前記第１の導電体膜の上
面が露出するまで該第２の絶縁膜をエッチングする工程
と、 全面に第２の導電体膜を形成し、該第２の導電体膜をパ
ターニングして少なくとも前記チャネル領域となる領域
上に該第２の導電体膜からなるゲート配線を形成し、該
ゲート配線をマスクにして前記第１の導電体膜をエッチ
ングして該第１の導電体膜からなるゲート電極を形成
し、該ゲート配線および該ゲート電極と前記第２の絶縁
膜とをマスクにしたイオン注入により前記シリコン基板
表面に逆導電型のソース・ドレイン領域を形成する工程
とを有することを特徴とするＭＯＳ電界効果トランジス
タの分離構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14999393A JPH0714916A (ja) | 1993-06-22 | 1993-06-22 | Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14999393A JPH0714916A (ja) | 1993-06-22 | 1993-06-22 | Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714916A true JPH0714916A (ja) | 1995-01-17 |
Family
ID=15487126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14999393A Pending JPH0714916A (ja) | 1993-06-22 | 1993-06-22 | Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法 |
Country Status (1)
| Country | Link |
|---|---|
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