JP3282597B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ゲートフィンガーが配置されて構成された電
界効果トランジスタの半導体装置に関する。

【０００２】

【従来の技術】従来、半導体装置は、例えば、ゲートフ
ィンガーを有して構成される。本発明が関するゲートフ
ィンガーは、電界効果トランジスタの入力抵抗ＲＧを低
減し、スイッチングスピードを向上することを目的に配
置されている。

【０００３】図１６は、従来のゲートフィンガー領域の
構成例を示す平面図である。また図１７は、図１６にお
けるＡ−Ａ’方向のゲートフィンガー領域の断面図を示
す。

【０００４】図１７において、従来のゲートフィンガー
領域は、半導体基板表面上にＰウェル領域ｃを形成し、
その上にロコス酸化膜ｄを形成する。その上部にポリシ
リコンｅを堆積し、リソグラフィー技術によってパター
ニングし、エッチングする。さらにその上部に層間膜ｆ
を堆積し、リソグラフィー技術によってパターニング
し、エッチングする。最後に、アルミを堆積し、リソグ
ラフィー技術によってパターニングし、エッチングし、
ゲートアルミ層ｇとソースアルミ層ｈを形成する。

【０００５】上記従来例の構造的な観点において、ゲー
トフィンガーは、チップの外周及び内部に設置されてい
る。その構造は、従来例を示す図１７のように、半導体
基板表面上に直接、熱酸化、ＣＶＤ、スパッタ等の方法
で平面的に形成し、その上部は、ゲートアルミ層ｇとソ
ースアルミ層ｈとが間隔ｋを持って配置され構成されて
いる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来例の構造では、ゲートアルミ層ｇとソースアルミ層ｈ
との間に適切な間隔ｋが必要である。このために、ゲー
トフィンガー領域自体の幅の縮小に限界がある。それ
故、有効トランジスタのセル数を増やし、オン抵抗を低
減するということに関しては、未だ十分とは言えない。
特に、トランジスタのセルサイズのシュリンクを進め、
単位面積当たりのオン抵抗の低減化を押し進めるほど、
その影響は大きくなる。

【０００７】また、ゲートフィンガー上ではソースアル
ミ層ｈは途切れている。このために、ソース電極層自体
の抵抗が高くなり、結果オン抵抗の低減に関しては十分
ではない。特に低オン抵抗化が進むほど、その影響は大
きくなる。

【０００８】本発明は、電界効果トランジスタにおい
て、ゲートフィンガーを有し、入力抵抗ＲＧを低減し、
スイッチングスピードの向上を実現すると同時に、オン
抵抗の低減化を実現した半導体装置を提供することを目
的とする。

【０００９】

【課題を解決するための手段】かかる目的を達成するた
め、請求項１記載の発明の半導体装置は、半導体基板上
に構成された溝と、この溝内に形成されたゲートフィン
ガーと、ゲートフィンガー上を被覆する層間膜と、層間
膜上部全面に形成されたソース電極層と、を有して構成
されたことを特徴としている。

【００１０】

【００１１】

【００１２】

【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体装置の実施の形態を詳細に説明する。図１か
ら図１５を参照すると、本発明の半導体装置の構成を説
明するための図が示されている。

【００１３】図１は、本発明の一実施形態としてのゲー
トフィンガー領域の平面図を示している。また図２は、
図１のＡ−Ａ’線に沿った断面図である。

【００１４】図２は、本発明によるゲートフィンガー領
域の断面図を示す。この図２に示した実施形態１を図１
７に示した従来例と比較した場合、この従来例では、ゲ
ートアルミ層ｇとソースアルミ層ｈとを同一面に形成し
ている。このため、絶縁をとるための間隔ｋと、ポリシ
リコン層とのコンタクトをとるために必要なゲートアル
ミ層の幅ｏとが必要になる。この必要性のため、幅や間
隔分を考慮したゲートフィンガー領域幅の設定が必要に
なる。

【００１５】しかし、図２に示す実施形態１では、ゲー
トフィンガー領域を半導体基板上に形成された溝内に形
成するため、従来必要だったゲートアルミ層ｇとソース
アルミ層ｈとの間隔ｋは不要になり、ゲートアルミ幅ｏ
も縮小できる。この結果、ゲートフィンガー領域の幅も
縮小できる。

【００１６】この本実施形態１によると、ゲートフィン
ガー領域を、半導体基板表面上に設けた溝内に形成し、
その上部をソース電極層で覆う。この構造では、ゲート
フィンガー領域を溝内に形成することにより、ゲートフ
ィンガー領域の幅を縮小することができ、その分有効ト
ランジスタのセル数を増やすことができる。また、ソー
スアルミ層ｈが、ゲートフィンガー領域上でも途切れる
ことなく形成されていることから、ソースアルミ層ｈ自
体の抵抗を低減できる。

【００１７】本実施形態１のゲートフィンガー領域は、
図３〜図１３に示す方法によって製造される。図３は、
Ｐウェル領域ｃの構成例を示した断面図である。Ｎ⁺ 型
半導体基板ａ上にＮ^- 型エピタキシャル層ｂを有する半
導体基板を用いる。ゲートフィンガーを埋め込むための
溝の形成は、図３に示すように、溝を中心とするように
Ｐウェル領域ｃを形成する。Ｐウェル領域ｃは、元素と
してはボロンをドーズ量１Ｅ１４ｃｍ^-2、加速電圧７０
ｋｅＶで注入し、１２００℃、６０分で押込むことで形
成する。

【００１８】次に図３に示すように、基板表面にマスク
酸化膜ｉを成長させ、リソグラフィー技術を用いてマス
ク酸化膜ｉをパターニングし、このマスク酸化膜ｉをマ
スクとしてエッチングを行い、溝を形成する。図４は、
Ｐウェル領域ｃに溝の構成例を示した断面図である。こ
こで、溝幅は４ｕｍ、溝深さは２ｕｍとする。

【００１９】次に、図５、図６に示す方法で溝内にロコ
ス酸化膜ｄを形成する。図５はロコス酸化膜ｄの形成手
順例１を、また図６はロコス酸化膜ｄの形成手順例２を
示した図である。図５に示すように、ロコス酸化膜ｄは
基板表面に熱酸化膜ｍ（厚さ１００ｎｍ）と窒化膜ｌを
あらかじめ形成し、その後図６に示すようなロコス酸化
を行って、ロコス酸化膜ｄ（厚さ１０００ｎｍ）を形成
する。

【００２０】次に、図７に示すように、ロコス酸化膜ｄ
上にＬＰＣＶＤでポリシリコンｅを堆積する。このポリ
シリコンｅは、あらかじめドープされたものでも、後工
程でイオン注入によってドープされたものでも、どちら
でもよい。図８に示すように、ポリシリコンｅはロコス
酸化膜ｄ上をオーバーラップするようにエッチングす
る。

【００２１】次に、図９に示すようにゲートアルミ層ｇ
をスパッタで堆積し、図１０に示す形態で溝内のみに残
すようにエッチバックを行う。そして、図１１に示す形
態で層間膜ｆをＣＶＤで１ｕｍ堆積し、図１２に示す形
態でポリシリコンｅ部分を覆うようにリソグラフィー技
術を用いてパターニングし、エッチング処理を行う。最
後に図１３に示す形態で、ソースアルミ層ｈをスパッタ
によって全面に厚さ３．５ｕｍ堆積させる。

【００２２】従って、上記の実施形態１によれば、有効
セル数を増やせたことによるオン抵抗の低減、ソースア
ルミ層ｈ自体の抵抗を低減できることによるオン抵抗の
低減、という効果が得られる。また、このゲートフィン
ガー領域の幅を縮小できた分だけ、有効トランジスタの
セル数を増やすことができ、オン抵抗の低減という効果
がもたらされる。

【００２３】また、本実施形態１では、ソースアルミ層
ｈをゲートフィンガー領域上で途切れることなく全面に
形成する構造となっている。このため、ソースアルミ層
ｈ自体の抵抗を低減でき、その結果オン抵抗の低減とい
う効果が得られる。

【００２４】上記実施形態１においては、Ｎチャネル型
の例を述べたが、これをＰ型半導体基板を用いたＰチャ
ネル型でも有効なことは明白である。

【００２５】（実施形態２） 上記の実施形態２では、ゲート電極としてゲートアルミ
層ｇを用いていたが、この電極用材料を変更することも
できる。

【００２６】図８で示したポリシリコンｅをエッチング
するところまでは、実施形態１と同様である。図９で示
したゲートアルミ層ｇに代えて、タングステンをスパッ
タで堆積し、ゲートタングステン層ｐとする。以降は、
上記の実施形態２と同様となる。構造は、図１４のよう
になる。

【００２７】また、タングステンを用いた場合の例とし
て、ゲートフィンガーではなくセル領域のポリシリコン
にタングステンを埋め込み、これによってセルの部分の
みで本来のゲートフィンガーの持つ役割を持たせること
ができる。この場合の実施形態３を図１５に示す。この
実施形態３は、ゲート構造が縦形トレンチの構造であ
り、トレンチ幅がタングステンを埋め込めるだけの幅が
ある場合に適応できる。

【００２８】なお、上述の各実施形態は本発明の好適な
実施の一例である。但し、これに限定されるものではな
く、本発明の要旨を逸脱しない範囲内において種々変形
実施が可能である。

【００２９】

【発明の効果】以上の説明より明らかなように、本発明
の半導体装置は、半導体基板上に溝を構成し、この溝内
にゲートフィンガーを形成し、ゲートフィンガー上を層
間膜で被覆し、さらに、この層間膜上部全面にソース電
極層を形成しています。この構成により、ゲートフィン
ガーの幅を縮小でき、構築する有効トランジスタセル数
を増大化することによって、オン抵抗の低減化を可能に
する。

【図面の簡単な説明】

【図１】本発明の半導体装置の実施形態としてのゲート
フィンガー領域の平面図である。

【図２】図１のＡ−Ａ^' 方向の断面図である。

【図３】Ｐウェル領域の構成例を示した断面図である。

【図４】Ｐウェル領域に溝の構成例を示した断面図であ
る。

【図５】ロコス酸化膜の形成手順例１を示した図であ
る。

【図６】ロコス酸化膜の形成手順例２を示した図であ
る。

【図７】ロコス酸化膜上にポリシリコンの堆積構成例を
示した図である。

【図８】ポリシリコンのエッチングによる構成例を示し
た図である。

【図９】ゲートアルミ層のスパッタでで堆積構成例を示
す図である。

【図１０】エッチバックの工程を示した図である。

【図１１】層間膜をＣＶＤで１ｕｍ堆積した形態を示し
た図である。

【図１２】ポリシリコン部分のリソグラフィー技術を用
いてのパターニングおよびエッチング処理工程を示した
図である。

【図１３】ソースアルミ層をスパッタによって全面に堆
積させた形態を示した図である。

【図１４】実施形態２の構造例を示した断面図である。

【図１５】実施形態３の構造例を示した断面図である。

【図１６】従来のゲートフィンガー領域の平面図であ
る。

【図１７】図１６のＡ−Ａ’方向の断面図である。

【符号の説明】

ａ Ｎ⁺ 型半導体基板 ｂ Ｎ^- 型エピタキシャル層 ｃ Ｐウェル領域 ｄ ロコス酸化膜 ｅ ポリシリコン ｆ 層間膜 ｇ ゲートアルミ層 ｈ ソースアルミ層 ｉ マスク酸化膜 ｊ フォトレジスト ｋ ゲートアルミ層−ソースアルミ層間隔 ｌ 窒化膜 ｍ 熱酸化膜 ｎ アルミ層 ｏ ゲートアルミ幅 ｐ ゲートタングステン層 ｑ Ｐ^- ベース領域 ｒ Ｎ⁺ ソース領域 ｓ ゲート酸化膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 29/40 - 29/51 H01L 29/80 - 29/812 H01L 29/74 - 29/749

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に構成された溝と、 該溝内に形成されたゲートフィンガーと、 該ゲートフィンガー上を被覆する層間膜と、 前記層間膜上部全面に形成されたソース電極層とを有し
   て構成されたことを特徴とする半導体装置。