JP3180904B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3180904B2 JP3180904B2 JP22963598A JP22963598A JP3180904B2 JP 3180904 B2 JP3180904 B2 JP 3180904B2 JP 22963598 A JP22963598 A JP 22963598A JP 22963598 A JP22963598 A JP 22963598A JP 3180904 B2 JP3180904 B2 JP 3180904B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に詳しくは、高密度
化、極小化された半導体装置に於けるゲート電極若しく
はゲート配線と拡散層との間の抵抗を低くする事が可能
な半導体装置及びその製造方法に関するものである。
の製造方法に関するものであり、特に詳しくは、高密度
化、極小化された半導体装置に於けるゲート電極若しく
はゲート配線と拡散層との間の抵抗を低くする事が可能
な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来より、半導体装置に於ける各素子の
配列と、当該素子間を電気的に接続する為の配線の形状
に関する設計・デザインは重要であり、従来は、アルミ
ニウム或いは銅の金属や、多結晶化ポリシリコン等の導
電性材料を使用して配線部を形成し、各素子間を接続す
る様にしていた。
配列と、当該素子間を電気的に接続する為の配線の形状
に関する設計・デザインは重要であり、従来は、アルミ
ニウム或いは銅の金属や、多結晶化ポリシリコン等の導
電性材料を使用して配線部を形成し、各素子間を接続す
る様にしていた。
【０００３】然しながら、近年、半導体装置の高集積
化、微細化が進展するにつれて、それぞれの素子の単位
面積が小さくなると共に、半導体装置全体の面積も小さ
くなると、係る配線を設計する事が困難となり、コンタ
クト方式により各素子間の電気的な接続を実現する方向
が一般的に採用されて来つつある。此処で、従来の半導
体装置に於ける当該コンタクト方式としては、半導体装
置に形成された複数個の素子の内、一つの素子の例えば
ゲート電極若しくはゲート配線と、当該素子に近接して
配置されており、通常トレンチ溝による素子分離膜或い
はＬＯＣＯＳ等の素子分離膜によって絶縁状に形成され
ている他の素子に於ける、例えば拡散層とを電気的に接
続する様な場合に使用されるものであって、その製造方
法の一具体例を図１２〜図１６を参照しながら説明す
る。
化、微細化が進展するにつれて、それぞれの素子の単位
面積が小さくなると共に、半導体装置全体の面積も小さ
くなると、係る配線を設計する事が困難となり、コンタ
クト方式により各素子間の電気的な接続を実現する方向
が一般的に採用されて来つつある。此処で、従来の半導
体装置に於ける当該コンタクト方式としては、半導体装
置に形成された複数個の素子の内、一つの素子の例えば
ゲート電極若しくはゲート配線と、当該素子に近接して
配置されており、通常トレンチ溝による素子分離膜或い
はＬＯＣＯＳ等の素子分離膜によって絶縁状に形成され
ている他の素子に於ける、例えば拡散層とを電気的に接
続する様な場合に使用されるものであって、その製造方
法の一具体例を図１２〜図１６を参照しながら説明す
る。
【０００４】即ち、図１２に示す様に、従来に於ける当
該コンタクトの構成は、例えば、半導体基板１０上に形
成されたゲート電極３の上面の一部と一側面の一部と、
それに隣接する拡散層５’とが、導電性材料で埋め込ま
れたプラグを形成する共通コンタクト２によって電気的
に接続されている。その製造方法の製造手順の例は以下
の通りである。
該コンタクトの構成は、例えば、半導体基板１０上に形
成されたゲート電極３の上面の一部と一側面の一部と、
それに隣接する拡散層５’とが、導電性材料で埋め込ま
れたプラグを形成する共通コンタクト２によって電気的
に接続されている。その製造方法の製造手順の例は以下
の通りである。
【０００５】即ち、図１３に示す様に、半導体基板１０
の所定の部位に、トレンチ溝である浅溝分離領域１を既
知の方法で作る。係るトレンチ溝を一般的には、ＳＴＩ
（Shallow Trench Isolation )と称しており、当該トレ
ンチ溝に適宜の絶縁膜を埋め込んで素子分離領域１を形
成する。次に、図１４に示す様に、当該半導体基板１０
上にゲート絶縁膜７を形成後、ゲート電極若しくはゲー
ト配線を構成する多結晶シリコン層を成長させ、ゲート
電極又はゲート配線を形成し、次いで、当該ゲート絶縁
膜７を介して、不純物を所定のドーズ量で打ち込み、当
該半導体基板１０内に拡散させて、ＬＤＤ領域を形成す
る。
の所定の部位に、トレンチ溝である浅溝分離領域１を既
知の方法で作る。係るトレンチ溝を一般的には、ＳＴＩ
（Shallow Trench Isolation )と称しており、当該トレ
ンチ溝に適宜の絶縁膜を埋め込んで素子分離領域１を形
成する。次に、図１４に示す様に、当該半導体基板１０
上にゲート絶縁膜７を形成後、ゲート電極若しくはゲー
ト配線を構成する多結晶シリコン層を成長させ、ゲート
電極又はゲート配線を形成し、次いで、当該ゲート絶縁
膜７を介して、不純物を所定のドーズ量で打ち込み、当
該半導体基板１０内に拡散させて、ＬＤＤ領域を形成す
る。
【０００６】その後、図１５に示す様に、ゲート側壁１
１を形成し、当該ゲート側壁１１をマスクとして、不純
物を所定のドーズ量で打ち込み、当該半導体基板１０内
に拡散させて、拡散領域（ＳＤ）１２を形成する。その
後、当該ゲート電極上面及び当該半導体基板の表面が露
出している部分をシリサイド化処理した後、層間絶縁膜
９を形成する。
１を形成し、当該ゲート側壁１１をマスクとして、不純
物を所定のドーズ量で打ち込み、当該半導体基板１０内
に拡散させて、拡散領域（ＳＤ）１２を形成する。その
後、当該ゲート電極上面及び当該半導体基板の表面が露
出している部分をシリサイド化処理した後、層間絶縁膜
９を形成する。
【０００７】最後に、図１６に示す様に、当該層間絶縁
膜９にエッチングを行って共通コンタクト２の為のコン
タクトホール１５を形成する。この時、当該共通コンタ
クトホール１５の位置とサイズは、ゲート電極３の一つ
の側面が露出する様にする。同様に、当該拡散層１２の
表面も露出させる。その後、図１７に示す様に、コンタ
クト注入２２を形成する工程及びバリアメタル２３の形
成工程を経た後、当該コンタクトホール１５内に、コン
タクトを形成する為の導電性材料であるメタルプラグ
２’を注入してコンタクト２を形成し、半導体装置が完
成する。
膜９にエッチングを行って共通コンタクト２の為のコン
タクトホール１５を形成する。この時、当該共通コンタ
クトホール１５の位置とサイズは、ゲート電極３の一つ
の側面が露出する様にする。同様に、当該拡散層１２の
表面も露出させる。その後、図１７に示す様に、コンタ
クト注入２２を形成する工程及びバリアメタル２３の形
成工程を経た後、当該コンタクトホール１５内に、コン
タクトを形成する為の導電性材料であるメタルプラグ
２’を注入してコンタクト２を形成し、半導体装置が完
成する。
【０００８】係る従来の例に於いては、ゲート電極３の
一つの側面と上面部とが、当該コンタクト部２を介して
拡散層の表面と接続される。
一つの側面と上面部とが、当該コンタクト部２を介して
拡散層の表面と接続される。
【０００９】
【発明が解決しようとする課題】係る従来の方法で製造
された半導体装置に於いては、図１６の（Ａ）から判る
様に、当該コンタクト２が接触する当該ゲート電極３の
側壁部１６と当該絶縁層膜９との間に形成されているシ
リサイド層５は、極めて狭くなっており、従って、係る
部分に於ける接続抵抗は大きくなる。
された半導体装置に於いては、図１６の（Ａ）から判る
様に、当該コンタクト２が接触する当該ゲート電極３の
側壁部１６と当該絶縁層膜９との間に形成されているシ
リサイド層５は、極めて狭くなっており、従って、係る
部分に於ける接続抵抗は大きくなる。
【００１０】更に当該半導体装置のサイズがより小さく
なると、当該コンタクト２が接触する当該シリサイド層
５の面積もそれに応じて小さくならざるを得ず、従っ
て、当該部分の接続抵抗はより一層大きくなる。即ち、
上記した従来の方法に於いては、ゲート電極３と拡散層
１２との接続に使われている面が、ゲート電極の上面の
一部と側面の一つと拡散層の上面の一部だけに限定され
てしまうことになる。
なると、当該コンタクト２が接触する当該シリサイド層
５の面積もそれに応じて小さくならざるを得ず、従っ
て、当該部分の接続抵抗はより一層大きくなる。即ち、
上記した従来の方法に於いては、ゲート電極３と拡散層
１２との接続に使われている面が、ゲート電極の上面の
一部と側面の一つと拡散層の上面の一部だけに限定され
てしまうことになる。
【００１１】尚、特開昭６１−２２０４６１号公報に
は、基板と接続される配線のコンタクト部の面積を拡大
する為に、基板に溝を形成し、当該溝に配線部を埋め込
む技術が記載されているが、異なる素子間の配線抵抗を
低下させる為の構成とは異なるものである。又、特開平
９−２１９５１３号公報には、トレンチ溝を介して形成
された複数の素子の内の一つの素子の拡散層と係る拡散
層に接続される配線とのコンタクト構造に関して記載さ
れており、コンタクト部の接触面積を増大する為に溝を
形成する例が開示されてはいますが、本発明が対象とす
るコンタクト部を介して直接一の素子に於けるゲート電
極若しくはゲート配線と他の素子に於ける拡散層とを接
続する技術に関しては開示がない。
は、基板と接続される配線のコンタクト部の面積を拡大
する為に、基板に溝を形成し、当該溝に配線部を埋め込
む技術が記載されているが、異なる素子間の配線抵抗を
低下させる為の構成とは異なるものである。又、特開平
９−２１９５１３号公報には、トレンチ溝を介して形成
された複数の素子の内の一つの素子の拡散層と係る拡散
層に接続される配線とのコンタクト構造に関して記載さ
れており、コンタクト部の接触面積を増大する為に溝を
形成する例が開示されてはいますが、本発明が対象とす
るコンタクト部を介して直接一の素子に於けるゲート電
極若しくはゲート配線と他の素子に於ける拡散層とを接
続する技術に関しては開示がない。
【００１２】従って、本発明の目的は、上記した従来技
術の欠点を改良し、一つの素子に於けるゲート電極若し
くはゲート配線と他の素子に於ける拡散層とを接続する
共通コンタクト部の抵抗を低くした半導体装置及びその
製造方法を提供する。
術の欠点を改良し、一つの素子に於けるゲート電極若し
くはゲート配線と他の素子に於ける拡散層とを接続する
共通コンタクト部の抵抗を低くした半導体装置及びその
製造方法を提供する。
【００１３】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係る第１
の態様としては、半導体装置に形成された一つの素子に
於けるゲート電極若しくはゲート配線部と当該素子の周
辺にトレンチ分離層を介して配置形成された他の素子の
拡散層とを電気的に接続する接続構造であって、当該電
気的接続構造は、当該半導体装置に設けられた層間絶縁
膜に設けられたコンタクトホールに埋め込まれた導電性
材料を介して、当該ゲート電極若しくはゲート配線部に
於けるゲート側壁部と当該トレンチ溝部の上部縁部を構
成するトレンチ側壁部との双方が電気的に接続されてい
る半導体装置であり、又、本発明にかかる第２の態様と
しては、半導体基板上にトレンチ溝を形成し、当該トレ
ンチ溝内に絶縁膜層を形成して、素子分離領域を形成す
る第１の工程、当該半導体基板上にゲート電極層若しく
はゲート配線部層を形成する第２の工程、当該半導体基
板に於ける当該素子分離領域以外の領域に、拡散層を形
成する第３の工程、当該半導体基板表面上に層間絶縁膜
を形成したのち、リソグラフ技術を使用して、互いに接
合されるべき当該ゲート電極層若しくはゲート配線部層
の端部と当該拡散層の端部とが近接して配置せしめられ
ている部位に導電性材料による電気的な接続部が形成さ
れるコンタクトホールを形成すると同時に、当該ゲート
電極層若しくはゲート配線部層の側面部を露出させると
共に、当該トレンチ部と当該絶縁膜層との境界部で、当
該絶縁膜層側に凹陥状部を形成せしめて、当該トレンチ
溝部の上部縁部を露出させる第４の工程、少なくとも当
該凹陥状部に不純物を注入して、当該凹陥状部周縁の当
該絶縁膜層に導電性材料を注入するコンタクト注入部を
形成する第５の工程、当該コンタクトホールを導電性材
料で埋め込む第６の工程、とから構成されている半導体
装置の製造方法である。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係る第１
の態様としては、半導体装置に形成された一つの素子に
於けるゲート電極若しくはゲート配線部と当該素子の周
辺にトレンチ分離層を介して配置形成された他の素子の
拡散層とを電気的に接続する接続構造であって、当該電
気的接続構造は、当該半導体装置に設けられた層間絶縁
膜に設けられたコンタクトホールに埋め込まれた導電性
材料を介して、当該ゲート電極若しくはゲート配線部に
於けるゲート側壁部と当該トレンチ溝部の上部縁部を構
成するトレンチ側壁部との双方が電気的に接続されてい
る半導体装置であり、又、本発明にかかる第２の態様と
しては、半導体基板上にトレンチ溝を形成し、当該トレ
ンチ溝内に絶縁膜層を形成して、素子分離領域を形成す
る第１の工程、当該半導体基板上にゲート電極層若しく
はゲート配線部層を形成する第２の工程、当該半導体基
板に於ける当該素子分離領域以外の領域に、拡散層を形
成する第３の工程、当該半導体基板表面上に層間絶縁膜
を形成したのち、リソグラフ技術を使用して、互いに接
合されるべき当該ゲート電極層若しくはゲート配線部層
の端部と当該拡散層の端部とが近接して配置せしめられ
ている部位に導電性材料による電気的な接続部が形成さ
れるコンタクトホールを形成すると同時に、当該ゲート
電極層若しくはゲート配線部層の側面部を露出させると
共に、当該トレンチ部と当該絶縁膜層との境界部で、当
該絶縁膜層側に凹陥状部を形成せしめて、当該トレンチ
溝部の上部縁部を露出させる第４の工程、少なくとも当
該凹陥状部に不純物を注入して、当該凹陥状部周縁の当
該絶縁膜層に導電性材料を注入するコンタクト注入部を
形成する第５の工程、当該コンタクトホールを導電性材
料で埋め込む第６の工程、とから構成されている半導体
装置の製造方法である。
【００１４】
【発明の実施の形態】本発明に係る当該半導体装置及び
当該半導体装置の製造方法は、上記した様な技術構成を
採用しているので、ゲート電極の複数の側面とトレンチ
溝特に浅溝分離（ＳＴＩ：Shallow Trench Isolation）
構造に於けるトレンチ側面上部の半導体基板とを、電気
的接続面とする事によってゲート電極と拡散層間の接続
抵抗を下げる事が可能となる。
当該半導体装置の製造方法は、上記した様な技術構成を
採用しているので、ゲート電極の複数の側面とトレンチ
溝特に浅溝分離（ＳＴＩ：Shallow Trench Isolation）
構造に於けるトレンチ側面上部の半導体基板とを、電気
的接続面とする事によってゲート電極と拡散層間の接続
抵抗を下げる事が可能となる。
【００１５】その結果、本発明によれば、ゲート電極と
拡散層との接続抵抗が小さく出来るので、不要な電圧降
下が抑えられ、例えばＳＲＡＭ（ Static Random Acces
s Memory）のデータ保持特性が改善される。
拡散層との接続抵抗が小さく出来るので、不要な電圧降
下が抑えられ、例えばＳＲＡＭ（ Static Random Acces
s Memory）のデータ保持特性が改善される。
【００１６】
【実施例】以下に、本発明に係る半導体装置及び当該半
導体装置の製造方法の一具体例の構成を図面を参照しな
がら詳細に説明する。即ち、図１及び図２は、それぞれ
本発明に半導体装置の一具体例の構成を示す平面図及び
断面図であり、図中、半導体装置２０に形成された一つ
の素子に於けるゲート電極若しくはゲート配線部３と当
該素子の周辺にトレンチ溝部１に形成されたトレンチ分
離層を介して配置形成された他の素子の拡散層５’とを
電気的に接続するコンタクトホールに埋め込まれた導電
性材料からなるコンタクト部２であって、当該コンタク
ト部２は、当該ゲート電極若しくはゲート配線部３に於
けるゲート側壁部３３と当該トレンチ溝部１の上部縁部
を構成するトレンチ側壁部３５の双方を電気的な接続面
とした半導体装置２０が示されている。
導体装置の製造方法の一具体例の構成を図面を参照しな
がら詳細に説明する。即ち、図１及び図２は、それぞれ
本発明に半導体装置の一具体例の構成を示す平面図及び
断面図であり、図中、半導体装置２０に形成された一つ
の素子に於けるゲート電極若しくはゲート配線部３と当
該素子の周辺にトレンチ溝部１に形成されたトレンチ分
離層を介して配置形成された他の素子の拡散層５’とを
電気的に接続するコンタクトホールに埋め込まれた導電
性材料からなるコンタクト部２であって、当該コンタク
ト部２は、当該ゲート電極若しくはゲート配線部３に於
けるゲート側壁部３３と当該トレンチ溝部１の上部縁部
を構成するトレンチ側壁部３５の双方を電気的な接続面
とした半導体装置２０が示されている。
【００１７】つまり、本発明に於いては、当該トレンチ
側壁部３５に対向する当該トレンチ溝部１に埋め込まれ
ている絶縁層膜４０の一部が欠如せしめられた、当該ト
レンチ側壁部３５と当該絶縁層膜４０との間に凹陥状部
２１が形成されているものである。尚、図２（Ａ）は、
図１に於けるＡ−Ａ線から見た断面図であり、又図２
（Ｂ）は図１に於けるＢ−Ｂ線から見た断面図である。
側壁部３５に対向する当該トレンチ溝部１に埋め込まれ
ている絶縁層膜４０の一部が欠如せしめられた、当該ト
レンチ側壁部３５と当該絶縁層膜４０との間に凹陥状部
２１が形成されているものである。尚、図２（Ａ）は、
図１に於けるＡ−Ａ線から見た断面図であり、又図２
（Ｂ）は図１に於けるＢ−Ｂ線から見た断面図である。
【００１８】本発明に於いては、当該コンタクトホール
に埋め込まれた導電性材料からなるコンタクト部２は、
当該ゲート電極若しくはゲート配線部３の少なくとも一
部を被覆すると共に、当該凹陥状部２１の内部に延展せ
しめられている事が望ましい。又、本発明に於いては、
少なくとも当該コンタクト部２が、当該ゲート電極若し
くはゲート配線部３に於けるゲート側壁部３３及び当該
凹陥状部２１の内面部と接触する部分には、バリアメタ
ル２３が介在せしめられている事が好ましい。
に埋め込まれた導電性材料からなるコンタクト部２は、
当該ゲート電極若しくはゲート配線部３の少なくとも一
部を被覆すると共に、当該凹陥状部２１の内部に延展せ
しめられている事が望ましい。又、本発明に於いては、
少なくとも当該コンタクト部２が、当該ゲート電極若し
くはゲート配線部３に於けるゲート側壁部３３及び当該
凹陥状部２１の内面部と接触する部分には、バリアメタ
ル２３が介在せしめられている事が好ましい。
【００１９】一方、本発明に於いては、少なくとも当該
凹陥状部２１に隣接する当該絶縁層酸化膜４０に不純物
が注入せしめられている事が望ましい。更に、本発明に
於いては、当該ゲート電極若しくはゲート配線部３の上
面部及び当該基板１０に設けられた当該拡散層５’の表
面にシリサイド層５が形成されている事が望ましい。
凹陥状部２１に隣接する当該絶縁層酸化膜４０に不純物
が注入せしめられている事が望ましい。更に、本発明に
於いては、当該ゲート電極若しくはゲート配線部３の上
面部及び当該基板１０に設けられた当該拡散層５’の表
面にシリサイド層５が形成されている事が望ましい。
【００２０】本発明に於ける当該拡散層は、例えば、Ｌ
ＤＤ拡散層８及び拡散層１２で構成されているものであ
る。又、本発明に於いては、当該トレンチ溝１の側壁が
当該半導体基板１０の表面に対して７０〜８５度の角度
をもって傾斜せしめられている事が好ましい。更に、本
発明に於いては、当該トレンチ側壁部３５と当該絶縁層
酸化膜４０との間に形成される当該凹陥状部２１は、当
該ゲート電極若しくはゲート配線部３のゲート側壁部３
３の近傍で且つ当該ゲート側壁部３３に沿って形成され
ている当該トレンチ溝境界線３７に沿って形成されてい
る事が望ましい。
ＤＤ拡散層８及び拡散層１２で構成されているものであ
る。又、本発明に於いては、当該トレンチ溝１の側壁が
当該半導体基板１０の表面に対して７０〜８５度の角度
をもって傾斜せしめられている事が好ましい。更に、本
発明に於いては、当該トレンチ側壁部３５と当該絶縁層
酸化膜４０との間に形成される当該凹陥状部２１は、当
該ゲート電極若しくはゲート配線部３のゲート側壁部３
３の近傍で且つ当該ゲート側壁部３３に沿って形成され
ている当該トレンチ溝境界線３７に沿って形成されてい
る事が望ましい。
【００２１】即ち、本発明に於ける当該半導体装置２０
に於いては、ＳＴＬ等のトレンチ溝部が形成された半導
体基板１０上のゲート電極３と拡散層５’とを電気的に
接続する方法において、ゲート電極３の複数の側面（ゲ
ート電極の上面も含めると３面以上）が、その接続に使
われており、又、コンタクト注入等により新たに形成さ
れた拡散層、つまりコンタクト注入部２２を含む当該ト
レンチ側面３５がゲート電極との接続に使われている。
に於いては、ＳＴＬ等のトレンチ溝部が形成された半導
体基板１０上のゲート電極３と拡散層５’とを電気的に
接続する方法において、ゲート電極３の複数の側面（ゲ
ート電極の上面も含めると３面以上）が、その接続に使
われており、又、コンタクト注入等により新たに形成さ
れた拡散層、つまりコンタクト注入部２２を含む当該ト
レンチ側面３５がゲート電極との接続に使われている。
【００２２】係るトレンチ溝に於ける当該凹陥状部２１
を形成する場合、当該凹陥状部２１を図２に示す様に、
当該ゲート電極層若しくはゲート配線部層３の両側面３
３と平行して形成されている当該トレンチ溝境界部３７
に形成する事も可能であるが、その一方側に設けるもの
で有っても良い。尚、本発明に係る当該半導体装置２０
に於けるゲート配線３、拡散層５’及びコンタクト部２
との配置状態の例を図１８に示しておく。
を形成する場合、当該凹陥状部２１を図２に示す様に、
当該ゲート電極層若しくはゲート配線部層３の両側面３
３と平行して形成されている当該トレンチ溝境界部３７
に形成する事も可能であるが、その一方側に設けるもの
で有っても良い。尚、本発明に係る当該半導体装置２０
に於けるゲート配線３、拡散層５’及びコンタクト部２
との配置状態の例を図１８に示しておく。
【００２３】次に、上記本発明に係る第１の具体例に係
る製造方法の一例を以下に説明する。即ち、図３に示す
様に、半導体基板１０上に、トレンチ溝である浅溝分離
（ＳＴＬ）を既知の方法で作る。当該トレンチ溝に於け
る溝の角度は、例えば、７０〜８５°程度とする事が望
ましい。
る製造方法の一例を以下に説明する。即ち、図３に示す
様に、半導体基板１０上に、トレンチ溝である浅溝分離
（ＳＴＬ）を既知の方法で作る。当該トレンチ溝に於け
る溝の角度は、例えば、７０〜８５°程度とする事が望
ましい。
【００２４】但し、溝分離幅が大きいところの角度は小
さくても良い。溝の深さは、例えば、０．３〜０．５μ
ｍ程度である事が望ましい。次に、図４に示す様に、熱
酸化により半導体基板１０表面にシリコン酸化物７を４
ｎｍ程度形成し、ＣＶＤ法（化学的気相成長：Chemical
Vapor Deposition）により多結晶シリコン６を１５０
ｎｍ程度堆積する。
さくても良い。溝の深さは、例えば、０．３〜０．５μ
ｍ程度である事が望ましい。次に、図４に示す様に、熱
酸化により半導体基板１０表面にシリコン酸化物７を４
ｎｍ程度形成し、ＣＶＤ法（化学的気相成長：Chemical
Vapor Deposition）により多結晶シリコン６を１５０
ｎｍ程度堆積する。
【００２５】図示しないフォトレジストをマスクにし
て、異方性ドライエッチングにより多結晶シリコンをゲ
ート電極６に成形する。その後、不純物を注入してＬＤ
Ｄ領域（Lightly Doped Drain ）８を形成する。例え
ば、ｎ型拡散層の場合は、イオン種をヒ素（元素記号Ａ
ｓ）、注入エネルギーを１０ｋｅＶ、注入濃度を１×１
０13ｃｍ -2 とし、ｐ型拡散層の場合は、イオン種をホ
ウ素（元素記号Ｂ）、注入エネルギーを５ｋｅＶ、注入
濃度を１×１０13ｃｍ -2 とする。
て、異方性ドライエッチングにより多結晶シリコンをゲ
ート電極６に成形する。その後、不純物を注入してＬＤ
Ｄ領域（Lightly Doped Drain ）８を形成する。例え
ば、ｎ型拡散層の場合は、イオン種をヒ素（元素記号Ａ
ｓ）、注入エネルギーを１０ｋｅＶ、注入濃度を１×１
０13ｃｍ -2 とし、ｐ型拡散層の場合は、イオン種をホ
ウ素（元素記号Ｂ）、注入エネルギーを５ｋｅＶ、注入
濃度を１×１０13ｃｍ -2 とする。
【００２６】本発明に於いては、当該ＬＤＤ領域形成工
程は必ずしも必要ではない。次いで図５に示す様に、Ｃ
ＶＤ法により厚さ１５０ｎｍ程度の絶縁膜、例えばシリ
コン酸化膜を堆積し、異方性ドライエッチングによりエ
ッチバックして、ゲート電極３の側壁３３に絶縁膜（ゲ
ート側壁絶縁膜）３４を形成する。次いで、ソース、ド
レイン用の拡散層１２を形成する為にＳＤ（Source Dra
in）注入を行う。
程は必ずしも必要ではない。次いで図５に示す様に、Ｃ
ＶＤ法により厚さ１５０ｎｍ程度の絶縁膜、例えばシリ
コン酸化膜を堆積し、異方性ドライエッチングによりエ
ッチバックして、ゲート電極３の側壁３３に絶縁膜（ゲ
ート側壁絶縁膜）３４を形成する。次いで、ソース、ド
レイン用の拡散層１２を形成する為にＳＤ（Source Dra
in）注入を行う。
【００２７】例えば、Ｎ型拡散層の場合は、イオン種を
ヒ素、注入エネルギーを４０ｋｅＶ、注入濃度を３×１
０15ｃｍ -2 とし、ｐ型拡散層の場合は、イオン種をホ
ウ素（元素記号Ｂ）、注入エネルギーを５ｋｅＶ、注入
濃度を３×１０15ｃｍ -2 とする。次いで、高融点金
属、例えばコバルト（元素記号Ｃｏ）をスパッタし、７
００℃、１分程度の熱処理によってゲート電極３表面と
拡散層５’表面をシリサイド化し、シリサイド層５を形
成し、その他の部位のコバルトを除去する。
ヒ素、注入エネルギーを４０ｋｅＶ、注入濃度を３×１
０15ｃｍ -2 とし、ｐ型拡散層の場合は、イオン種をホ
ウ素（元素記号Ｂ）、注入エネルギーを５ｋｅＶ、注入
濃度を３×１０15ｃｍ -2 とする。次いで、高融点金
属、例えばコバルト（元素記号Ｃｏ）をスパッタし、７
００℃、１分程度の熱処理によってゲート電極３表面と
拡散層５’表面をシリサイド化し、シリサイド層５を形
成し、その他の部位のコバルトを除去する。
【００２８】ＣＶＤ法により厚さ６００ｎｍ程度の層間
絶縁膜９を、例えばＢＰＳＧ（ Boron Phosphorus Sili
cate Glass）を堆積する。その後図６に示す様に、図示
しないフォトレジストをマスクにして、異方性ドライエ
ッチングにより層間絶縁膜９をエッチングして、コンタ
クトホールに埋め込まれた導電性材料からなる共通のコ
ンタクト部２を形成する為のコンタクトホール１５を開
口する。
絶縁膜９を、例えばＢＰＳＧ（ Boron Phosphorus Sili
cate Glass）を堆積する。その後図６に示す様に、図示
しないフォトレジストをマスクにして、異方性ドライエ
ッチングにより層間絶縁膜９をエッチングして、コンタ
クトホールに埋め込まれた導電性材料からなる共通のコ
ンタクト部２を形成する為のコンタクトホール１５を開
口する。
【００２９】この時、共通コンタクト２の位置とサイズ
は、図１に示す例の様に、ゲート電極３の複数の側面３
３が露出する様にする。同時に分離領域１に埋め込まれ
ている絶縁物４０の一部が除去され、半導体基板１０の
トレンチ側面上部３５も露出する。最後に図２に示す様
に、露出している半導体基板１０にコンタクト注入をす
る。
は、図１に示す例の様に、ゲート電極３の複数の側面３
３が露出する様にする。同時に分離領域１に埋め込まれ
ている絶縁物４０の一部が除去され、半導体基板１０の
トレンチ側面上部３５も露出する。最後に図２に示す様
に、露出している半導体基板１０にコンタクト注入をす
る。
【００３０】例えば、ｎ型拡散層の場合は、イオン種を
リン（元素記号Ｐ）、注入エネルギーを４０ｋｅＶ、注
入濃度を２×１０15ｃｍ -2 とし、ｐ型拡散層の場合
は、イオン種をホウ素（元素記号Ｂ）、注入エネルギー
を２０ｋｅＶ、注入濃度を２×１０15ｃｍ -2 とする。
その後、スパッタ法又はＣＶＤ法によりバリアメタル２
３を形成する。例えば、窒化チタン３０ｎｍ、チタン５
０ｎｍとする。
リン（元素記号Ｐ）、注入エネルギーを４０ｋｅＶ、注
入濃度を２×１０15ｃｍ -2 とし、ｐ型拡散層の場合
は、イオン種をホウ素（元素記号Ｂ）、注入エネルギー
を２０ｋｅＶ、注入濃度を２×１０15ｃｍ -2 とする。
その後、スパッタ法又はＣＶＤ法によりバリアメタル２
３を形成する。例えば、窒化チタン３０ｎｍ、チタン５
０ｎｍとする。
【００３１】その後、当該コンタクトホール１５に導電
性材料を埋め込んで、共通コンタクト部２を形成する。
例えば、タングステンを５００ｎｍ堆積してエッチバッ
クする。（バリアメタル２３は、コンタクトホール１５
に埋め込まれた金属と半導体基板とが好ましくない反応
を起こすことを防ぐために形成される既知の技術で
す。）係る工程を経て、ゲート電極３の複数の側面３３
と基板１０のトレンチ側面上部３５も含めて、ゲート電
極３と拡散層５’とが電気的に接続される事になる。
性材料を埋め込んで、共通コンタクト部２を形成する。
例えば、タングステンを５００ｎｍ堆積してエッチバッ
クする。（バリアメタル２３は、コンタクトホール１５
に埋め込まれた金属と半導体基板とが好ましくない反応
を起こすことを防ぐために形成される既知の技術で
す。）係る工程を経て、ゲート電極３の複数の側面３３
と基板１０のトレンチ側面上部３５も含めて、ゲート電
極３と拡散層５’とが電気的に接続される事になる。
【００３２】本発明によれば、ゲート電極３と拡散層
５’との接続抵抗が小さく出来るので、不要な電圧降下
が抑えられ、例えばＳＲＡＭ（ Static Random Access
Memory) のデータ保持特性が改善される。一方、本発明
に於ける当該半導体装置２０に於ける当該コンタクト部
の機能は、既存の共通コンタクトと同様である。
５’との接続抵抗が小さく出来るので、不要な電圧降下
が抑えられ、例えばＳＲＡＭ（ Static Random Access
Memory) のデータ保持特性が改善される。一方、本発明
に於ける当該半導体装置２０に於ける当該コンタクト部
の機能は、既存の共通コンタクトと同様である。
【００３３】次に、本発明に係る半導体装置２０の他の
具体例に付いて図７を参照しながら説明する。即ち、本
具体例は、基本的には、上記した具体例の構成と実質的
に同一であるが、当該コンタクト部を少しずらせて形成
した例を示すものであり、その結果、当該ゲート電極層
若しくはゲート配線部層の側壁部３３の一方の側に形成
されている当該トレンチ溝１のトレンチ溝境界線３７の
上部にのみ、凹陥状部２１を形成したものである。
具体例に付いて図７を参照しながら説明する。即ち、本
具体例は、基本的には、上記した具体例の構成と実質的
に同一であるが、当該コンタクト部を少しずらせて形成
した例を示すものであり、その結果、当該ゲート電極層
若しくはゲート配線部層の側壁部３３の一方の側に形成
されている当該トレンチ溝１のトレンチ溝境界線３７の
上部にのみ、凹陥状部２１を形成したものである。
【００３４】又、本発明に係る更に他の具体例の構成と
その製造方法に付いて図８〜図１１を参照しながら詳細
に説明する。本具体例に於ける基本的な構成は、図１に
示す構成と略同一であるが、シリサイド層の形成時点が
上記具体例と異なっているものである。つまり、シリサ
イド層の領域が図１の具体例よりも広くなっている事が
特徴である。
その製造方法に付いて図８〜図１１を参照しながら詳細
に説明する。本具体例に於ける基本的な構成は、図１に
示す構成と略同一であるが、シリサイド層の形成時点が
上記具体例と異なっているものである。つまり、シリサ
イド層の領域が図１の具体例よりも広くなっている事が
特徴である。
【００３５】即ち、図３から図４に示す工程と同一の工
程を経て、図５に示される構成と略同一の構成を有する
半導体装置の構成が図９に示されている。その後、図１
０に示す様に、フォトレジスト４５を図８に共通コンタ
クト部２として示してある様なパターンに形成し、それ
をマスクにしてゲート側壁絶縁膜３４の一部と分離領域
１の埋め込み絶縁物４０の一部を異方性ドライエッチン
グにより除去する。
程を経て、図５に示される構成と略同一の構成を有する
半導体装置の構成が図９に示されている。その後、図１
０に示す様に、フォトレジスト４５を図８に共通コンタ
クト部２として示してある様なパターンに形成し、それ
をマスクにしてゲート側壁絶縁膜３４の一部と分離領域
１の埋め込み絶縁物４０の一部を異方性ドライエッチン
グにより除去する。
【００３６】係る操作によって、当該トレンチ溝１の境
界線３７の上端縁部３５と当該分離絶縁酸化膜４０との
間に凹陥状部２１が形成される。その後、図１１に示す
様に、当該フォトレジスト４５を除去した後、前記第１
及び第２の具体例に於て使用したコンタクト注入と同様
に不純物を露出したトレンチ上部を含めた半導体基板１
０表面に注入して、新たな拡散層２２を形成する。
界線３７の上端縁部３５と当該分離絶縁酸化膜４０との
間に凹陥状部２１が形成される。その後、図１１に示す
様に、当該フォトレジスト４５を除去した後、前記第１
及び第２の具体例に於て使用したコンタクト注入と同様
に不純物を露出したトレンチ上部を含めた半導体基板１
０表面に注入して、新たな拡散層２２を形成する。
【００３７】本具体例に於ける当該不純物の注入条件
は、前述の図４で説明した注入条件と同様で良い。ま
た、本具体例に於いては、その後に、前記具体例と同様
に露出したゲート電極表面と拡散層とをシリサイド化す
る。その後、層間絶縁膜５０を堆積する。
は、前述の図４で説明した注入条件と同様で良い。ま
た、本具体例に於いては、その後に、前記具体例と同様
に露出したゲート電極表面と拡散層とをシリサイド化す
る。その後、層間絶縁膜５０を堆積する。
【００３８】従って、本具体例の半導体装置２０は、前
記第１，２の具体例に比べ、更に低抵抗でゲート電極と
拡散層との電気的接続が実現できる。更に低抵抗にする
ため、図には示していないが、ゲート電極と拡散層とに
かかる様にコンタクトプラグを設けても良い。上記した
各具体例の説明から理解される様に、本発明に係る当該
半導体装置の製造方法の例としては、以下の様な構成と
なる。
記第１，２の具体例に比べ、更に低抵抗でゲート電極と
拡散層との電気的接続が実現できる。更に低抵抗にする
ため、図には示していないが、ゲート電極と拡散層とに
かかる様にコンタクトプラグを設けても良い。上記した
各具体例の説明から理解される様に、本発明に係る当該
半導体装置の製造方法の例としては、以下の様な構成と
なる。
【００３９】即ち、本発明に係る半導体装置の製造方法
の第１の態様としては、半導体基板上にトレンチ溝を形
成し、当該トレンチ溝内に絶縁膜層を形成して、素子分
離領域を形成する第１の工程、当該半導体基板上にゲー
ト電極層若しくはゲート配線部層を形成する第２の工
程、当該半導体基板に於ける当該素子分離領域以外の領
域に、拡散層を形成する第３の工程、当該半導体基板表
面上に層間絶縁膜を形成したのち、リソグラフ技術を使
用して、互いに接合されるべき当該ゲート電極層若しく
はゲート配線部層の端部と当該拡散層の端部とが近接し
て配置せしめられている部位に導電性材料による電気的
な接続部が形成されるコンタクトホールを形成すると同
時に、当該ゲート電極層若しくはゲート配線部層の側面
部を露出させると共に、当該トレンチ部と当該絶縁膜層
との境界部で、当該絶縁膜層側に凹陥状部を形成せしめ
て、当該トレンチ溝部の上部縁部を露出させる第４の工
程、少なくとも当該凹陥状部に不純物を注入して、当該
凹陥状部周縁の当該絶縁膜層に導電性材料を注入するコ
ンタクト注入部を形成する第５の工程、当該コンタクト
ホールを導電性材料で埋め込む第６の工程、とから構成
されている半導体装置の製造方法である。
の第１の態様としては、半導体基板上にトレンチ溝を形
成し、当該トレンチ溝内に絶縁膜層を形成して、素子分
離領域を形成する第１の工程、当該半導体基板上にゲー
ト電極層若しくはゲート配線部層を形成する第２の工
程、当該半導体基板に於ける当該素子分離領域以外の領
域に、拡散層を形成する第３の工程、当該半導体基板表
面上に層間絶縁膜を形成したのち、リソグラフ技術を使
用して、互いに接合されるべき当該ゲート電極層若しく
はゲート配線部層の端部と当該拡散層の端部とが近接し
て配置せしめられている部位に導電性材料による電気的
な接続部が形成されるコンタクトホールを形成すると同
時に、当該ゲート電極層若しくはゲート配線部層の側面
部を露出させると共に、当該トレンチ部と当該絶縁膜層
との境界部で、当該絶縁膜層側に凹陥状部を形成せしめ
て、当該トレンチ溝部の上部縁部を露出させる第４の工
程、少なくとも当該凹陥状部に不純物を注入して、当該
凹陥状部周縁の当該絶縁膜層に導電性材料を注入するコ
ンタクト注入部を形成する第５の工程、当該コンタクト
ホールを導電性材料で埋め込む第６の工程、とから構成
されている半導体装置の製造方法である。
【００４０】上記本発明に係る当該半導体装置の製造方
法に於いては、当該第２の工程は、拡散層を形成した後
に、当該ゲート電極若しくはゲート配線部の上面部及び
当該基板に設けられた当該拡散層の表面にシリサイド層
を形成する工程が付加されている事が望ましい。又、本
発明に係る当該半導体装置の製造方法の第２の態様とし
ては、半導体基板上にトレンチ溝を形成し、当該トレン
チ溝内に絶縁膜層を形成して、素子分離領域を形成する
第１の工程、当該半導体基板上にゲート電極層若しくは
ゲート配線部層を形成する第２の工程、当該半導体基板
に於ける当該素子分離領域以外の領域に、拡散層を形成
する第３の工程、当該半導体基板表面上にレジスト膜を
形成し、所定のパターニングを行って、互いに接合され
るべき当該ゲート電極層若しくはゲート配線部層の端部
と当該拡散層の端部とが近接して配置せしめられている
部位に導電性材料による電気的な接続部が形成されるコ
ンタクトホールを形成すると同時に、当該ゲート電極層
若しくはゲート配線部層の側面部及び半導体基板表面を
露出させると共に、当該トレンチ部と当該絶縁膜層との
境界部で、当該絶縁膜層側に凹陥状部を形成せしめて、
当該トレンチ溝部の上部縁部を露出させる第４の工程、
当該レジスト膜を除去する第５の工程、少なくとも当該
凹陥状部及び露出された当該半導体基板表面とに不純物
を注入して、当該半導体基板表面と当該凹陥状部周縁の
当該絶縁膜層にコンタクト注入部を形成する第６の工
程、少なくとも、当該ゲート電極層若しくはゲート配線
部層の表面及び側壁部並びに当該凹陥状部の内表面をシ
リサイド化する第７の工程、当該半導体基板全面を層間
絶縁膜層で被覆した後に、互いに接合されるべき当該ゲ
ート電極層若しくはゲート配線部層の端部と当該拡散層
の端部とが近接して配置せしめられている部位に導電性
材料による電気的な接続部が形成されるコンタクトホー
ルを形成する第８の工程、及び当該コンタクトホールを
導電性材料で埋め込む第９の工程、とから構成されてい
る半導体装置の製造方法である。
法に於いては、当該第２の工程は、拡散層を形成した後
に、当該ゲート電極若しくはゲート配線部の上面部及び
当該基板に設けられた当該拡散層の表面にシリサイド層
を形成する工程が付加されている事が望ましい。又、本
発明に係る当該半導体装置の製造方法の第２の態様とし
ては、半導体基板上にトレンチ溝を形成し、当該トレン
チ溝内に絶縁膜層を形成して、素子分離領域を形成する
第１の工程、当該半導体基板上にゲート電極層若しくは
ゲート配線部層を形成する第２の工程、当該半導体基板
に於ける当該素子分離領域以外の領域に、拡散層を形成
する第３の工程、当該半導体基板表面上にレジスト膜を
形成し、所定のパターニングを行って、互いに接合され
るべき当該ゲート電極層若しくはゲート配線部層の端部
と当該拡散層の端部とが近接して配置せしめられている
部位に導電性材料による電気的な接続部が形成されるコ
ンタクトホールを形成すると同時に、当該ゲート電極層
若しくはゲート配線部層の側面部及び半導体基板表面を
露出させると共に、当該トレンチ部と当該絶縁膜層との
境界部で、当該絶縁膜層側に凹陥状部を形成せしめて、
当該トレンチ溝部の上部縁部を露出させる第４の工程、
当該レジスト膜を除去する第５の工程、少なくとも当該
凹陥状部及び露出された当該半導体基板表面とに不純物
を注入して、当該半導体基板表面と当該凹陥状部周縁の
当該絶縁膜層にコンタクト注入部を形成する第６の工
程、少なくとも、当該ゲート電極層若しくはゲート配線
部層の表面及び側壁部並びに当該凹陥状部の内表面をシ
リサイド化する第７の工程、当該半導体基板全面を層間
絶縁膜層で被覆した後に、互いに接合されるべき当該ゲ
ート電極層若しくはゲート配線部層の端部と当該拡散層
の端部とが近接して配置せしめられている部位に導電性
材料による電気的な接続部が形成されるコンタクトホー
ルを形成する第８の工程、及び当該コンタクトホールを
導電性材料で埋め込む第９の工程、とから構成されてい
る半導体装置の製造方法である。
【００４１】
【発明の効果】以上説明したように、本発明に係る半導
体装置及びその製造方法は、上記した技術構成を採用し
ているので、接続に使われるゲート電極と拡散層との表
面積が大きくなるから、ゲート電極と拡散層とが低抵抗
で接続できる。
体装置及びその製造方法は、上記した技術構成を採用し
ているので、接続に使われるゲート電極と拡散層との表
面積が大きくなるから、ゲート電極と拡散層とが低抵抗
で接続できる。
【図１】図１は、本発明に係る半導体装置の一具体例の
構成を説明する平面図である。
構成を説明する平面図である。
【図２】図２（Ａ）は、図１に示す本発明に係る当該半
導体装置の一具体例に於けるＡ−Ａ線から見た断面図で
あり、図２（Ｂ）は、図１に示す本発明に係る当該半導
体装置の一具体例に於けるＢ−Ｂ線から見た断面図であ
る。
導体装置の一具体例に於けるＡ−Ａ線から見た断面図で
あり、図２（Ｂ）は、図１に示す本発明に係る当該半導
体装置の一具体例に於けるＢ−Ｂ線から見た断面図であ
る。
【図３】図３は、本発明に係る半導体装置の一具体例に
於ける製造工程に於ける構成を説明する断面図である。
於ける製造工程に於ける構成を説明する断面図である。
【図４】図４は、本発明に係る半導体装置の一具体例に
於ける製造工程に於ける構成を説明する断面図である。
於ける製造工程に於ける構成を説明する断面図である。
【図５】図５は、本発明に係る半導体装置の一具体例に
於ける製造工程に於ける構成を説明する断面図であり、
図５（Ａ）は図１に示す半導体装置の一具体例に於ける
Ａ−Ａ線から見た断面図であり、図５（Ｂ）は、図１に
示す本発明に係る当該半導体装置の一具体例に於けるＢ
−Ｂ線から見た断面図である。
於ける製造工程に於ける構成を説明する断面図であり、
図５（Ａ）は図１に示す半導体装置の一具体例に於ける
Ａ−Ａ線から見た断面図であり、図５（Ｂ）は、図１に
示す本発明に係る当該半導体装置の一具体例に於けるＢ
−Ｂ線から見た断面図である。
【図６】図６は、本発明に係る半導体装置の一具体例に
於ける製造工程に於ける構成を説明する断面図であり、
図６（Ａ）は図１に示す半導体装置の一具体例に於ける
Ａ−Ａ線から見た断面図であり、図６（Ｂ）は、図１に
示す本発明に係る当該半導体装置の一具体例に於けるＢ
−Ｂ線から見た断面図である。
於ける製造工程に於ける構成を説明する断面図であり、
図６（Ａ）は図１に示す半導体装置の一具体例に於ける
Ａ−Ａ線から見た断面図であり、図６（Ｂ）は、図１に
示す本発明に係る当該半導体装置の一具体例に於けるＢ
−Ｂ線から見た断面図である。
【図７】図７（Ａ）は、本発明に係る当該半導体装置の
他の具体例に於ける構成を説明する平面図であり又図７
（Ｂ）は、図７（Ａ）に於けるＢ−Ｂ線から見た断面図
である。
他の具体例に於ける構成を説明する平面図であり又図７
（Ｂ）は、図７（Ａ）に於けるＢ−Ｂ線から見た断面図
である。
【図８】図８は、本発明に係る半導体装置の別の具体例
の構成を説明する平面図である。
の構成を説明する平面図である。
【図９】図９（Ａ）は、本発明に係る当該半導体装置の
別の具体例の製造工程に於ける構成を説明する断面図で
あり、図８に示すＡ−Ａ線から見た断面図であり、図９
（Ｂ）は、図８に示すＢ−Ｂ線から見た断面図である。
別の具体例の製造工程に於ける構成を説明する断面図で
あり、図８に示すＡ−Ａ線から見た断面図であり、図９
（Ｂ）は、図８に示すＢ−Ｂ線から見た断面図である。
【図１０】図１０（Ａ）は、本発明に係る当該半導体装
置の別の具体例に於ける製造工程に於ける構成を説明す
る断面図であり、図８に示すＡ−Ａ線から見た断面図で
あり、図１０（Ｂ）は、図８に示すＢ−Ｂ線から見た断
面図である。
置の別の具体例に於ける製造工程に於ける構成を説明す
る断面図であり、図８に示すＡ−Ａ線から見た断面図で
あり、図１０（Ｂ）は、図８に示すＢ−Ｂ線から見た断
面図である。
【図１１】図１１（Ａ）は、本発明に係る当該半導体装
置の別の具体例に於ける製造工程に於ける構成を説明す
る断面図であり、図８に示すＡ−Ａ線から見た断面図で
あり、図１１（Ｂ）は、図８に示すＢ−Ｂ線から見た断
面図である。
置の別の具体例に於ける製造工程に於ける構成を説明す
る断面図であり、図８に示すＡ−Ａ線から見た断面図で
あり、図１１（Ｂ）は、図８に示すＢ−Ｂ線から見た断
面図である。
【図１２】図１２は、従来に係る半導体装置の一具体例
の構成を説明する平面図である。
の構成を説明する平面図である。
【図１３】図１３は、従来の半導体装置の製造工程にお
ける構成を説明する図であり、図１２に示すＡ−Ａ線か
ら見た断面図である。
ける構成を説明する図であり、図１２に示すＡ−Ａ線か
ら見た断面図である。
【図１４】図１４は、従来の半導体装置の製造工程にお
ける構成を説明する図であり、図１２に示すＡ−Ａ線か
ら見た断面図である。
ける構成を説明する図であり、図１２に示すＡ−Ａ線か
ら見た断面図である。
【図１５】図１５は、従来の半導体装置の製造工程にお
ける構成を説明する図であり、図１５（Ａ）は、図１２
に示すＡ−Ａ線から見た断面図であり、図１５（Ｂ）
は、図１２に示すＢ−Ｂ線から見た断面図である。
ける構成を説明する図であり、図１５（Ａ）は、図１２
に示すＡ−Ａ線から見た断面図であり、図１５（Ｂ）
は、図１２に示すＢ−Ｂ線から見た断面図である。
【図１６】図１６は、従来の半導体装置の製造工程にお
ける構成を説明する図であり、図１６（Ａ）は、図１２
に示すＡ−Ａ線から見た断面図であり、図１６（Ｂ）
は、図１２に示すＢ−Ｂ線から見た断面図である。
ける構成を説明する図であり、図１６（Ａ）は、図１２
に示すＡ−Ａ線から見た断面図であり、図１６（Ｂ）
は、図１２に示すＢ−Ｂ線から見た断面図である。
【図１７】図１７は、従来の半導体装置の製造工程にお
ける構成を説明する図であり、図１７（Ａ）は、図１２
に示すＡ−Ａ線から見た断面図であり、図１７（Ｂ）
は、図１２に示すＢ−Ｂ線から見た断面図である。
ける構成を説明する図であり、図１７（Ａ）は、図１２
に示すＡ−Ａ線から見た断面図であり、図１７（Ｂ）
は、図１２に示すＢ−Ｂ線から見た断面図である。
【図１８】図１８は、本発明に係る当該半導体装置に於
けるゲート配線、拡散層及びコンタクト部との配置状態
の例を示す平面図である。
けるゲート配線、拡散層及びコンタクト部との配置状態
の例を示す平面図である。
１…素子分離領域 ２…コンタクトホールに埋め込まれた導電性材料からな
る共通コンタクト部 ２’…メタルプラグ ３…ゲート電極層若しくはゲート配線部層 ５…シリサイド層 ５’…拡散層 ６…多結晶シリコン ７…ゲート絶縁膜 ８…ＬＤＤ領域 ９、５０…層間絶縁膜 １０…半導体基板 １１、１６…ゲート側壁 １２…拡散領域（ＳＤ） １５…コンタクトホール ２０…半導体装置 ２１…凹陥状部 ２２…コンタクト注入 ２３…バリアメタル ３３…ゲート側壁部 ３４…ゲート側壁絶縁膜 ３５…トレンチ側壁部 ３７…トレンチ溝境界線 ４０…絶縁層膜 ４５…フォトレジスト
る共通コンタクト部 ２’…メタルプラグ ３…ゲート電極層若しくはゲート配線部層 ５…シリサイド層 ５’…拡散層 ６…多結晶シリコン ７…ゲート絶縁膜 ８…ＬＤＤ領域 ９、５０…層間絶縁膜 １０…半導体基板 １１、１６…ゲート側壁 １２…拡散領域（ＳＤ） １５…コンタクトホール ２０…半導体装置 ２１…凹陥状部 ２２…コンタクト注入 ２３…バリアメタル ３３…ゲート側壁部 ３４…ゲート側壁絶縁膜 ３５…トレンチ側壁部 ３７…トレンチ溝境界線 ４０…絶縁層膜 ４５…フォトレジスト
Claims (12)
- 【請求項１】 半導体装置に形成された一つの素子に於
けるゲート電極若しくはゲート配線部と当該素子の周辺
にトレンチ分離層を介して配置形成された他の素子の拡
散層とを電気的に接続する接続構造であって、当該電気
的接続構造は、当該半導体装置に設けられた層間絶縁膜
に設けられたコンタクトホールに埋め込まれた導電性材
料を介して、当該ゲート電極若しくはゲート配線部に於
けるゲート側壁部と当該トレンチ溝部の上部縁部を構成
するトレンチ側壁部との双方が電気的に接続されている
事を特徴とする半導体装置。 - 【請求項２】 当該トレンチ側壁部に対向する当該トレ
ンチ溝部に埋め込まれている絶縁膜の一部が欠如せしめ
られ、当該トレンチ側壁部と当該絶縁膜との間に凹陥状
部が形成されている事を特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 当該コンタクトホールに埋め込まれた導
電性材料は、当該ゲート電極若しくはゲート配線部の少
なくとも一部を被覆すると共に、当該凹陥状部の内部に
延展せしめられている事を特徴とする請求項２記載の半
導体装置。 - 【請求項４】 少なくとも当該導電性材料が、当該ゲー
ト電極若しくはゲート配線部に於けるゲート側壁部及び
当該凹陥状部の内面部と接触する部分には、バリアメタ
ルが介在せしめられている事を特徴とする請求項１乃至
３の何れかに記載の半導体装置。 - 【請求項５】 少なくとも当該凹陥状部に隣接する当該
絶縁膜に不純物が注入せしめられている事を特徴とする
請求項１乃至４の何れかに記載の半導体装置。 - 【請求項６】 当該ゲート電極若しくはゲート配線部の
上面部及び当該基板に設けられた当該拡散層の表面にシ
リサイド層が形成されている事を特徴とする請求項１乃
至５の何れかに記載の半導体装置。 - 【請求項７】 当該トレンチ溝の側壁が当該半導体基板
の表面に対して７０〜８５度の角度をもって傾斜せしめ
られている事を特徴とする請求項１乃至６の何れかに記
載の半導体装置。 - 【請求項８】 当該トレンチ側壁部と当該絶縁膜との間
に形成される当該凹陥状部は、当該ゲート電極若しくは
ゲート配線部のゲート側壁部の近傍で且つ当該ゲート側
壁部に沿って形成されている当該トレンチ溝境界線に沿
って形成されている事を特徴とする請求項１乃至７の何
れかに記載の半導体装置。 - 【請求項９】 半導体基板上にトレンチ溝を形成し、当
該トレンチ溝内に絶縁膜層を形成して、素子分離領域を
形成する第１の工程、 当該半導体基板上にゲート電極層若しくはゲート配線部
層を形成する第２の工程、 当該半導体基板に於ける当該素子分離領域以外の領域
に、拡散層を形成する第３の工程、 当該半導体基板表面上に層間絶縁膜を形成したのち、リ
ソグラフ技術を使用して、互いに接合されるべき当該ゲ
ート電極層若しくはゲート配線部層の端部と当該拡散層
の端部とが近接して配置せしめられている部位に導電性
材料による電気的な接続部が形成されるコンタクトホー
ルを形成すると同時に、当該ゲート電極層若しくはゲー
ト配線部層の側面部を露出させると共に、当該トレンチ
部と当該絶縁膜層との境界部で、当該絶縁膜層側に凹陥
状部を形成せしめて、当該トレンチ溝部の上部縁部を露
出させる第４の工程、 少なくとも当該凹陥状部に不純物を注入して、当該凹陥
状部周縁の当該絶縁膜層に導電性材料を注入するコンタ
クト注入部を形成する第５の工程、 当該コンタクトホールを導電性材料で埋め込む第６の工
程、 とから構成されている特徴とする半導体装置の製造方
法。 - 【請求項１０】 当該第６の工程は、少なくとも、当該
凹陥状部の内表面及び当該ゲート電極層若しくはゲート
配線部層の側壁部及び上面部にバリアメタル層を形成し
た後に当該コンタクトホールを導電性材料で埋め込む操
作が行われるものである事を特徴とする請求項９記載の
半導体装置の製造方法。 - 【請求項１１】 当該第２の工程は、拡散層を形成した
後に、当該ゲート電極若しくはゲート配線部の上面部及
び当該基板に設けられた当該拡散層の表面にシリサイド
層を形成する工程が付加されている事を特徴とする請求
項９又は１０記載の半導体装置の製造方法。 - 【請求項１２】 半導体基板上にトレンチ溝を形成し、
当該トレンチ溝内に絶縁膜層を形成して、素子分離領域
を形成する第１の工程、 当該半導体基板上にゲート電極層若しくはゲート配線部
層を形成する第２の工程、 当該半導体基板に於ける当該素子分離領域以外の領域
に、拡散層を形成する第３の工程、 当該半導体基板表面上にレジスト膜を形成し、所定のパ
ターニングを行って、互いに接合されるべき当該ゲート
電極層若しくはゲート配線部層の端部と当該拡散層の端
部とが近接して配置せしめられている部位に導電性材料
による電気的な接続部が形成されるコンタクトホールを
形成すると同時に、当該ゲート電極層若しくはゲート配
線部層の側面部及び半導体基板表面を露出させると共
に、当該トレンチ部と当該絶縁膜層との境界部で、当該
絶縁膜層側に凹陥状部を形成せしめて、当該トレンチ溝
部の上部縁部を露出させる第４の工程、 当該レジスト膜を除去する第５の工程、 少なくとも当該凹陥状部及び露出された当該半導体基板
表面とに不純物を注入して、当該半導体基板表面と当該
凹陥状部周縁の当該絶縁膜層にコンタクト注入部を形成
する第６の工程、 少なくとも、当該ゲート電極層若しくはゲート配線部層
の表面及び側壁部並びに当該凹陥状部の内表面をシリサ
イド化する第７の工程、 当該半導体基板全面を層間絶縁膜層で被覆した後に、互
いに接合されるべき当該ゲート電極層若しくはゲート配
線部層の端部と当該拡散層の端部とが近接して配置せし
められている部位に導電性材料による電気的な接続部が
形成されるコンタクトホールを形成する第８の工程、及
び 当該コンタクトホールを導電性材料で埋め込む第９の
工程、 とから構成されている特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22963598A JP3180904B2 (ja) | 1998-08-14 | 1998-08-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22963598A JP3180904B2 (ja) | 1998-08-14 | 1998-08-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058825A JP2000058825A (ja) | 2000-02-25 |
| JP3180904B2 true JP3180904B2 (ja) | 2001-07-03 |
Family
ID=16895294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22963598A Expired - Fee Related JP3180904B2 (ja) | 1998-08-14 | 1998-08-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180904B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4561060B2 (ja) * | 2003-07-28 | 2010-10-13 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1998
- 1998-08-14 JP JP22963598A patent/JP3180904B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000058825A (ja) | 2000-02-25 |
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