JP2836575B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2836575B2 JP2836575B2 JP10560296A JP10560296A JP2836575B2 JP 2836575 B2 JP2836575 B2 JP 2836575B2 JP 10560296 A JP10560296 A JP 10560296A JP 10560296 A JP10560296 A JP 10560296A JP 2836575 B2 JP2836575 B2 JP 2836575B2
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- Japan
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- drain region
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に関し、特に高耐圧絶縁ゲート電界効果トランジ
スタ（ＩＧＦＥＴ）を有する半導体装置とその製造方法
に関する。
造方法に関し、特に高耐圧絶縁ゲート電界効果トランジ
スタ（ＩＧＦＥＴ）を有する半導体装置とその製造方法
に関する。
【０００２】
【従来の技術】高耐圧ＩＧＦＥＴにはいくつかの構造の
ものが知られているが、そのうちの一つに横型ＭＯＳＦ
ＥＴのドレイン領域を低濃度領域とこの低濃度領域に形
成された高濃度領域とで構成したものがある。以下、そ
のような高耐圧ＩＧＦＥＴについてその製造工程に沿っ
て説明する。
ものが知られているが、そのうちの一つに横型ＭＯＳＦ
ＥＴのドレイン領域を低濃度領域とこの低濃度領域に形
成された高濃度領域とで構成したものがある。以下、そ
のような高耐圧ＩＧＦＥＴについてその製造工程に沿っ
て説明する。
【０００３】まず、図４（ａ）に示すように、不純物濃
度１×１０15ｃｍ-3程度のＰ型シリコン基板１の表面
に、フィールド酸化膜２を形成して活性領域（ＩＧＦＥ
Ｔ形成領域Ｉ，ダイオード形成領域ＩＩ）を区画し、例
えばＯ2 雰囲気中で１０００℃、５〜２０分程度の熱酸
化を行なって活性領域上にゲート酸化膜３を厚さ１５０
〜４０ｎｍ形成した後、ゲートポリシリコン膜を堆積す
る。図示しないフォトレジスト膜でなるマスクを用いて
パターニングしてゲート電極４を形成する。次に、図４
（ｂ）に示すように、活性領域及びゲート電極４の一部
をフォトレジスト膜５でカバーして例えばリンを８０〜
１２０ｋｅＶ、１×１０12〜５×１０12ｃｍ-2の条件で
イオン注入して注入層６ａ−１，６ａ−２を形成し、フ
ォトレジスト膜５を除去し、不純物雰囲気中で９００〜
１２００℃、６０〜１００分程度の押込拡散を行なって
図４（ｃ）に示すように、深さ２〜４μｍ程度のＮ- 型
ドレイン領域６−１，Ｎ- 型拡散層６−２を形成する。
次に、図４（ｄ）に示すように、ゲート電極４の一部と
その隣りのＮ- 型ドレイン領域６−１をフォトレジスト
膜７でカバーし例えばヒ素またはリンを８０〜１６０ｋ
ｅＶ、５×１０15〜５×１０16ｃｍ-2の条件でイオン注
入し、フォトレジスト膜７を除去し、アニールを行なっ
て、図４（ｅ）に示すようにＮ+ 型ドレイン領域８Ｄ，
Ｎ+ 型ソース領域８Ｓ及びカソードコンタクト領域８Ｃ
を形成する。同様にボロンの注入を利用にアノードコン
タクト領域８Ａを形成する。
度１×１０15ｃｍ-3程度のＰ型シリコン基板１の表面
に、フィールド酸化膜２を形成して活性領域（ＩＧＦＥ
Ｔ形成領域Ｉ，ダイオード形成領域ＩＩ）を区画し、例
えばＯ2 雰囲気中で１０００℃、５〜２０分程度の熱酸
化を行なって活性領域上にゲート酸化膜３を厚さ１５０
〜４０ｎｍ形成した後、ゲートポリシリコン膜を堆積す
る。図示しないフォトレジスト膜でなるマスクを用いて
パターニングしてゲート電極４を形成する。次に、図４
（ｂ）に示すように、活性領域及びゲート電極４の一部
をフォトレジスト膜５でカバーして例えばリンを８０〜
１２０ｋｅＶ、１×１０12〜５×１０12ｃｍ-2の条件で
イオン注入して注入層６ａ−１，６ａ−２を形成し、フ
ォトレジスト膜５を除去し、不純物雰囲気中で９００〜
１２００℃、６０〜１００分程度の押込拡散を行なって
図４（ｃ）に示すように、深さ２〜４μｍ程度のＮ- 型
ドレイン領域６−１，Ｎ- 型拡散層６−２を形成する。
次に、図４（ｄ）に示すように、ゲート電極４の一部と
その隣りのＮ- 型ドレイン領域６−１をフォトレジスト
膜７でカバーし例えばヒ素またはリンを８０〜１６０ｋ
ｅＶ、５×１０15〜５×１０16ｃｍ-2の条件でイオン注
入し、フォトレジスト膜７を除去し、アニールを行なっ
て、図４（ｅ）に示すようにＮ+ 型ドレイン領域８Ｄ，
Ｎ+ 型ソース領域８Ｓ及びカソードコンタクト領域８Ｃ
を形成する。同様にボロンの注入を利用にアノードコン
タクト領域８Ａを形成する。
【０００４】次に、ＣＶＤ法により、図４（ｆ）に示す
ように、厚さ１．０μｍの酸化シリコン膜を層間絶縁膜
９として形成し、コンタクト孔ＣＳ，ＣＤ，ＣＣ，ＣＡ
を形成し、アルミニウム膜を堆積し、パターニングして
ドレイン電極１０Ｄ、ソース電極１０Ｓ及びアノード電
極１０Ａ、カソード電極１０Ｃを形成し、カバー絶縁膜
１１を形成する。このようにして形成された横型ＩＧＦ
ＥＴのドレイン耐圧ＢＶDSは約３０ボルトであった。た
だし、オフセット長（Ｎ- 型ドレイン領域６−１のゲー
ト電極下の端部からＮ+ 型ドレイン領域８Ｄまでの距
離）は１〜３μｍとするなお、Ｎ- 型拡散層６−２をカ
ソード領域とするＰＮ接合ダイオードは入力保護ダイオ
ードであり、アノード電極１０Ａを接地端子に接続し、
カソード電極１０Ｃを図示しない入力端子及び図した横
型ＩＧＦＥＴのゲート電極４に接続される。
ように、厚さ１．０μｍの酸化シリコン膜を層間絶縁膜
９として形成し、コンタクト孔ＣＳ，ＣＤ，ＣＣ，ＣＡ
を形成し、アルミニウム膜を堆積し、パターニングして
ドレイン電極１０Ｄ、ソース電極１０Ｓ及びアノード電
極１０Ａ、カソード電極１０Ｃを形成し、カバー絶縁膜
１１を形成する。このようにして形成された横型ＩＧＦ
ＥＴのドレイン耐圧ＢＶDSは約３０ボルトであった。た
だし、オフセット長（Ｎ- 型ドレイン領域６−１のゲー
ト電極下の端部からＮ+ 型ドレイン領域８Ｄまでの距
離）は１〜３μｍとするなお、Ｎ- 型拡散層６−２をカ
ソード領域とするＰＮ接合ダイオードは入力保護ダイオ
ードであり、アノード電極１０Ａを接地端子に接続し、
カソード電極１０Ｃを図示しない入力端子及び図した横
型ＩＧＦＥＴのゲート電極４に接続される。
【０００５】
【発明が解決しようとする課題】上述した従来の横型Ｉ
ＧＦＥＴは、低濃度ドレイン領域を設けることによりド
レイン−基板間の逆バイアス時に空乏層が伸び易くして
ドレイン耐圧ＢＶDSの向上を企っている。しかし、ドレ
イン耐圧ＢＶDSは、ゲート電極下のＮ- 型ドレイン領域
とＰ型シリコン基板１とのＰＮ接合の曲率半径の小さい
個所での降伏により決まり、ＰＮ接合本来の耐圧の半分
にも満たない低い電圧になってしまう。ドレイン耐圧を
もっと高くするにはＮ- 型ドレイン領域の不純物濃度を
一層低くしなければならない。従って、横型ＩＧＦＥＴ
単独の問題として見た場合、要求される耐圧毎にプロセ
ス条件を変更しなければならず、生産性が悪くなる。
ＧＦＥＴは、低濃度ドレイン領域を設けることによりド
レイン−基板間の逆バイアス時に空乏層が伸び易くして
ドレイン耐圧ＢＶDSの向上を企っている。しかし、ドレ
イン耐圧ＢＶDSは、ゲート電極下のＮ- 型ドレイン領域
とＰ型シリコン基板１とのＰＮ接合の曲率半径の小さい
個所での降伏により決まり、ＰＮ接合本来の耐圧の半分
にも満たない低い電圧になってしまう。ドレイン耐圧を
もっと高くするにはＮ- 型ドレイン領域の不純物濃度を
一層低くしなければならない。従って、横型ＩＧＦＥＴ
単独の問題として見た場合、要求される耐圧毎にプロセ
ス条件を変更しなければならず、生産性が悪くなる。
【０００６】なお、入力保護回路として図４に示したよ
うに保護ダイオードを使用する場合や、入力保護抵抗や
抵抗素子にＮ- 型ドレイン領域と同時に形成されるＮ-
型拡散層を用いる場合、横型ＩＧＦＥＴのドレイン耐圧
を高くすると半導体装置全体としての特性に影響する。
従って設計の自由度が制限されるという問題点もある。
うに保護ダイオードを使用する場合や、入力保護抵抗や
抵抗素子にＮ- 型ドレイン領域と同時に形成されるＮ-
型拡散層を用いる場合、横型ＩＧＦＥＴのドレイン耐圧
を高くすると半導体装置全体としての特性に影響する。
従って設計の自由度が制限されるという問題点もある。
【０００７】従って本発明の目的は、低濃度ドレイン領
域の不純物濃度や基本的な寸法を変更せずにドレイン耐
圧を向上できるＩＧＦＥＴを有する半導体装置とその製
造方法を提供することにある。
域の不純物濃度や基本的な寸法を変更せずにドレイン耐
圧を向上できるＩＧＦＥＴを有する半導体装置とその製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
表面部に第１導電型領域を有する半導体基板の前記第１
導電型半導体領域の表面部に所定間隔をもって並行配置
された第２導電型ソース領域並びに低濃度第２導電型ド
レイン領域及び前記低濃度第２導電型ドレイン領域に設
けられた高濃度第２導電型ドレイン領域と、前記第２導
電型ソース領域と低濃度第２導電型ドレイン領域とで挟
まれた第１導電型領域の表面をゲート絶縁膜を介して被
覆するゲート電極とを有する絶縁ゲート電界効果トラン
ジスタを有し、前記ゲート電極下部と高濃度第２導電型
ドレイン領域との間の低濃度第２導電型ドレイン領域の
表面部にこれより浅い溝が設けられそれによって前記低
濃度第２導電型ドレイン領域の不純物濃度がその表面部
より前記溝の底面で低くなされているというものであ
る。
表面部に第１導電型領域を有する半導体基板の前記第１
導電型半導体領域の表面部に所定間隔をもって並行配置
された第２導電型ソース領域並びに低濃度第２導電型ド
レイン領域及び前記低濃度第２導電型ドレイン領域に設
けられた高濃度第２導電型ドレイン領域と、前記第２導
電型ソース領域と低濃度第２導電型ドレイン領域とで挟
まれた第１導電型領域の表面をゲート絶縁膜を介して被
覆するゲート電極とを有する絶縁ゲート電界効果トラン
ジスタを有し、前記ゲート電極下部と高濃度第２導電型
ドレイン領域との間の低濃度第２導電型ドレイン領域の
表面部にこれより浅い溝が設けられそれによって前記低
濃度第２導電型ドレイン領域の不純物濃度がその表面部
より前記溝の底面で低くなされているというものであ
る。
【０００９】本発明半導体装置の製造方法は、表面部に
第１導電型領域を有する半導体基板を準備する工程と、
前記第１導電型領域の表面にゲート絶縁膜を形成しゲー
ト電極を形成し、前記ゲート電極をその一部に含むマス
クを使用して前記第１導電型領域の表面部のうち前記ゲ
ート電極の一方の側に不純物を導入してから熱拡散を行
なって低濃度第２導電型ドレイン領域を形成する工程
と、前記第１導電型領域の表面部のうち前記ゲート電極
の他方の側及び前記低濃度第２導電型ドレイン領域の表
面部に前記ゲート電極から所定距離はなれてそれぞれ第
２導電型ソース領域及び高濃度第２導電型ドレイン領域
を形成する工程と、前記低濃度第２導電型ドレイン領域
の前記ゲート電極直下部と高濃度第２導電型ドレイン領
域との間に溝を形成する工程とを含むというものであ
る。
第１導電型領域を有する半導体基板を準備する工程と、
前記第１導電型領域の表面にゲート絶縁膜を形成しゲー
ト電極を形成し、前記ゲート電極をその一部に含むマス
クを使用して前記第１導電型領域の表面部のうち前記ゲ
ート電極の一方の側に不純物を導入してから熱拡散を行
なって低濃度第２導電型ドレイン領域を形成する工程
と、前記第１導電型領域の表面部のうち前記ゲート電極
の他方の側及び前記低濃度第２導電型ドレイン領域の表
面部に前記ゲート電極から所定距離はなれてそれぞれ第
２導電型ソース領域及び高濃度第２導電型ドレイン領域
を形成する工程と、前記低濃度第２導電型ドレイン領域
の前記ゲート電極直下部と高濃度第２導電型ドレイン領
域との間に溝を形成する工程とを含むというものであ
る。
【００１０】又、溝を形成した後、絶縁膜を全面に堆積
し異方性エッチングを行なうことにより前記溝の側面に
スペーサを形成する工程を含むようにしてもよい。
し異方性エッチングを行なうことにより前記溝の側面に
スペーサを形成する工程を含むようにしてもよい。
【００１１】溝の底面で不純物濃度が低くなっているの
で空乏層が伸び易い。
で空乏層が伸び易い。
【００１２】又、溝を形成する工程を追加するだけで基
本的なプロセス条件の変更を要しない。
本的なプロセス条件の変更を要しない。
【００１３】
【発明の実施の形態】本発明の第１の実施の形態につい
て説明する。
て説明する。
【００１４】図１（ａ）に示すように、Ｐ型シリコン基
板１にＮ- 型ドレイン領域６−１、Ｎ- 型拡散層６−
２、Ｎ+ 型ドレイン領域８Ｄ、Ｎ+ 型ソース領域８Ｓ、
カソードコンタクト領域８Ｃ、アノードコンタクト領域
８Ａを形成するまでは、図４（ａ）〜（ｅ）を参照して
説明したのと全く同様である。
板１にＮ- 型ドレイン領域６−１、Ｎ- 型拡散層６−
２、Ｎ+ 型ドレイン領域８Ｄ、Ｎ+ 型ソース領域８Ｓ、
カソードコンタクト領域８Ｃ、アノードコンタクト領域
８Ａを形成するまでは、図４（ａ）〜（ｅ）を参照して
説明したのと全く同様である。
【００１５】次に、図１（ｂ）に示すように、フォトレ
ジスト膜１３をマスクとしてＮ- 型ドレイン領域６−１
のうちゲート電極４直下部とＮ+ 型ドレイン領域８Ｄと
の間の部分をエッチングして深さ０．５μｍ程度の溝１
４を形成する。次に、フォトレジスト膜１３を除去し、
厚さ１．０μｍの酸化シリコン膜９を層間絶縁膜９とし
て堆積し、コンタクト孔ＣＳ，ＣＤ等を形成し、ソース
電極１０Ｓ，ドレイン電極１０Ｄ等を形成し、カバー絶
縁膜１１を形成する。
ジスト膜１３をマスクとしてＮ- 型ドレイン領域６−１
のうちゲート電極４直下部とＮ+ 型ドレイン領域８Ｄと
の間の部分をエッチングして深さ０．５μｍ程度の溝１
４を形成する。次に、フォトレジスト膜１３を除去し、
厚さ１．０μｍの酸化シリコン膜９を層間絶縁膜９とし
て堆積し、コンタクト孔ＣＳ，ＣＤ等を形成し、ソース
電極１０Ｓ，ドレイン電極１０Ｄ等を形成し、カバー絶
縁膜１１を形成する。
【００１６】図２はＮ- 型ドレイン領域６−１の不純物
濃度プロファイルを示すグラフである。溝１４の底面で
の濃度は表面より２０％程度低くなっている。
濃度プロファイルを示すグラフである。溝１４の底面で
の濃度は表面より２０％程度低くなっている。
【００１７】従来例では、ソース電極１０Ｓを接地しド
レイン電極１０Ｄに正電圧を印加したときの空乏層が表
面まで伸びる前にＰＮ接合が降伏するのでドレイン耐圧
ＢＶDSが３０ボルト程度と低かったが、本実施の形態で
はＰＮ接合が降伏する前に溝の底面まで空乏層が伸びる
ようにできるので電界が緩和されドレイン耐圧ＢＶ
DSは、３０〜５０ボルトまで向上できた。ドレイン電圧
ＢＶDSは溝の深さにもよるがその上限は、ＰＮ接合本来
の降伏電圧すなわち、Ｎ- 型ドレイン領域６−１の底面
の平坦部における降伏電圧で与えられる。従って、所望
のドレイン耐圧に応じて溝の深さを定めればよい。
レイン電極１０Ｄに正電圧を印加したときの空乏層が表
面まで伸びる前にＰＮ接合が降伏するのでドレイン耐圧
ＢＶDSが３０ボルト程度と低かったが、本実施の形態で
はＰＮ接合が降伏する前に溝の底面まで空乏層が伸びる
ようにできるので電界が緩和されドレイン耐圧ＢＶ
DSは、３０〜５０ボルトまで向上できた。ドレイン電圧
ＢＶDSは溝の深さにもよるがその上限は、ＰＮ接合本来
の降伏電圧すなわち、Ｎ- 型ドレイン領域６−１の底面
の平坦部における降伏電圧で与えられる。従って、所望
のドレイン耐圧に応じて溝の深さを定めればよい。
【００１８】次に本発明の第２の実施の形態について説
明する。
明する。
【００１９】図３（ａ）に示すように、溝１３を形成し
た後、ＣＶＤ法により１５０〜２５０ｎｍ程度の酸化シ
リコン膜１５を全面に形成したのち異方性エッチングを
行なうことにより、図３（ｂ）に示すように、溝の側面
をスペーサ１５−１を形成する。このときゲート電極４
の側面にもスペーサ１５−２が形成される。次に、層間
絶縁膜９の形成等を行なう。層間絶縁膜９の表面が平坦
化される利点がある。
た後、ＣＶＤ法により１５０〜２５０ｎｍ程度の酸化シ
リコン膜１５を全面に形成したのち異方性エッチングを
行なうことにより、図３（ｂ）に示すように、溝の側面
をスペーサ１５−１を形成する。このときゲート電極４
の側面にもスペーサ１５−２が形成される。次に、層間
絶縁膜９の形成等を行なう。層間絶縁膜９の表面が平坦
化される利点がある。
【００２０】
【発明の効果】以上説明したように本発明の半導体装置
は、ＩＧＦＥＴの低濃度ドレイン領域の表面に溝を設け
ることにより溝部で低濃度ドレイン領域の厚さ方向に空
乏層が伸び易く電界を緩和できるのでドレイン耐圧を向
上できる。又、溝を形成する工程を追加するだけでそれ
以外の不純物濃度や基本的な寸法などのプロセス条件を
変更しないでよいのでＩＧＦＥＴ自体の生産性を向上で
きるし、ＩＧＦＥＴを含む半導体装置の高耐圧化を行な
う場合の設計の自由度が増えるという効果もある。
は、ＩＧＦＥＴの低濃度ドレイン領域の表面に溝を設け
ることにより溝部で低濃度ドレイン領域の厚さ方向に空
乏層が伸び易く電界を緩和できるのでドレイン耐圧を向
上できる。又、溝を形成する工程を追加するだけでそれ
以外の不純物濃度や基本的な寸法などのプロセス条件を
変更しないでよいのでＩＧＦＥＴ自体の生産性を向上で
きるし、ＩＧＦＥＴを含む半導体装置の高耐圧化を行な
う場合の設計の自由度が増えるという効果もある。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
【図２】Ｎ- 型ドレイン領域の不純物プロファイルを示
すグラフ。
すグラフ。
【図３】本発明の第２の実施の形態について説明するた
めの（ａ），（ｂ）に分図して示す工程順断面図。
めの（ａ），（ｂ）に分図して示す工程順断面図。
【図４】従来例について説明するための（ａ）〜（ｆ）
に分図して示す工程順断面図。
に分図して示す工程順断面図。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ フォトレジスト膜 ６−１ Ｎ- 型ドレイン領域 ６ａ−１ 注入層 ６−２ Ｎ- 型拡散層 ６ａ−２ 注入層 ７ フォトレジスト膜 ８Ａ アノードコンタクト領域 ８Ｃ カソードコンタクト領域 ８Ｄ Ｎ+ 型ドレイン領域 ８Ｓ Ｎ+ 型ソース領域 ９ 層間絶縁膜 １０Ａ アノード電極 １０Ｃ カソード電極 １０Ｄ ドレイン電極 １０Ｓ ソース電極 １１ カバー絶縁膜 ＣＡ，ＣＣ，ＣＤ，ＣＳ コンタクト孔 Ｉ ＩＧＦＥＴ形成領域 ＩＩ ダイオード形成領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (3)
- 【請求項１】 表面部に第１導電型領域を有する半導体
基板の前記第１導電型半導体領域の表面部に所定間隔を
もって並行配置された第２導電型ソース領域並びに低濃
度第２導電型ドレイン領域及び前記低濃度第２導電型ド
レイン領域に設けられた高濃度第２導電型ドレイン領域
と、前記第２導電型ソース領域と低濃度第２導電型ドレ
イン領域とで挟まれた第１導電型領域の表面をゲート絶
縁膜を介して被覆するゲート電極とを有する絶縁ゲート
電界効果トランジスタを有し、前記ゲート電極下部と高
濃度第２導電型ドレイン領域との間の低濃度第２導電型
ドレイン領域の表面部にこれより浅い溝が設けられそれ
によって前記低濃度第２導電型ドレイン領域の不純物濃
度がその表面部より前記溝の底面で低くなされているこ
とを特徴とする半導体装置。 - 【請求項２】 表面部に第１導電型領域を有する半導体
基板を準備する工程と、前記第１導電型領域の表面にゲ
ート絶縁膜を形成しゲート電極を形成し、前記ゲート電
極をその一部に含むマスクを使用して前記第１導電型領
域の表面部のうち前記ゲート電極の一方の側に不純物を
導入してから熱拡散を行なって低濃度第２導電型ドレイ
ン領域を形成する工程と、前記第１導電型領域の表面部
のうち前記ゲート電極の他方の側及び前記低濃度第２導
電型ドレイン領域の表面部に前記ゲート電極から所定距
離はなれてそれぞれ第２導電型ソース領域及び高濃度第
２導電型ドレイン領域を形成する工程と、前記低濃度第
２導電型ドレイン領域の前記ゲート電極直下部と高濃度
第２導電型ドレイン領域との間に溝を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 溝を形成した後、絶縁膜を全面に堆積し
異方性エッチングを行なうことにより前記溝の側面にス
ペーサを形成する工程を含む請求項２記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10560296A JP2836575B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10560296A JP2836575B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293858A JPH09293858A (ja) | 1997-11-11 |
| JP2836575B2 true JP2836575B2 (ja) | 1998-12-14 |
Family
ID=14412058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10560296A Expired - Lifetime JP2836575B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836575B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1211011B1 (en) * | 1999-10-20 | 2011-04-06 | Senju Metal Industry Co., Ltd. | Method of manufacturing a solder coated material ; corresponding solder coated material |
-
1996
- 1996-04-25 JP JP10560296A patent/JP2836575B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09293858A (ja) | 1997-11-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980908 |