JP3060976B2 - Ｍｏｓｆｅｔおよびその製造方法 - Google Patents
Ｍｏｓｆｅｔおよびその製造方法Info
- Publication number
- JP3060976B2 JP3060976B2 JP9008653A JP865397A JP3060976B2 JP 3060976 B2 JP3060976 B2 JP 3060976B2 JP 9008653 A JP9008653 A JP 9008653A JP 865397 A JP865397 A JP 865397A JP 3060976 B2 JP3060976 B2 JP 3060976B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- side wall
- silicon substrate
- insulating film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴおよ
びその製造方法に関し、特にソース領域およびドレイン
領域が浅く形成された構造のＭＯＳＦＥＴおよびその製
造方法に関する。
びその製造方法に関し、特にソース領域およびドレイン
領域が浅く形成された構造のＭＯＳＦＥＴおよびその製
造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴのゲート長を０．１μｍ以
下に微細化する上で問題となる現象として、しきい値が
ゲート長の微細化とともに減少する短チャネル効果があ
る。この短チャネル効果を抑制するためには、ソース領
域およびドレイン領域構造において、その拡散層の接合
深さ、特にゲート端付近の拡散層を浅くする方法が有効
である。
下に微細化する上で問題となる現象として、しきい値が
ゲート長の微細化とともに減少する短チャネル効果があ
る。この短チャネル効果を抑制するためには、ソース領
域およびドレイン領域構造において、その拡散層の接合
深さ、特にゲート端付近の拡散層を浅くする方法が有効
である。
【０００３】拡散層の接合深さを浅く形成する従来の方
法として、図１０に示すような低エネルギーイオン注入
法がある。この方法は、基板１０１表面のゲート電極１
０３脇のソース領域１０５およびドレイン領域１０６
に、例えば１０ｋｅＶ程度のできるだけ小さい値の注入
エネルギーで不純物イオンを注入する方法であり、不純
物イオン注入層１０４の深さを数十ｎｍ程度に浅くする
ことができる。
法として、図１０に示すような低エネルギーイオン注入
法がある。この方法は、基板１０１表面のゲート電極１
０３脇のソース領域１０５およびドレイン領域１０６
に、例えば１０ｋｅＶ程度のできるだけ小さい値の注入
エネルギーで不純物イオンを注入する方法であり、不純
物イオン注入層１０４の深さを数十ｎｍ程度に浅くする
ことができる。
【０００４】拡散層の接合深さをさらに浅くする従来の
方法として、図１１に示すような固層拡散法が例えば特
開平７−３１２４２２号公報において提案されている。
この方法は、ゲート電極１０３の横に例えばリンシリケ
イトガラス（ＰＳＧ）またはボロンシリケイトガラス
（ＢＳＧ）からなる不純物を含んだ絶縁膜として側壁１
０７をまず形成し、次いで熱処理により側壁１０７中の
不純物を基板１０１中に拡散する。これにより、拡散層
の深さを１０ｎｍから４０ｎｍ程度にでき、イオン注入
法に比べてより浅い拡散層を得ることができる。
方法として、図１１に示すような固層拡散法が例えば特
開平７−３１２４２２号公報において提案されている。
この方法は、ゲート電極１０３の横に例えばリンシリケ
イトガラス（ＰＳＧ）またはボロンシリケイトガラス
（ＢＳＧ）からなる不純物を含んだ絶縁膜として側壁１
０７をまず形成し、次いで熱処理により側壁１０７中の
不純物を基板１０１中に拡散する。これにより、拡散層
の深さを１０ｎｍから４０ｎｍ程度にでき、イオン注入
法に比べてより浅い拡散層を得ることができる。
【０００５】また、ソース領域・ドレイン領域の接合深
さをさらに浅くする方法として、図１２に示すような方
法が例えば特開平１−１２５９７７号公報において提案
されている。この方法は、ゲート電極１０３の横に絶縁
膜１０８を介してポリシリコンからなる導電性のあるサ
ブゲート１０９を設け、それに電圧を印加するものであ
り、この方法によれば、サブゲート１０９下の基板１０
１上にキャリヤが誘起され反転層となったキャリヤ誘起
層１１１が形成されきわめて浅い導伝層が形成される。
さをさらに浅くする方法として、図１２に示すような方
法が例えば特開平１−１２５９７７号公報において提案
されている。この方法は、ゲート電極１０３の横に絶縁
膜１０８を介してポリシリコンからなる導電性のあるサ
ブゲート１０９を設け、それに電圧を印加するものであ
り、この方法によれば、サブゲート１０９下の基板１０
１上にキャリヤが誘起され反転層となったキャリヤ誘起
層１１１が形成されきわめて浅い導伝層が形成される。
【０００６】また、反転層を形成した浅い接合をもった
ＭＯＳＦＥＴの他の構造として、例えば特開平１−２３
２７６５号公報には、第１ゲート電極の横に第２ゲート
電極として仕事関数の異なる材料、例えば第１ゲート電
極がｐ型シリコンにより形成されている場合には第２ゲ
ート電極にｎ型シリコンを用いたり、第１ゲート電極が
ｎ型シリコンにより形成されている場合には第２ゲート
電極に白金を用いるなどして、第２ゲート電極の下に反
転層を形成したものが提案されている。
ＭＯＳＦＥＴの他の構造として、例えば特開平１−２３
２７６５号公報には、第１ゲート電極の横に第２ゲート
電極として仕事関数の異なる材料、例えば第１ゲート電
極がｐ型シリコンにより形成されている場合には第２ゲ
ート電極にｎ型シリコンを用いたり、第１ゲート電極が
ｎ型シリコンにより形成されている場合には第２ゲート
電極に白金を用いるなどして、第２ゲート電極の下に反
転層を形成したものが提案されている。
【０００７】
【発明が解決しようとする課題】上述した従来のＭＯＳ
ＦＥＴでは、下記のような問題点があった。 （１）低エネルギーイオン注入法や固相拡散法において
は、拡散層の接合深さを１０ｎｍ以下とすることができ
ず、ゲート長０．１μｍ以下のＭＯＳＦＥＴにおいて十
分短チャネル効果を抑制することができない。 （２）サブゲートを設けて電圧を印加して反転層を形成
した構造においては、接合深さは浅いものの、動作時に
サブゲートに電圧を印加しつづけなければならないこと
と、サブゲートとゲート電極およびサブゲートとドレイ
ン領域の間に寄生容量が形成されるために、スイッチン
グ速度の低下を招く。 （３）仕事関数の異なる第２ゲート電極を設けた構造に
おいては、第２ゲート電極がゲート電極と接続してお
り、しかも導電性を持つことから、ゲート電圧印加時に
第２ゲート電極にも電圧がかかるため、第２ゲート電極
とチャネル間の寄生容量が存在してスイッチング速度の
低下をまねく。さらに、ゲート電極および第２ゲート電
極の導電性の型が異なるときは、それぞれに異なる不純
物を導入する必要があるためＭＯＳＦＥＴの形成工程が
複雑となる。
ＦＥＴでは、下記のような問題点があった。 （１）低エネルギーイオン注入法や固相拡散法において
は、拡散層の接合深さを１０ｎｍ以下とすることができ
ず、ゲート長０．１μｍ以下のＭＯＳＦＥＴにおいて十
分短チャネル効果を抑制することができない。 （２）サブゲートを設けて電圧を印加して反転層を形成
した構造においては、接合深さは浅いものの、動作時に
サブゲートに電圧を印加しつづけなければならないこと
と、サブゲートとゲート電極およびサブゲートとドレイ
ン領域の間に寄生容量が形成されるために、スイッチン
グ速度の低下を招く。 （３）仕事関数の異なる第２ゲート電極を設けた構造に
おいては、第２ゲート電極がゲート電極と接続してお
り、しかも導電性を持つことから、ゲート電圧印加時に
第２ゲート電極にも電圧がかかるため、第２ゲート電極
とチャネル間の寄生容量が存在してスイッチング速度の
低下をまねく。さらに、ゲート電極および第２ゲート電
極の導電性の型が異なるときは、それぞれに異なる不純
物を導入する必要があるためＭＯＳＦＥＴの形成工程が
複雑となる。
【０００８】本発明の目的は、短チャネル効果を抑制す
るのに充分な拡散層の接合深さを、寄生容量増加による
スイッチング速度の低下、製造工程の複雑化などの問題
を引き起こさず実現したＭＯＳＦＥＴを提供することで
ある。
るのに充分な拡散層の接合深さを、寄生容量増加による
スイッチング速度の低下、製造工程の複雑化などの問題
を引き起こさず実現したＭＯＳＦＥＴを提供することで
ある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＭＯＳＦＥＴは、シリコン基板の上にゲー
ト絶縁膜を介して設けられたゲート電極と、前記ゲート
電極の側壁部に設けられたゲート側壁と、前記シリコン
基板上に設けられたソース領域とドレイン領域とを有す
るＭＯＳＦＥＴにおいて、前記ゲート側壁が、シリコン
よりバンドギャップが大きく非導電性の半導体層により
形成されるとともに不純物が導入されていることを特徴
とする。
に、本発明のＭＯＳＦＥＴは、シリコン基板の上にゲー
ト絶縁膜を介して設けられたゲート電極と、前記ゲート
電極の側壁部に設けられたゲート側壁と、前記シリコン
基板上に設けられたソース領域とドレイン領域とを有す
るＭＯＳＦＥＴにおいて、前記ゲート側壁が、シリコン
よりバンドギャップが大きく非導電性の半導体層により
形成されるとともに不純物が導入されていることを特徴
とする。
【００１０】本発明は、ゲート側壁にシリコンよりバン
ドギャップの大きな半導体を用いているので、ゲート側
壁にドープされた不純物がドナーの場合はその電子のエ
ネルギーはシリコン基板の伝導帯のエネルギー準位より
高くなり、アクセプタの場合はシリコン基板の価電子帯
のエネルギー準位より低くなる。そのため、ゲート側壁
にドナーがドープされていれば、そのエネルギーとシリ
コン基板の伝導帯のエネルギー差のため、ゲート側壁か
らその下のシリコン基板上に電子が移動・蓄積される。
他方、アクセプタがドープされていれば、正孔が移動・
蓄積される。この電子や正孔にはゲート側壁の方向に押
し付けられるように力が働くため、これらの蓄積層はシ
ート状に薄く形成され、その厚さは５ｎｍ以下となる。
このため、この部分をソース領域やドレイン領域のゲー
ト端として用いれば、５ｎｍ以下の極めて薄いソース領
域・ドレイン領域端を形成することができ短チャネル効
果を抑制することができる。
ドギャップの大きな半導体を用いているので、ゲート側
壁にドープされた不純物がドナーの場合はその電子のエ
ネルギーはシリコン基板の伝導帯のエネルギー準位より
高くなり、アクセプタの場合はシリコン基板の価電子帯
のエネルギー準位より低くなる。そのため、ゲート側壁
にドナーがドープされていれば、そのエネルギーとシリ
コン基板の伝導帯のエネルギー差のため、ゲート側壁か
らその下のシリコン基板上に電子が移動・蓄積される。
他方、アクセプタがドープされていれば、正孔が移動・
蓄積される。この電子や正孔にはゲート側壁の方向に押
し付けられるように力が働くため、これらの蓄積層はシ
ート状に薄く形成され、その厚さは５ｎｍ以下となる。
このため、この部分をソース領域やドレイン領域のゲー
ト端として用いれば、５ｎｍ以下の極めて薄いソース領
域・ドレイン領域端を形成することができ短チャネル効
果を抑制することができる。
【００１１】本発明の実施態様によれば、前記ゲート側
壁が空乏化することにより非導電性となっている。
壁が空乏化することにより非導電性となっている。
【００１２】また、本発明の実施態様によれば、前記ゲ
ート側壁と前記ゲート電極の間、または前記ゲート側壁
と前記シリコン基板の間、または前記ゲート側壁と前記
ゲート電極および前記ゲート側壁と前記シリコン基板と
の間に絶縁膜が設けられている。
ート側壁と前記ゲート電極の間、または前記ゲート側壁
と前記シリコン基板の間、または前記ゲート側壁と前記
ゲート電極および前記ゲート側壁と前記シリコン基板と
の間に絶縁膜が設けられている。
【００１３】本発明は、絶縁膜をゲート側壁とゲート電
極またはゲート側壁とシリコン基板の間に設けるように
したものである。したがって、ゲート側壁とゲート電極
またはゲート側壁とシリコン基板との間の絶縁性を向上
することができる。
極またはゲート側壁とシリコン基板の間に設けるように
したものである。したがって、ゲート側壁とゲート電極
またはゲート側壁とシリコン基板との間の絶縁性を向上
することができる。
【００１４】また、本発明のＭＯＳＦＥＴの製造方法
は、シリコン基板の上にゲート絶縁膜を介して設けられ
たゲート電極と、前記ゲート電極の側壁部に設けられ、
シリコンよりバンドギャップが大きく非導電性の半導体
層により形成されるとともに不純物が導入されているゲ
ート側壁と、前記シリコン基板上に設けられたソース領
域とドレイン領域とを有するＭＯＳＦＥＴの製造方法に
おいて、前記ゲート側壁への不純物の導入を、前記ソー
ス領域および前記ドレイン領域への不純物イオン注入ま
たは前記ゲート電極への不純物イオン注入と同時に行う
ことを特徴とする。
は、シリコン基板の上にゲート絶縁膜を介して設けられ
たゲート電極と、前記ゲート電極の側壁部に設けられ、
シリコンよりバンドギャップが大きく非導電性の半導体
層により形成されるとともに不純物が導入されているゲ
ート側壁と、前記シリコン基板上に設けられたソース領
域とドレイン領域とを有するＭＯＳＦＥＴの製造方法に
おいて、前記ゲート側壁への不純物の導入を、前記ソー
ス領域および前記ドレイン領域への不純物イオン注入ま
たは前記ゲート電極への不純物イオン注入と同時に行う
ことを特徴とする。
【００１５】本発明は、ゲート側壁への不純物導入を、
ソース領域およびドレイン領域への不純物イオン注入ま
たはゲート電極への不純物イオン注入と同時に行うよう
にしたものである。
ソース領域およびドレイン領域への不純物イオン注入ま
たはゲート電極への不純物イオン注入と同時に行うよう
にしたものである。
【００１６】したがって、ゲート側壁へイオン注入する
独自の工程を必要としないので、製造工程数を減らすこ
とができる。
独自の工程を必要としないので、製造工程数を減らすこ
とができる。
【００１７】また、本発明のＭＯＳＦＥＴは、シリコン
基板の上にゲート絶縁膜を介して設けられたゲート電極
と、前記ゲート電極の側壁部に設けられたゲート側壁
と、前記シリコン基板上に設けられたソース領域とドレ
イン領域とを有するＭＯＳＦＥＴにおいて、前記ゲート
側壁が強誘電体材料により形成され、前記シリコン基板
がｐ形の場合には前記ゲート電極から前記シリコン基板
の方向に分極され、前記シリコン基板がｎ形の場合は前
記シリコン基板からゲート電極の方向に分極されている
ことを特徴とする。
基板の上にゲート絶縁膜を介して設けられたゲート電極
と、前記ゲート電極の側壁部に設けられたゲート側壁
と、前記シリコン基板上に設けられたソース領域とドレ
イン領域とを有するＭＯＳＦＥＴにおいて、前記ゲート
側壁が強誘電体材料により形成され、前記シリコン基板
がｐ形の場合には前記ゲート電極から前記シリコン基板
の方向に分極され、前記シリコン基板がｎ形の場合は前
記シリコン基板からゲート電極の方向に分極されている
ことを特徴とする。
【００１８】本発明は、ゲート側壁に分極された強誘電
体を用いているので、その分極方向により電子または正
孔がゲート側壁とシリコン基板の界面のシリコン基板側
に誘起され、その単位面積当たりの濃度は１×１０14ｃ
ｍ-2程度となる。そして、この電子や正孔にはゲート側
壁の方向に押し付けられるように力が働くため、これら
の層はシート状に薄く形成され、その厚さは５ｎｍ以下
となる。このため、この部分をソース領域領域やドレイ
ン領域のゲート端として用いれば、５ｎｍ以下の極めて
薄いソース領域・ドレイン領域端を形成することができ
短チャネル効果を抑制することができる。
体を用いているので、その分極方向により電子または正
孔がゲート側壁とシリコン基板の界面のシリコン基板側
に誘起され、その単位面積当たりの濃度は１×１０14ｃ
ｍ-2程度となる。そして、この電子や正孔にはゲート側
壁の方向に押し付けられるように力が働くため、これら
の層はシート状に薄く形成され、その厚さは５ｎｍ以下
となる。このため、この部分をソース領域領域やドレイ
ン領域のゲート端として用いれば、５ｎｍ以下の極めて
薄いソース領域・ドレイン領域端を形成することができ
短チャネル効果を抑制することができる。
【００１９】また、本発明の実施態様によれば、前記ゲ
ート側壁と前記ゲート電極の間、または前記ゲート側壁
と前記シリコン基板の間、または前記ゲート側壁と前記
ゲート電極および前記ゲート側壁と前記シリコン基板と
の間に絶縁膜が設けられている。
ート側壁と前記ゲート電極の間、または前記ゲート側壁
と前記シリコン基板の間、または前記ゲート側壁と前記
ゲート電極および前記ゲート側壁と前記シリコン基板と
の間に絶縁膜が設けられている。
【００２０】本発明は、絶縁膜をゲート側壁とゲート電
極またはゲート側壁とシリコン基板の間に設けるように
したものである。したがって、ゲート側壁とゲート電極
またはゲート側壁とシリコン基板との間の絶縁性を向上
することができる。
極またはゲート側壁とシリコン基板の間に設けるように
したものである。したがって、ゲート側壁とゲート電極
またはゲート側壁とシリコン基板との間の絶縁性を向上
することができる。
【００２１】また、本発明のＭＯＳＦＥＴは、シリコン
基板の上にゲート絶縁膜を介して設けられたゲート電極
と、前記ゲート電極の側壁部に設けられ強誘電体材料に
より形成されたゲート側壁と、前記シリコン基板上に設
けられたソース領域とドレイン領域とを有するＭＯＳＦ
ＥＴの製造方法において、層間絶縁膜を前記シリコン基
板の上に形成し、前記層間絶縁膜に前記シリコン基板へ
通ずるコンタクト穴を形成し、前記コンタクト穴を金属
で埋め込みコンタクト埋め込みとする工程と、前記ゲー
ト側壁上部に前記層間絶縁膜を介して第１の電極を形成
し、前記コンタクト埋め込みの上部に第２の電極を形成
する工程と、前記第１の電極と前記第２の電極との間に
電圧を印加し、前記ゲート側壁を分極する工程とを有す
ることを特徴とする。
基板の上にゲート絶縁膜を介して設けられたゲート電極
と、前記ゲート電極の側壁部に設けられ強誘電体材料に
より形成されたゲート側壁と、前記シリコン基板上に設
けられたソース領域とドレイン領域とを有するＭＯＳＦ
ＥＴの製造方法において、層間絶縁膜を前記シリコン基
板の上に形成し、前記層間絶縁膜に前記シリコン基板へ
通ずるコンタクト穴を形成し、前記コンタクト穴を金属
で埋め込みコンタクト埋め込みとする工程と、前記ゲー
ト側壁上部に前記層間絶縁膜を介して第１の電極を形成
し、前記コンタクト埋め込みの上部に第２の電極を形成
する工程と、前記第１の電極と前記第２の電極との間に
電圧を印加し、前記ゲート側壁を分極する工程とを有す
ることを特徴とする。
【００２２】本発明は、シリコン基板上に層間絶縁膜を
形成し、その層間絶縁膜にシリコン基板と電気的に接続
するためのコンタクト埋め込みを設けるとともに層間絶
縁膜を介したゲート電極上部とコンタクト埋め込み上に
それぞれ電極を設けるようにしたものである。
形成し、その層間絶縁膜にシリコン基板と電気的に接続
するためのコンタクト埋め込みを設けるとともに層間絶
縁膜を介したゲート電極上部とコンタクト埋め込み上に
それぞれ電極を設けるようにしたものである。
【００２３】したがって、その設けられた２つの電極間
に電圧を印加することにより、ゲート側壁を分極するこ
とができる。
に電圧を印加することにより、ゲート側壁を分極するこ
とができる。
【００２４】また、本発明のＭＯＳＦＥＴは、シリコン
基板の上に複数のウェルが設けられ、前記各ウェル上に
複数のゲート絶縁膜を介して設けられた複数のゲート電
極と、前記各ゲート電極の側壁部に設けられ強誘電体材
料により形成された複数のゲート側壁と、前記各ウェル
上に設けられた複数のソース領域と複数のドレイン領域
とを有するＭＯＳＦＥＴの製造方法において、層間絶縁
膜を前記シリコン基板の上に形成し、前記層間絶縁膜に
前記各ウェルへ通ずる複数のコンタクト穴を形成し、前
記各コンタクト穴を金属で埋め込みコンタクト埋め込み
とする工程と、前記各ゲート側壁上部に前記層間絶縁膜
を介して複数の第１の電極を形成し、前記各コンタクト
埋め込みの上部に複数の第２の電極を形成する工程と、
前記各第１の電極どうしと前記各第２の電極どうしをそ
れぞれ配線により接続し、接続された前記各配線の間に
電圧を印加し、前記各ゲート側壁を分極する工程とを有
することを特徴とする。
基板の上に複数のウェルが設けられ、前記各ウェル上に
複数のゲート絶縁膜を介して設けられた複数のゲート電
極と、前記各ゲート電極の側壁部に設けられ強誘電体材
料により形成された複数のゲート側壁と、前記各ウェル
上に設けられた複数のソース領域と複数のドレイン領域
とを有するＭＯＳＦＥＴの製造方法において、層間絶縁
膜を前記シリコン基板の上に形成し、前記層間絶縁膜に
前記各ウェルへ通ずる複数のコンタクト穴を形成し、前
記各コンタクト穴を金属で埋め込みコンタクト埋め込み
とする工程と、前記各ゲート側壁上部に前記層間絶縁膜
を介して複数の第１の電極を形成し、前記各コンタクト
埋め込みの上部に複数の第２の電極を形成する工程と、
前記各第１の電極どうしと前記各第２の電極どうしをそ
れぞれ配線により接続し、接続された前記各配線の間に
電圧を印加し、前記各ゲート側壁を分極する工程とを有
することを特徴とする。
【００２５】本発明は、１つのシリコン基板の複数のウ
ェル上に設けられた複数のＭＯＳＦＥＴに対して、シリ
コン基板上に層間絶縁膜を形成し、その層間絶縁膜に各
ウェルと電気的に接続するためのコンタクト埋め込みを
設けるとともに層間絶縁膜を介したゲート電極上部とコ
ンタクト埋め込み上にそれぞれ第１と第２の電極を設
け、第１の電極どうしと第２の電極どうしを配線により
接続したものである。
ェル上に設けられた複数のＭＯＳＦＥＴに対して、シリ
コン基板上に層間絶縁膜を形成し、その層間絶縁膜に各
ウェルと電気的に接続するためのコンタクト埋め込みを
設けるとともに層間絶縁膜を介したゲート電極上部とコ
ンタクト埋め込み上にそれぞれ第１と第２の電極を設
け、第１の電極どうしと第２の電極どうしを配線により
接続したものである。
【００２６】したがって、その接続された２つの電極間
に電圧を印加することにより、複数のＭＯＳＦＥＴの強
誘電体側壁を同時に分極することができる。
に電圧を印加することにより、複数のＭＯＳＦＥＴの強
誘電体側壁を同時に分極することができる。
【００２７】また、本発明の実施態様によれば、第１と
第２の電極を除去する工程をさらに有する。
第２の電極を除去する工程をさらに有する。
【００２８】本発明は、ゲート側壁の分極を行った後に
第１と第２の電極を除去するようにして、以後のプロセ
スを進める上で障害とならないようにしたものである。
したがて、ＭＯＳＦＥＴの製作が容易になる。
第１と第２の電極を除去するようにして、以後のプロセ
スを進める上で障害とならないようにしたものである。
したがて、ＭＯＳＦＥＴの製作が容易になる。
【００２９】また、本発明の実施態様によれば、前記ゲ
ート側壁より外側のソース領域およびドレイン領域部が
金属材料により形成されていることを特徴とする。
ート側壁より外側のソース領域およびドレイン領域部が
金属材料により形成されていることを特徴とする。
【００３０】本発明は、ソース領域およびドレイン領域
を金属材料により形成するようにしたものである。した
がって、イオン注入の工程が不要となりＭＯＳＦＥＴを
製造するための工程数を減らすことができる。
を金属材料により形成するようにしたものである。した
がって、イオン注入の工程が不要となりＭＯＳＦＥＴを
製造するための工程数を減らすことができる。
【００３１】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。 （第１の実施形態）図１は本発明の第１の実施形態のＭ
ＯＳＦＥＴの製造方法を示す断面摸式図、図２は図１の
ＭＯＳＦＥＴの構造を示す断面摸式図である。
図面を参照して詳細に説明する。 （第１の実施形態）図１は本発明の第１の実施形態のＭ
ＯＳＦＥＴの製造方法を示す断面摸式図、図２は図１の
ＭＯＳＦＥＴの構造を示す断面摸式図である。
【００３２】本実施形態のＭＯＳＦＥＴの製造方法を図
１を用いて説明する。
１を用いて説明する。
【００３３】本実施形態は、不純物濃度が１×１０14ｃ
ｍ-3程度のｐ型シリコンの基板１上に酸化シリコンでで
きた５ｎｍ厚のゲート絶縁膜２を形成し、絶縁膜２の上
にｎ型ポリシリコン膜を２００ｎｍ形成した後、レジス
ト塗布、露光、現像工程をへてエッチングによりゲート
電極３を形成する（図１（ａ））。
ｍ-3程度のｐ型シリコンの基板１上に酸化シリコンでで
きた５ｎｍ厚のゲート絶縁膜２を形成し、絶縁膜２の上
にｎ型ポリシリコン膜を２００ｎｍ形成した後、レジス
ト塗布、露光、現像工程をへてエッチングによりゲート
電極３を形成する（図１（ａ））。
【００３４】次に、基板１上にノンドープのシリコンカ
ーバイドを５０ｎｍ形成した後、異方性エッチングによ
りゲート側壁４を形成する（図１（ｂ））。
ーバイドを５０ｎｍ形成した後、異方性エッチングによ
りゲート側壁４を形成する（図１（ｂ））。
【００３５】この後、ＭＯＳＦＥＴ全面に砒素または燐
をイオン注入することにより、ゲート電極３、ゲート側
壁４への不純物導入と、基板１表面上にソース領域５お
よびドレイン領域６の形成を同時に行う（図１
（ｃ））。この後、１０００℃、３０秒間の熱処理を行
い不純物を活性化させる。
をイオン注入することにより、ゲート電極３、ゲート側
壁４への不純物導入と、基板１表面上にソース領域５お
よびドレイン領域６の形成を同時に行う（図１
（ｃ））。この後、１０００℃、３０秒間の熱処理を行
い不純物を活性化させる。
【００３６】上記の方法によれば、ゲート側壁４への不
純物導入をソース領域５・ドレイン領域６へのイオン注
入と同時に行うことができるので、工程数の増加を回避
することができる。
純物導入をソース領域５・ドレイン領域６へのイオン注
入と同時に行うことができるので、工程数の増加を回避
することができる。
【００３７】本実施形態のＭＯＳＦＥＴの構造を図２を
用いて説明する。
用いて説明する。
【００３８】本実施形態のＭＯＳＦＥＴは、ゲート側壁
４がシリコンよりバンドギャップの大きなシリコンカー
バイドであるため、その中の電子はエネルギーの低いシ
リコンにより形成された基板１の表面に移動し、キャリ
ヤ誘起層７が形成される。このキャリヤ誘起層７は電子
の波動関数程度の広がりしか持たないために、その厚さ
は５ｎｍ以下と薄くなり短チャネル効果を抑制すること
ができる。
４がシリコンよりバンドギャップの大きなシリコンカー
バイドであるため、その中の電子はエネルギーの低いシ
リコンにより形成された基板１の表面に移動し、キャリ
ヤ誘起層７が形成される。このキャリヤ誘起層７は電子
の波動関数程度の広がりしか持たないために、その厚さ
は５ｎｍ以下と薄くなり短チャネル効果を抑制すること
ができる。
【００３９】また、ゲート側壁４は半導体で形成されて
いるため、伝導性をもつ可能性があり、その場合にはゲ
ート側壁４はゲート電極３の一部となって実質上ゲート
長が大きくなったり、ドレイン領域６との容量増加の原
因となるため、ゲート側壁４は導電性をもたなくする必
要がある。そのためには、ドナーやアクセプタが空乏化
する程度にゲート側壁４の厚さを薄くする必要がある。
いるため、伝導性をもつ可能性があり、その場合にはゲ
ート側壁４はゲート電極３の一部となって実質上ゲート
長が大きくなったり、ドレイン領域６との容量増加の原
因となるため、ゲート側壁４は導電性をもたなくする必
要がある。そのためには、ドナーやアクセプタが空乏化
する程度にゲート側壁４の厚さを薄くする必要がある。
【００４０】しかし本実施形態では、ゲート側壁４の膜
厚は５０ｎｍと薄いため、電子はすべて基板１に移動
し、ゲート側壁４は空乏化し伝導性を持たなくなる。そ
のため、寄生容量の増加などによりＭＯＳＦＥＴの特性
を劣化させることはない。
厚は５０ｎｍと薄いため、電子はすべて基板１に移動
し、ゲート側壁４は空乏化し伝導性を持たなくなる。そ
のため、寄生容量の増加などによりＭＯＳＦＥＴの特性
を劣化させることはない。
【００４１】本実施形態では、不純物をｎ型ＭＯＳＦＥ
Ｔの場合の導伝型として記述したが、ｐ型ＭＯＳＦＥＴ
の場合には、導伝型を逆にした不純物を用いればよい。
Ｔの場合の導伝型として記述したが、ｐ型ＭＯＳＦＥＴ
の場合には、導伝型を逆にした不純物を用いればよい。
【００４２】また、ここではゲート側壁４の材料とし
て、シリコンカーバイドを用いたが、ダイヤモンドやガ
リウムヒソ、インジウムリンなどシリコンよりバンドギ
ャップの大きい材料を用いれば同様な効果が得られる。
ただし、そのなかの元素がシリコン中に拡散しないよう
なプロセスや材料にする必要がある。 （第２の実施形態）図３は本発明の第２の実施形態のＭ
ＯＳＦＥＴの構造を示す断面摸式図である。図２中と同
番号は同じ構成要素を示す。
て、シリコンカーバイドを用いたが、ダイヤモンドやガ
リウムヒソ、インジウムリンなどシリコンよりバンドギ
ャップの大きい材料を用いれば同様な効果が得られる。
ただし、そのなかの元素がシリコン中に拡散しないよう
なプロセスや材料にする必要がある。 （第２の実施形態）図３は本発明の第２の実施形態のＭ
ＯＳＦＥＴの構造を示す断面摸式図である。図２中と同
番号は同じ構成要素を示す。
【００４３】本実施形態は、図２の第１の実施形態に対
して、ゲート電極３の形成後にキャリヤが通過できない
厚さ５ｎｍ程度の酸化シリコン膜を絶縁膜８として、ゲ
ート側壁４とゲート電極３およびゲート側壁４と基板１
との間に形成したものである。
して、ゲート電極３の形成後にキャリヤが通過できない
厚さ５ｎｍ程度の酸化シリコン膜を絶縁膜８として、ゲ
ート側壁４とゲート電極３およびゲート側壁４と基板１
との間に形成したものである。
【００４４】本実施形態は、絶縁膜８、ゲート側壁４を
形成した後、ＭＯＳＦＥＴ全面に不純物をイオン注入す
ることにより、第１の実施形態と同様にゲート側壁４に
不純物を導入することができる。
形成した後、ＭＯＳＦＥＴ全面に不純物をイオン注入す
ることにより、第１の実施形態と同様にゲート側壁４に
不純物を導入することができる。
【００４５】本実施形態のＭＯＳＦＥＴは、第１の実施
形態と同様に短チャネル効果を抑制することができ、さ
らに絶縁膜８が存在するために、ゲート側壁４とゲート
電極３およびゲート側壁４と基板１間の絶縁性を向上す
ることができる。
形態と同様に短チャネル効果を抑制することができ、さ
らに絶縁膜８が存在するために、ゲート側壁４とゲート
電極３およびゲート側壁４と基板１間の絶縁性を向上す
ることができる。
【００４６】本実施形態ではゲート側壁４とゲート電極
３およびゲート側壁４と基板１との間に絶縁膜８が設け
られていたが、ゲート側壁４とゲート電極３の間または
ゲート側壁４と基板１の間のみに絶縁膜８が設けられて
いてもよい。 （第３の実施形態）図４は本発明の第３の実施形態のＭ
ＯＳＦＥＴの製造方法を示す断面摸式図、図５は図４の
ＭＯＳＦＥＴの強誘電体側壁４４の分極方法を示す断面
模式図、図６は図４のＭＯＳＦＥＴの強誘電体側壁４４
の分極方向を示す断面模式図、図７は図４のＭＯＳＦＥ
Ｔの構造を示す断面模式図である。
３およびゲート側壁４と基板１との間に絶縁膜８が設け
られていたが、ゲート側壁４とゲート電極３の間または
ゲート側壁４と基板１の間のみに絶縁膜８が設けられて
いてもよい。 （第３の実施形態）図４は本発明の第３の実施形態のＭ
ＯＳＦＥＴの製造方法を示す断面摸式図、図５は図４の
ＭＯＳＦＥＴの強誘電体側壁４４の分極方法を示す断面
模式図、図６は図４のＭＯＳＦＥＴの強誘電体側壁４４
の分極方向を示す断面模式図、図７は図４のＭＯＳＦＥ
Ｔの構造を示す断面模式図である。
【００４７】本実施形態のＭＯＳＦＥＴの製造方法を図
４を用いて説明する。
４を用いて説明する。
【００４８】本実施形態は、不純物濃度が１×１０14ｃ
ｍ-3程度のｐ型シリコンの基板４１上に酸化シリコンで
できた５ｎｍ厚のゲート絶縁膜４２、ｎ型ポリシリコン
膜を２００ｎｍ形成した後、レジスト塗布、露光、現像
工程をへてエッチングによりゲート電極４３を形成する
（図４（ａ））。
ｍ-3程度のｐ型シリコンの基板４１上に酸化シリコンで
できた５ｎｍ厚のゲート絶縁膜４２、ｎ型ポリシリコン
膜を２００ｎｍ形成した後、レジスト塗布、露光、現像
工程をへてエッチングによりゲート電極４３を形成する
（図４（ａ））。
【００４９】次に、ＰＺＴなどの強誘電体膜４０をゲー
ト電極４３と基板４１の上に厚さ５０ｎｍで形成し（図
４（ｂ））、異方性エッチングにより強誘電体側壁４４
を形成する（図４（ｃ））。
ト電極４３と基板４１の上に厚さ５０ｎｍで形成し（図
４（ｂ））、異方性エッチングにより強誘電体側壁４４
を形成する（図４（ｃ））。
【００５０】この後、基板４１の表面上に不純物をイオ
ン注入することにより、ソース領域４５およびドレイン
領域４６を形成することができる。このあと、１０００
℃、３０秒間の熱処理を行い不純物を活性化させる。
ン注入することにより、ソース領域４５およびドレイン
領域４６を形成することができる。このあと、１０００
℃、３０秒間の熱処理を行い不純物を活性化させる。
【００５１】次に本実施形態のＭＯＳＦＥＴの強誘電体
側壁４４の分極方法を図５を用いて説明する。図４中と
同番号は同じ構成要素を示す。
側壁４４の分極方法を図５を用いて説明する。図４中と
同番号は同じ構成要素を示す。
【００５２】ＭＯＳＦＥＴを素子分離９３およびコンタ
クト層９４とともに基板４１に形成したあと、層間絶縁
膜９９を形成し、基板４１へ通ずるコンタクト穴を形成
し、それをタングステンなどで埋め込み、コンタクト埋
め込み１００を形成する。
クト層９４とともに基板４１に形成したあと、層間絶縁
膜９９を形成し、基板４１へ通ずるコンタクト穴を形成
し、それをタングステンなどで埋め込み、コンタクト埋
め込み１００を形成する。
【００５３】素子分離９３は、ＳｉＯ2等により形成さ
れ、１つのチップ上に複数のＭＯＳＦＥＴを形成する場
合等に、それぞれのＭＯＳＦＥＴどうしを電気的に分離
するためのものである。
れ、１つのチップ上に複数のＭＯＳＦＥＴを形成する場
合等に、それぞれのＭＯＳＦＥＴどうしを電気的に分離
するためのものである。
【００５４】コンタクト層９４は、コンタクト埋め込み
１００と基板４１との間を電気的に低抵抗で接続するた
めに、基板４１と同じ不純物を高濃度で導入した層であ
る。
１００と基板４１との間を電気的に低抵抗で接続するた
めに、基板４１と同じ不純物を高濃度で導入した層であ
る。
【００５５】その後、コンタクト埋め込み１００の上に
電極１１３を形成し、層間絶縁膜９９を挟んだゲート電
極９５上に電極１１２を形成する。
電極１１３を形成し、層間絶縁膜９９を挟んだゲート電
極９５上に電極１１２を形成する。
【００５６】そして、電極１１２と電極１１３の間に電
圧を印加し、強誘電体側壁４４を分極する。電圧の印加
の仕方は、ｎ型ＭＯＳＦＥＴでは基板４１に対して電極
１１２を正にし、ｐ型ＭＯＳＦＥＴでは基板４１に対し
て電極１１２を負にすればよい。
圧を印加し、強誘電体側壁４４を分極する。電圧の印加
の仕方は、ｎ型ＭＯＳＦＥＴでは基板４１に対して電極
１１２を正にし、ｐ型ＭＯＳＦＥＴでは基板４１に対し
て電極１１２を負にすればよい。
【００５７】強誘電体側壁４４の分極は、図５の状態で
行うか、または、さらにプロセスを進めた状態で行う。
図５の状態で行う場合は、分極後に層間絶縁膜９９上に
形成された電極１１２、１１３をエッチングにより除去
しても、残しておいてもよい。しかし、電極１１２、１
１３は除去したほうが以後のプロセスを進める上で障害
とならずＭＯＳＦＥＴの製作が容易になる。
行うか、または、さらにプロセスを進めた状態で行う。
図５の状態で行う場合は、分極後に層間絶縁膜９９上に
形成された電極１１２、１１３をエッチングにより除去
しても、残しておいてもよい。しかし、電極１１２、１
１３は除去したほうが以後のプロセスを進める上で障害
とならずＭＯＳＦＥＴの製作が容易になる。
【００５８】本実施形態では、１つのＭＯＳＦＥＴに対
する分極方法を示したが、１つの半導体の基板上に複数
のＭＯＳＦＥＴが形成されている場合は、複数のＭＯＳ
ＦＥＴの強誘電体側壁を同時に分極することが可能であ
る。この場合、基板上に複数のウェルを形成し、そのそ
れぞれのウェル上に図５のようなＭＯＳＦＥＴを形成
し、複数のＭＯＳＦＥＴのゲート電極の上に形成された
電極どうしを配線で接続し、コンタクト埋め込みの上に
形成された電極どうしを配線で接続し、それぞれの配線
の間に電圧を印加すれば複数のＭＯＳＦＥＴの強誘電体
側壁を同時に分極することができる。
する分極方法を示したが、１つの半導体の基板上に複数
のＭＯＳＦＥＴが形成されている場合は、複数のＭＯＳ
ＦＥＴの強誘電体側壁を同時に分極することが可能であ
る。この場合、基板上に複数のウェルを形成し、そのそ
れぞれのウェル上に図５のようなＭＯＳＦＥＴを形成
し、複数のＭＯＳＦＥＴのゲート電極の上に形成された
電極どうしを配線で接続し、コンタクト埋め込みの上に
形成された電極どうしを配線で接続し、それぞれの配線
の間に電圧を印加すれば複数のＭＯＳＦＥＴの強誘電体
側壁を同時に分極することができる。
【００５９】次に、本実施形態のＭＯＳＦＥＴにおける
強誘電体側壁４４の分極の方向を図６を用いて説明す
る。図６において、強誘電体４４の中の矢印は分極方向
を示している。図４中と同番号は同じ構成要素を示す。
強誘電体側壁４４の分極の方向を図６を用いて説明す
る。図６において、強誘電体４４の中の矢印は分極方向
を示している。図４中と同番号は同じ構成要素を示す。
【００６０】図６（ａ）はｎ型ＭＯＳＦＥＴにおける分
極方向を示した図であり、強誘電体側壁４４の分極方向
は下向きである。この場合、強誘電体側壁４４中の下側
は正に帯電するため、それを打ち消すように基板に負の
電荷（電子）が蓄積され、電子誘起層４９が形成され
る。
極方向を示した図であり、強誘電体側壁４４の分極方向
は下向きである。この場合、強誘電体側壁４４中の下側
は正に帯電するため、それを打ち消すように基板に負の
電荷（電子）が蓄積され、電子誘起層４９が形成され
る。
【００６１】図６（ｂ）はｐ型ＭＯＳＦＥＴにおける分
極方向を示した図であり、強誘電体側壁４４の分極方向
は上向きである。この場合、強誘電体側壁４４中の下側
は負に帯電するため、それを打ち消すように基板に正の
電荷（正孔）が蓄積され、正孔誘起層５０が形成され
る。
極方向を示した図であり、強誘電体側壁４４の分極方向
は上向きである。この場合、強誘電体側壁４４中の下側
は負に帯電するため、それを打ち消すように基板に正の
電荷（正孔）が蓄積され、正孔誘起層５０が形成され
る。
【００６２】また、上記の分極方向は基板４１に対し垂
直な方向を向いているが、必ずしもその必要はなく、垂
直から６０度程度傾いてもキャリヤは誘起することがで
きるため問題はない。
直な方向を向いているが、必ずしもその必要はなく、垂
直から６０度程度傾いてもキャリヤは誘起することがで
きるため問題はない。
【００６３】本実施形態のＭＯＳＦＥＴの構造を図７を
用いて説明する。図４中と同番号は同じ構成要素を示
す。
用いて説明する。図４中と同番号は同じ構成要素を示
す。
【００６４】本実施形態は、強誘電体側壁４４をゲート
電極４３の側面に形成しているため、それをゲート電極
４３から基板４１方向に平行に分極することにより基板
４１の表面に電子が誘起され、キャリヤ誘起層４７が形
成される。このキャリヤ誘起層４７は電子の波動関数程
度の広がりしか持たないために、その厚さは５ｎｍ以下
と薄く、短チャネル効果を抑制することができる。強誘
電体側壁４４は伝導性をもたない絶縁体であるため、そ
の形成による寄生容量の増加などのＭＯＳＦＥＴ特性を
劣化することはない。
電極４３の側面に形成しているため、それをゲート電極
４３から基板４１方向に平行に分極することにより基板
４１の表面に電子が誘起され、キャリヤ誘起層４７が形
成される。このキャリヤ誘起層４７は電子の波動関数程
度の広がりしか持たないために、その厚さは５ｎｍ以下
と薄く、短チャネル効果を抑制することができる。強誘
電体側壁４４は伝導性をもたない絶縁体であるため、そ
の形成による寄生容量の増加などのＭＯＳＦＥＴ特性を
劣化することはない。
【００６５】ここでは、不純物はｎ型ＭＯＳＦＥＴを仮
定して導伝型を記述したが、ｐ型ＭＯＳＦＥＴにおいて
は、導伝性が逆のものを用いればよい。 （第４の実施形態）図８は本発明の第４の実施形態のＭ
ＯＳＦＥＴの構造を示す断面摸式図である。図７中と同
番号は同じ構成要素を示す。
定して導伝型を記述したが、ｐ型ＭＯＳＦＥＴにおいて
は、導伝性が逆のものを用いればよい。 （第４の実施形態）図８は本発明の第４の実施形態のＭ
ＯＳＦＥＴの構造を示す断面摸式図である。図７中と同
番号は同じ構成要素を示す。
【００６６】本実施形態は、図７の第３の実施形態の構
造に追加して、ゲート電極４３の形成後にキャリヤが通
過できない５ｎｍ程度の厚さの酸化シリコン膜を絶縁膜
４８として、強誘電体側壁４４とゲート電極４３および
強誘電体側壁４４と基板４１の間に形成したものであ
る。本実施形態のＭＯＳＦＥＴは、第４の実施形態のよ
うに短チャネル効果を抑制し、さらに絶縁膜４８が存在
するために、強誘電体側壁４４とゲート電極４３や強誘
電体側壁４４と基板４１間の絶縁性を向上することがで
きる。
造に追加して、ゲート電極４３の形成後にキャリヤが通
過できない５ｎｍ程度の厚さの酸化シリコン膜を絶縁膜
４８として、強誘電体側壁４４とゲート電極４３および
強誘電体側壁４４と基板４１の間に形成したものであ
る。本実施形態のＭＯＳＦＥＴは、第４の実施形態のよ
うに短チャネル効果を抑制し、さらに絶縁膜４８が存在
するために、強誘電体側壁４４とゲート電極４３や強誘
電体側壁４４と基板４１間の絶縁性を向上することがで
きる。
【００６７】本実施形態ではゲート側壁４４とゲート電
極４３およびゲート側壁４４と基板４１との間に絶縁膜
４８が設けられていたが、ゲート側壁４４とゲート電極
４３の間またはゲート側壁４４と基板４１の間のみに絶
縁膜４８が設けられていてもよい。 （第５の実施形態）図９は本発明の第５の実施形態のＭ
ＯＳＦＥＴの構造を示す断面摸式図である。 本実施形
態は、不純物濃度が１×１０14ｃｍ-3程度のｐ型シリコ
ンの基板７１上に酸化シリコンでできた５ｎｍ厚のゲー
ト絶縁膜７２、ｎ型ポリシリコン膜を２００ｎｍ形成し
た後、それをレジスト塗布、露光、現像工程をへてエッ
チングによりゲート電極７３を形成し、強誘電体のＰＺ
Ｔ膜１００ｎｍを形成したあと異方性エッチングにより
強誘電体側壁７４を形成、その後チタンを全面に形成
し、８００℃の熱処理により基板７１とチタンを反応さ
せ、その後強誘電体側壁７４上のチタンの反応物および
チタンをフッ酸系のエッチング液により剥離し、チタン
シリサイドでできた金属層のソース領域７５と金属層の
ドレイン領域７６を形成する。
極４３およびゲート側壁４４と基板４１との間に絶縁膜
４８が設けられていたが、ゲート側壁４４とゲート電極
４３の間またはゲート側壁４４と基板４１の間のみに絶
縁膜４８が設けられていてもよい。 （第５の実施形態）図９は本発明の第５の実施形態のＭ
ＯＳＦＥＴの構造を示す断面摸式図である。 本実施形
態は、不純物濃度が１×１０14ｃｍ-3程度のｐ型シリコ
ンの基板７１上に酸化シリコンでできた５ｎｍ厚のゲー
ト絶縁膜７２、ｎ型ポリシリコン膜を２００ｎｍ形成し
た後、それをレジスト塗布、露光、現像工程をへてエッ
チングによりゲート電極７３を形成し、強誘電体のＰＺ
Ｔ膜１００ｎｍを形成したあと異方性エッチングにより
強誘電体側壁７４を形成、その後チタンを全面に形成
し、８００℃の熱処理により基板７１とチタンを反応さ
せ、その後強誘電体側壁７４上のチタンの反応物および
チタンをフッ酸系のエッチング液により剥離し、チタン
シリサイドでできた金属層のソース領域７５と金属層の
ドレイン領域７６を形成する。
【００６８】また、強誘電体側壁７４の下の基板７１の
表面にはキャリヤ誘起層７７が形成され、その濃度は１
×１０14ｃｍ-2程度である。
表面にはキャリヤ誘起層７７が形成され、その濃度は１
×１０14ｃｍ-2程度である。
【００６９】本実施形態の構造では、キャリヤ誘起層７
７の外側に金属層でできたソース領域７５とドレイン領
域７６が形成されている。通常は金属とシリコンが接触
している場合には、その間にショットキーバリヤという
ポテンシャル障壁が存在し、接触抵抗が生ずる。そし
て、この接触抵抗によりＭＯＳＦＥＴの特性が劣化す
る。但し、半導体側の不純物濃度が高い場合には、この
ポテンシャル障壁厚が薄くなるため、小さな接触抵抗に
なる。
７の外側に金属層でできたソース領域７５とドレイン領
域７６が形成されている。通常は金属とシリコンが接触
している場合には、その間にショットキーバリヤという
ポテンシャル障壁が存在し、接触抵抗が生ずる。そし
て、この接触抵抗によりＭＯＳＦＥＴの特性が劣化す
る。但し、半導体側の不純物濃度が高い場合には、この
ポテンシャル障壁厚が薄くなるため、小さな接触抵抗に
なる。
【００７０】本実施形態の場合には、キャリヤ誘起層７
７の濃度は非常に高く、単位体積当たりの濃度に換算す
ると１×１０20ｃｍ-3程度のため、接触抵抗はＭＯＳＦ
ＥＴのチャネル抵抗に比べるとほとんどゼロに近く、Ｍ
ＯＳＦＥＴの特性には問題とならない。そして、短チャ
ネル効果については、第４の実施形態と同じく抑制する
ことができる。そのため、ソース領域７５、ドレイン領
域７６を金属層により形成すると、短チャネル効果を抑
制できるとともに、イオン注入の工程を不要とすること
ができＭＯＳＦＥＴを製造するための工程数を減らすこ
とができる。
７の濃度は非常に高く、単位体積当たりの濃度に換算す
ると１×１０20ｃｍ-3程度のため、接触抵抗はＭＯＳＦ
ＥＴのチャネル抵抗に比べるとほとんどゼロに近く、Ｍ
ＯＳＦＥＴの特性には問題とならない。そして、短チャ
ネル効果については、第４の実施形態と同じく抑制する
ことができる。そのため、ソース領域７５、ドレイン領
域７６を金属層により形成すると、短チャネル効果を抑
制できるとともに、イオン注入の工程を不要とすること
ができＭＯＳＦＥＴを製造するための工程数を減らすこ
とができる。
【００７１】本実施形態では、ゲート側壁として強誘電
体を用いた場合について述べたが、第１の実施形態のよ
うにシリコンよりバンドギャップが大きく、不純物をド
ープした半導体を用いた場合でも同様な効果がある。
体を用いた場合について述べたが、第１の実施形態のよ
うにシリコンよりバンドギャップが大きく、不純物をド
ープした半導体を用いた場合でも同様な効果がある。
【００７２】
【発明の効果】以上説明したように、本発明は、ゲート
端の基板上部に浅いソース領域、ドレイン領域の一部を
形成することができ、０．１μｍ以下のゲート長をもつ
ＭＯＳＦＥＴにおいて、寄生抵抗を増加することなく短
チャネル効果を抑制することができるという効果を有す
る。
端の基板上部に浅いソース領域、ドレイン領域の一部を
形成することができ、０．１μｍ以下のゲート長をもつ
ＭＯＳＦＥＴにおいて、寄生抵抗を増加することなく短
チャネル効果を抑制することができるという効果を有す
る。
【図１】本発明の第１の実施形態のＭＯＳＦＥＴの製造
方法を示す断面模式図である。
方法を示す断面模式図である。
【図２】図１のＭＯＳＦＥＴの構造を示す断面模式図で
ある。
ある。
【図３】本発明の第２の実施形態のＭＯＳＦＥＴの構造
を示す断面模式図である。
を示す断面模式図である。
【図４】本発明の第３の実施形態のＭＯＳＦＥＴの製造
方法を示す断面模式図である。
方法を示す断面模式図である。
【図５】図４のＭＯＳＦＥＴの強誘電体側壁４４の分極
方法を示す断面模式図である。
方法を示す断面模式図である。
【図６】図４のＭＯＳＦＥＴの強誘電体側壁４４の分極
方向を示す断面模式図である。
方向を示す断面模式図である。
【図７】図４のＭＯＳＦＥＴの構造を示す断面模式図で
ある。
ある。
【図８】本発明の第４の実施形態のＭＯＳＦＥＴの構造
を示す断面模式図である。
を示す断面模式図である。
【図９】本発明の第５の実施形態のＭＯＳＦＥＴの構造
を示す断面模式図である。
を示す断面模式図である。
【図１０】従来のＭＯＳＦＥＴの構造を示す断面模式図
である。
である。
【図１１】従来のＭＯＳＦＥＴの構造を示す断面模式図
である。
である。
【図１２】従来のＭＯＳＦＥＴの構造を示す断面模式図
である。
である。
１ 基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ゲート側壁 ５ ソース領域 ６ ドレイン領域 ７ キャリヤ誘起層 ８ 絶縁膜 ４０ 強誘電体膜 ４１ 基板 ４２ ゲート絶縁膜 ４３ ゲート電極 ４４ 強誘電体側壁 ４５ ソース領域 ４６ ドレイン領域 ４７ キャリヤ誘起層 ４８ 絶縁膜 ４９ 電子誘起層 ５０ 正孔誘起層 ７１ 基板 ７２ ゲート絶縁膜 ７３ ゲート電極 ７４ 強誘電体側壁 ７５ ソース領域 ７６ ドレイン領域 ７７ キャリヤ誘起層 ９３ 素子分離 ９４ コンタクト層 ９９ 層間絶縁膜 １００ コンタクト埋め込み １０１ 基板 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ 不純物イオン注入層 １０５ ソース領域 １０６ ドレイン領域 １０７ 側壁 １０８ 絶縁膜 １０９ サブゲート １１０ 不純物拡散層 １１１ キャリア誘起層 １１２、１１３ 電極
Claims (10)
- 【請求項１】 シリコン基板の上にゲート絶縁膜を介し
て設けられたゲート電極と、 前記ゲート電極の側壁部に設けられたゲート側壁と、 前記シリコン基板上に設けられたソース領域とドレイン
領域とを有するＭＯＳＦＥＴにおいて、 前記ゲート側壁が、シリコンよりバンドギャップが大き
く非導電性の半導体層により形成されるとともに不純物
が導入されていることを特徴とするＭＯＳＦＥＴ。 - 【請求項２】 前記ゲート側壁が空乏化することにより
非導電性となっている請求項１記載のＭＯＳＦＥＴ。 - 【請求項３】 前記ゲート側壁と前記ゲート電極の間、
または前記ゲート側壁と前記シリコン基板の間、または
前記ゲート側壁と前記ゲート電極および前記ゲート側壁
と前記シリコン基板との間に絶縁膜が設けられている請
求項１または２記載のＭＯＳＦＥＴ。 - 【請求項４】 シリコン基板の上にゲート絶縁膜を介し
て設けられたゲート電極と、 前記ゲート電極の側壁部に設けられ、シリコンよりバン
ドギャップが大きく非導電性の半導体層により形成され
るとともに不純物が導入されているゲート側壁と、 前記シリコン基板上に設けられたソース領域とドレイン
領域とを有するＭＯＳＦＥＴの製造方法において、 前記ゲート側壁への不純物の導入を、前記ソース領域お
よび前記ドレイン領域への不純物イオン注入または前記
ゲート電極への不純物イオン注入と同時に行うことを特
徴とするＭＯＳＦＥＴの製造方法。 - 【請求項５】 シリコン基板の上にゲート絶縁膜を介し
て設けられたゲート電極と、 前記ゲート電極の側壁部に設けられたゲート側壁と、 前記シリコン基板上に設けられたソース領域とドレイン
領域とを有するＭＯＳＦＥＴにおいて、 前記ゲート側壁が強誘電体材料により形成され、前記シ
リコン基板がｐ形の場合には前記ゲート電極から前記シ
リコン基板の方向に分極され、前記シリコン基板がｎ形
の場合は前記シリコン基板からゲート電極の方向に分極
されていることを特徴とするＭＯＳＦＥＴ。 - 【請求項６】 前記ゲート側壁と前記ゲート電極の間、
または前記ゲート側壁と前記シリコン基板の間、または
前記ゲート側壁と前記ゲート電極および前記ゲート側壁
と前記シリコン基板との間に絶縁膜が設けられている請
求項５記載のＭＯＳＦＥＴ。 - 【請求項７】 シリコン基板の上にゲート絶縁膜を介し
て設けられたゲート電極と、 前記ゲート電極の側壁部に設けられ強誘電体材料により
形成されたゲート側壁と、 前記シリコン基板上に設けられたソース領域とドレイン
領域とを有するＭＯＳＦＥＴの製造方法において、 層間絶縁膜を前記シリコン基板の上に形成し、前記層間
絶縁膜に前記シリコン基板へ通ずるコンタクト穴を形成
し、前記コンタクト穴を金属で埋め込みコンタクト埋め
込みとする工程と、 前記ゲート側壁上部に前記層間絶縁膜を介して第１の電
極を形成し、前記コンタクト埋め込みの上部に第２の電
極を形成する工程と、 前記第１の電極と前記第２の電極との間に電圧を印加
し、前記ゲート側壁を分極する工程とを有することを特
徴とするＭＯＳＦＥＴの製造成方法。 - 【請求項８】 シリコン基板の上に複数のウェルが設け
られ、前記各ウェル上に複数のゲート絶縁膜を介して設
けられた複数のゲート電極と、 前記各ゲート電極の側壁部に設けられ強誘電体材料によ
り形成された複数のゲート側壁と、 前記各ウェル上に設けられた複数のソース領域と複数の
ドレイン領域とを有するＭＯＳＦＥＴの製造方法におい
て、 層間絶縁膜を前記シリコン基板の上に形成し、前記層間
絶縁膜に前記各ウェルへ通ずる複数のコンタクト穴を形
成し、前記各コンタクト穴を金属で埋め込みコンタクト
埋め込みとする工程と、 前記各ゲート側壁上部に前記層間絶縁膜を介して複数の
第１の電極を形成し、前記各コンタクト埋め込みの上部
に複数の第２の電極を形成する工程と、 前記各第１の電極どうしと前記各第２の電極どうしをそ
れぞれ配線により接続し、接続された前記各配線の間に
電圧を印加し、前記各ゲート側壁を分極する工程とを有
することを特徴とするＭＯＳＦＥＴの製造成方法。 - 【請求項９】前記第１と第２の電極を除去する工程をさ
らに有する請求項７または８記載のＭＯＳＦＥＴの製造
方法。 - 【請求項１０】 前記ゲート側壁より外側のソース領域
およびドレイン領域部が金属材料により形成されている
ことを特徴とする請求項１、２、３、５、６のいずれか
１項記載のＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008653A JP3060976B2 (ja) | 1997-01-21 | 1997-01-21 | Ｍｏｓｆｅｔおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008653A JP3060976B2 (ja) | 1997-01-21 | 1997-01-21 | Ｍｏｓｆｅｔおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209445A JPH10209445A (ja) | 1998-08-07 |
| JP3060976B2 true JP3060976B2 (ja) | 2000-07-10 |
Family
ID=11698903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9008653A Expired - Fee Related JP3060976B2 (ja) | 1997-01-21 | 1997-01-21 | Ｍｏｓｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060976B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015123882A (ja) * | 2013-12-26 | 2015-07-06 | 日本フルハーフ株式会社 | ウイング車の荷台端部構造 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020079267A (ko) * | 2001-04-14 | 2002-10-19 | 상록코리아 (주) | 극소 채널 모스 소자의 제조방법 |
| JP2004014836A (ja) * | 2002-06-07 | 2004-01-15 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| KR100669702B1 (ko) * | 2003-11-29 | 2007-01-16 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 구비한 평판표시장치 |
| JP4850389B2 (ja) * | 2003-12-12 | 2012-01-11 | 独立行政法人産業技術総合研究所 | ドーピング方法およびそれを用いた半導体素子 |
| JP4490336B2 (ja) * | 2005-06-13 | 2010-06-23 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP5062166B2 (ja) * | 2006-02-24 | 2012-10-31 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| JP2010123990A (ja) * | 2010-01-18 | 2010-06-03 | Sharp Corp | 半導体装置およびその製造方法 |
| CN107578994B (zh) | 2011-11-23 | 2020-10-30 | 阿科恩科技公司 | 通过插入界面原子单层改进与iv族半导体的金属接触 |
| US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
| WO2018094205A1 (en) | 2016-11-18 | 2018-05-24 | Acorn Technologies, Inc. | Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height |
| US20190103474A1 (en) * | 2017-10-03 | 2019-04-04 | Globalfoundries Singapore Pte. Ltd. | Sidewall engineering for enhanced device performance in advanced devices |
-
1997
- 1997-01-21 JP JP9008653A patent/JP3060976B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015123882A (ja) * | 2013-12-26 | 2015-07-06 | 日本フルハーフ株式会社 | ウイング車の荷台端部構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10209445A (ja) | 1998-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3383377B2 (ja) | トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法 | |
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| US6524903B2 (en) | Method of manufacturing a semiconductor device having two peaks in an impurity concentration distribution | |
| JPH02250331A (ja) | 半導体装置およびその製造方法 | |
| JP3060976B2 (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JP3742845B2 (ja) | ダブルゲート構造を持つｓｏｉ素子の製造方法及びその製造方法で製造されたダブルゲート構造を持つｓｏｉ素子 | |
| JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
| KR900008153B1 (ko) | 고신뢰성 반도체 장치와 그 제조 방법 | |
| KR100374227B1 (ko) | 반도체소자의 제조방법 | |
| JPH0629524A (ja) | 半導体装置の製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| KR100227644B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| US6933564B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| CN113437148B (zh) | 半导体结构及其形成方法 | |
| JP3320476B2 (ja) | 半導体装置の製造方法 | |
| KR19990074800A (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP2741042B2 (ja) | 半導体装置およびその製造方法 | |
| KR0170891B1 (ko) | 반도체 모스펫 제조방법 | |
| KR100448090B1 (ko) | 반도체 소자 제조방법 | |
| JP2836575B2 (ja) | 半導体装置とその製造方法 | |
| JP2931568B2 (ja) | 半導体装置およびその製造方法 | |
| JP3064984B2 (ja) | 半導体装置の製造方法 | |
| JPH0851198A (ja) | 半導体装置 | |
| JPH0481339B2 (ja) | ||
| JPH06151842A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |