KR100669702B1 - 박막 트랜지스터 및 이를 구비한 평판표시장치 - Google Patents

Abstract

본 발명은 소스/드레인 전극과 반도체 활성층 간의 접촉저항을 저감시킬 수 있는 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공하기 위한 것으로, 이를 위하여, 기판 상에 형성된 것으로, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 박막 트랜지스터에 있어서, 상기 소스 및 드레인 전극과 상기 반도체 활성층의 소스 및 드레인 영역의 사이에는 상기 소스 및 드레인 전극과 상기 반도체 활성층의 접촉 저항을 저감시키는 특성을 갖는 것으로, 비전도성 소재로 구비된 비전도층이 더 개재된 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공한다.

Description

박막 트랜지스터 및 이를 구비한 평판표시장치{TFT and Flat panel display therewith}

도 1은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도,

도 2에 따른 실시예와 비교예의 작동전압에 대한 전류밀도를 비교한 그래프,

도 3은 본 발명의 바람직한 다른 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도,

도 4는 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도,

도 5는 도 1에 따른 박막 트랜지스터를 유기 전계 발광 표시장치에 적용한 경우의 단면도.

본 발명은 박막 트랜지스터 및 이를 구비한 평판표시장치에 관한 것으로서, 보다 상세하게는 소스 및 드레인 전극과 반도체 활성층 사이의 접촉 저항을 낮춰 특성을 향상시킨 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것이다.

액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.

이러한 TFT는 반도체 활성층은 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드래인 영역의 사이에 형성된 채널 영역을 갖는 반도체 활성층을 가지며, 이 반도체 활성층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.

그런데, 상기 소스/드레인 전극은 통상 전하의 흐름이 원활하게 이뤄지도록 일함수가 낮은 금속으로 이뤄지는 데, 이러한 금속은 반도체 활성층과 접촉할 때에 접촉저항이 발생하여 소자의 특성을 저하시키고, 나아가 소비전력의 증가를 야기시킨다.

금속과 반도체 간의 접촉 저항을 낮추기 위해 다양한 방법들이 사용되고 있다. 비정질 실리콘을 반도체 활성층으로 사용하는 경우에는 비정질 실리콘과 금속재 소스/드레인 전극과의 사이에 n+ 실리콘층을 두어 전자 또는 홀의 이동을 원활히 하며, 폴리 실리콘을 반도체 활성층으로 사용하는 경우에는 이 폴리 실리콘에 금속과의 접촉저항 개선을 위해 도핑을 한다.

그런데, 상기와 같은 방법은 300℃ 이상의 고온에서 사용해야 하기 때문에 만일 기판을 열에 취약한 플라스틱 기판으로 할 경우에는 사용할 수 없는 문제가 있다.

한편, 최근의 평판 디스플레이 장치는 박형화와 아울러 플렉서블(flexible)한 특성이 요구되고 있다.

이러한 플렉서블한 특성을 위해 디스플레이 장치의 기판을 종래의 글라스재 기판과 달리 플라스틱 기판을 사용하려는 시도가 많이 이뤄지고 있는 데, 이렇게 플라스틱 기판을 사용할 경우에는 전술한 바와 같이, 소스/드레인 전극과 반도체 활성층 간의 접촉저항 개선을 위한 종래의 기술을 사용할 수 없는 문제가 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 소스/드레인 전극과 반도체 활성층 간의 접촉저항을 저감시킬 수 있는 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공하는 데, 그 목적이 있다.

본 발명의 다른 목적은 낮은 온도에서 제조가 가능한 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공하는 것이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 기판 상에 형성된 것으로, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 박막 트랜지스터에 있어서,

상기 소스 및 드레인 전극과 상기 반도체 활성층의 소스 및 드레인 영역의 사이에는 상기 소스 및 드레인 전극과 상기 반도체 활성층의 접촉 저항을 저감시키는 특성을 갖는 것으로, 비전도성 소재로 구비된 비전도층이 더 개재된 박막 트랜 지스터를 제공한다.

본 발명의 다른 특징에 의하면, 상기 반도체 활성층은 무기반도체 또는 유기반도체로부터 선택될 수 있다.

상기 무기반도체는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si 중하나를 포함하는 것일 수 있다.

상기 유기반도체는 밴드갭이 1eV 내지 4eV인 반도체성 유기물질로 구비된 것일 수 있다.

상기 반도체성 유기물질은 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체로 이루어진 군, 및 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체로 이루어진 군으로부터 선택된 적어도 어느 하나로 구비될 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 비전도층은 6족 또는 7족에서 선택되어지는 원소와 1족 또는 2족에서 선택되어지는 원소를 포함하는 화합물일 수 있다.

상기 6족에서 선택되어지는 원소와 1족에서 선택되어지는 원소를 포함하는 화합물은 리튬옥사이드(lithium oxide), 소듐옥사이드(sodium oxide), 포타슘옥사이드(potassium oxide), 루비듐옥사이드(rubidium oxide), 또는 세슘옥사이드(cesium oxide)를 포함하는 것일 수 있다.

상기 7족에서 선택되어지는 원소와 1족에서 선택되어지는 원소를 포함하는 화합물은 리튬플루오라이드(lithium fluoride), 소듐플루오라이드(sodium fluoride), 포타슘플루오라이드(potassium fluoride), 루비듐플루오라이드(rubidium fluoride), 또는 세슘플루오라이드(cesium fluoride)를 포함하는 것일 수 있다.

상기 6족에서 선택되어지는 원소와 2족에서 선택되어지는 원소를 포함하는 화합물은 마그네슘옥사이드(magnesium oxide), 칼슘옥사이드(calcium oxide), 스트론튬옥사이드(strontium oxide), 또는 바륨옥사이드(barium oxide)를 포함하는 것일 수 있다.

상기 7족에서 선택되어지는 원소와 2족에서 선택되어지는 원소를 포함하는 화합물은 마그네슘플루오라이드(magnesium fluoride), 칼슘플루오라이드(calcium fluoride), 스트론튬플루오라이드(strontium fluoride), 또는 바륨플루오라이드(barium fluoride)를 포함하는 것일 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 비전도층의 두께는 1Å 내지 50Å일 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 박막 트랜지스터는 플라스틱 기판 상에 구비될 수 있다.

이러한 본 발명의 박막 트랜지스터는 복수개의 부화소를 갖는 평판 표시장치에 적용될 수 있다.

이 때, 상기 박막 트랜지스터는 플라스틱 기판 상에 구비될 수 있다.

이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.

도 1은 본 발명의 바람직한 일 실시예에 따른 TFT를 도시한 단면도이다.

도 1을 참조하여 볼 때, 상기 TFT(10)는 기판(11) 상에 구비된다. 상기 기판(11)은 글라스재의 기판 또는 플라스틱재의 기판이 사용될 수 있는 데, 후술하는 바와 같이, 본 발명의 TFT가 플렉서블한 평판 표시장치에서 사용될 경우에는 플라스틱재의 기판을 사용하는 것이 바람직하다.

상기 기판(11) 상에는 반도체 활성층(12)이 구비되고, 이 반도체 활성층(12)을 덮도록 게이트 절연막(13)이 형성된다. 이 게이트 절연막(13)의 상부에는 게이트 전극(14)이 형성되고, 이 게이트 전극(14)을 덮도록 층간 절연막(15)이 형성되며, 층간 절연막(15)의 상부에 소스/드레인 전극(16)이 형성된다. 이 소스/드레인 전극(16)은 게이트 절연막(13) 및 층간 절연막(15)에 형성된 컨택홀에 의해 반도체 활성층(12)에 접촉된다. 그리고, 상기 소스/드레인 전극(16)과 상기 반도체 활성층(12)의 서로 접촉되는 부분의 사이에는 비전도층(17)이 더 구비되어 있다.

먼저, 상기 기판(11) 상이 구비된 상기 반도체 활성층(12)은 무기반도체 또는 유기반도체로부터 선택되어 형성될 수 있는 것으로, 소스/드레인 영역에 n형 또 는 p형 불순물이 도핑되어 있고, 이 소스/드레인 영역을 연결하는 채널 영역을 구비한다.

상기 반도체 활성층(12)을 형성하는 무기반도체는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si 중 하나를 포함하는 것일 수 있다.

그리고, 상기 유기반도체는 밴드갭이 1eV 내지 4eV인 반도체성 유기물질로 구비될 수 있는 데, 고분자로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있고, 저분자로서, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함할 수 있다.

상기 게이트 절연막(13)은 SiO2 등으로 구비되고, 이 게이트 절연막(13) 상부의 소정 영역에는 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 게이트 전극(14)이 형성된다. 상기 게이트 전극(14)을 형성하는 물질에는 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극(14)으로 사용될 수 있다.

상기 게이트 전극(14)의 상부로는 층간 절연막(15)이 구비되고, 이 층간 절 연막(15)과 게이트 절연막(13)에 콘택 홀(16a)이 천공되어진 상태에서 소스/드레인 전극(16)이 상기 층간 절연막(15)의 상부에 형성되어진다. 상기 소스/드레인 전극(16)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막과 도전성 폴리머 등이 사용될 수 있다.

한편, 상기 소스/드레인 전극(16)과 상기 층간 절연막(15)의 사이에는 비전도층(non-conducting layer: 17)이 구비될 수 있는 데, 이 비전도층(17)은 상기 소스/드레인 전극(16)과 반도체 활성층(12)의 접촉되는 영역에서, 즉, 반도체 활성층(12)의 소스/드레인 영역에서 상기 소스/드레인 전극(16)과 반도체 활성층(12)의 사이에 구비될 수 있다.

상기 비전도층(17)은 상기 층간 절연막(15)을 형성하고, 컨택 홀(16a)을 천공한 후에 형성될 수 있는 데, 상기 반도체 활성층(12)과 상기 소스/드레인 전극(16)의 접촉 저항을 개선하기 위해 사용된다.

금속과 반도체가 접속한 경우에는 이 금속과 반도체의 서로 다른 성질, 즉, 금속의 일함수(work function)과 반도체의 전자 친화도(electron affinity)의 차이에서 오는 포텐셜 배리어(potential barrier)가 생기게 되는데, 이 포텐셜 배리어가 크게 되면 전자의 흐름을 방해하여 전류의 흐름이 원할하지 못하게 된다.

본 발명에서는 이 포텐셜 배리어를 줄이기 위해 반도체 활성층(12)과 소스/드레인 전극(16)의 사이에 비전도층(17)을 형성한 것으로, 이 비전도층(17)이 소스/드레인 전극(16)과 반도체 활성층(12)를 작은 포텐셜 배리어로 접촉하게 하는 것이다. 상기 비전도층(17)은 강한 쌍극자(dipole) 특성을 가지며, 소스/드레인 전 극(16)과 반도체 활성층(12)의 접촉면 근처에서 공간전하(space charge)를 형성하여 포텐셜 배리어를 낮추게 된다. 따라서, 반도체 활성층(12)과 소스/드레인 전극(16) 사이에 전자 또는 홀이 잘 흐르게 된다.

반도체 활성층(12)과의 접촉을 위해 일함수(work function)가 작은 물질을 상기 비전도층의 물질로 사용하는 것이 바람직하다. 이를 위해, 상기 비전도층(17)은 6족 또는 7족에서 선택되어지는 원소와 1족 또는 2족에서 선택되어지는 원소를 포함하는 화합물일 수 있다.

상기 6족에서 선택되어지는 원소와 1족에서 선택되어지는 원소를 포함하는 화합물은 리튬옥사이드(lithium oxide), 소듐옥사이드(sodium oxide), 포타슘옥사이드(potassium oxide), 루비듐옥사이드(rubidium oxide), 또는 세슘옥사이드(cesium oxide)를 포함하고, 상기 7족에서 선택되어지는 원소와 1족에서 선택되어지는 원소를 포함하는 화합물은 리튬플루오라이드(lithium fluoride), 소듐플루오라이드(sodium fluoride), 포타슘플루오라이드(potassium fluoride), 루비듐플루오라이드(rubidium fluoride), 또는 세슘플루오라이드(cesium fluoride)를 포함하며, 상기 6족에서 선택되어지는 원소와 2족에서 선택되어지는 원소를 포함하는 화합물은 마그네슘옥사이드(magnesium oxide), 칼슘옥사이드(calcium oxide), 스트론튬옥사이드(strontium oxide), 또는 바륨옥사이드(barium oxide)를 포함하고, 상기 7족에서 선택되어지는 원소와 2족에서 선택되어지는 원소를 포함하는 화합물은 마그네슘플루오라이드(magnesium fluoride), 칼슘플루오라이드(calcium fluoride), 스트론튬플루오라이드(strontium fluoride), 또는 바륨플루오라이드(barium fluoride)를 포함한다.

그리고, 상기 비전도층(17)은 1Å 내지 50Å의 두께로 형성할 수 있다. 상기 비전도층(17)의 두께가 1Å보다 작으면 포텐셜 배리어를 낮추는 효과를 얻기가 어렵고, 50Å보다 두꺼우면 포텐셜 배리어를 낮추는 효과가 저감되고 절연특성이 강화되어 오히려 소스/드레인 전극(16)과 반도체 활성층(12)간의 접촉 저항을 높일 수 있게 된다.

도 2는 소스/드레인 전극(16)과 반도체 활성층(12)의 사이에 비전도층(17)으로 LiF를 약 10Å 형성한 경우(Ⅰ)와, 이 비전도층(17)을 사용하지 않은 경우(Ⅱ)에 작동전압에 대한 전류밀도의 변화를 도시한 것으로, 본 발명과 같이, 비전도층을 사용한 경우(Ⅰ)가 비전도층을 사용하지 않은 경우(Ⅱ)에 비해 약 5배의 전류밀도 향상 결과를 얻을 수 있다. 이는 반도체 활성층(12)과 소스/드레인 전극(16) 사이의 접촉저항이 저감되어 전류의 흐름이 향상된 것을 나타낸다.

상기와 같은 비전도층은 도 1과 같은 TFT에만 채용될 수 있는 것은 아니고, 다양한 구조의 TFT에 모두 채용될 수 있다.

도 3은 본 발명의 다른 일 실시예에 따른 TFT(20)를 도시한 것으로, 기판(21) 상에 게이트 전극(24)이 형성되고, 이 게이트 전극(24)을 덮도록 게이트 절연막(23)이 형성된다. 그리고, 이 게이트 절연막(23)의 상부로 반도체 활성층(22)이 형성되고, 그 상부로 비전도층(27) 및 소스/드레인 전극(26)이 순차로 형성된다. 이 때, 상기 소스/드레인 전극(26)은 반도체 활성층(22)의 소스/드레인 영역에 대응되는 영역에 접촉되도록 형성된다.

상기 비전도층(27)은 도 3에서 볼 수 있듯이, 상기 소스/드레인 전극(26)에 대응되는 패턴으로 형성될 수도 있고, 비록 도면으로 도시하지는 않았지만, 상기 반도체 활성층(22) 전체를 덮도록 형성될 수도 있음은 물론이다.

도 4는 본 발명의 바람직한 또 다른 일 실시예에 따른 TFT(30)를 도시한 것으로, 기판(31) 상에 게이트 전극(34)이 형성되고, 이 게이트 전극(34)을 덮도록 게이트 절연막(33)이 형성된다. 그리고, 이 게이트 절연막(33)의 상부로 소스/드레인 전극(36)이 형성되고, 그 상부로 비전도층(37) 및 반도체 활성층(32)이 순차로 형성된다. 이 때, 상기 소스/드레인 전극(36)과 반도체 활성층(32)의 소스/드레인 영역은 서로 접촉되도록 한다.

상기 비전도층(37)은 도 4에서 볼 수 있듯이, 소스/드레인 전극(36)의 상면 및 게이트 절연막(33)의 상부에 형성될 수도 있고, 비록 도면으로 도시하지는 않았지만, 상기 반도체 활성층(32)과 소스/드레인 전극(36)이 서로 접촉하는 영역에만 형성될 수도 있습니다.

상기와 같은 구조의 TFT는 LCD 또는 유기 전계 발광 표시장치와 같은 평판 표시장치의 부화소에 구비될 수 있다.

도 5는 그 중 한 예인 유기 전계 발광 표시장치에 상기 TFT를 적용한 것을 나타낸 것이다.

도 5는 유기 전계 발광 표시장치의 하나의 부화소를 도시한 것으로, 이러한 각 부화소에는 자발광 소자로서 유기 전계 발광 소자(이하, "EL소자"라 함)를 구비하고 있고, TFT가 적어도 하나 이상 구비되어 있다. 그리고, 도면으로 나타내지는 않았지만 별도의 커패시터가 더 구비되어 있다.

이러한 유기 전계 발광 표시장치는 EL소자(OLED)의 발광 색상에 따라 다양한 화소패턴을 갖는 데, 바람직하게는 적, 녹, 청색의 화소를 구비한다.

이러한 적(R), 녹(G), 청(B)색의 각 부화소는 도 5에서 볼 수 있는 바와 같은 TFT 구조와 자발광 소자인 EL소자(OLED)를 갖는다. 그리고, TFT를 구비하는 데, 이 TFT는 전술한 도 1과 동일한 구조의 TFT를 갖는다. 그러나, 반드시 이에 한정되는 것은 아니고, 도 3 및 도 4에서 볼 수 있거나, 그 밖의 다양한 구조의 TFT를 구비할 수 있다.

도 5에서 볼 수 있듯이, 절연기판(41)상에 SiO2 등으로 버퍼층(41a)이 형성되어 있고, 이 버퍼층(41a) 상부로 전술한 TFT가 구비된다.

도 5에 도시된 바와 같이 상기 TFT는 버퍼층(41a) 상에 형성된 반도체 활성층(42)과, 이 반도체 활성층(42)의 상부에 형성된 게이트 절연막(43)과, 게이트 절연막(43) 상부의 게이트 전극(44)을 갖는다.

상기 반도체 활성층(42)은 전술한 바와 같이 유기물 반도체 또는 무기물 반도체로 형성될 수 있다. 이 반도체 활성층(42)은 N형 또는 P형 불순물이 고농도로 도핑된 소스 및 드레인 영역을 갖는다.

상기 반도체 활성층(42)의 상부에는 SiO2 등에 의해 게이트 절연막(43)이 구비되고, 게이트 절연막(43) 상부의 소정 영역에는 도전성 소재로 게이트 전극(44)이 형성된다. 상기 게이트 전극(44)은 TFT 온/오프 신호를 인가하는 게이트 라인과 연결되어 있다. 그리고, 상기 게이트 전극(44)이 형성되는 영역은 반도체 활성층(42)의 채널 영역에 대응된다.

상기 게이트 전극(44)의 상부로는 층간 절연막(inter-insulator:45)이 형성되고, 컨택 홀을 통해 소스/드레인 전극(46)이 각각 반도체 활성층(44)의 소스/드레인 영역에 접하도록 형성된다.

이 때, 상기 소스/드레인 전극(46)과 반도체 활성층(44)의 사이에는 전술한 바와 같은 비도전층(47)이 게재되는 데, 이 비도전층(47)은 도 5에서 볼 수 있듯이, 층간 절연막(45)의 상부 전체에 걸쳐서 형성될 수도 있고, 비록 도면으로 도시하지는 않았지만, 소스/드레인 전극(46)의 하부면에만 형성될 수도 있다.

소스/드레인 전극(46) 상부로는 SiO2 등으로 이루어진 패시베이션막(48)이 형성되고, 이 패시베이션 막(48)의 상부에는 아크릴, 폴리 이미드 등에 의한 화소정의막(49)이 형성되어 있다.

상기 TFT의 드레인 전극(46)에 EL 소자(OLED)가 연결되는 데, EL소자(OLED)의 어느 한 전극이 되는 애노우드 전극(50)에 연결된다. 상기 애노우드 전극(50)은 패시베이션 막(48)의 상부에 형성되어 있고, 그 상부로는 화소정의막(49)이 형성되어 있으며, 이 화소정의막(49)에 소정의 개구부(53)를 형성한 후, EL 소자(OLED)를 형성한다.

상기 EL 소자(OLED)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, TFT의 드레인 전극에 연결되어 이로부터 플러스 전원을 공급받는 애노우드 전극(50)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 캐소오드 전극(52), 및 이들 애노우드 전극(50)과 캐소오드 전극(52)의 사이에 배치되어 발광하는 유기 발광막(51)으로 구성된다.

애노우드 전극(50)은 ITO 등의 투명 전극으로 형성될 수 있고, 캐소오드 전극(52)은 기판(41)쪽으로 발광하는 배면발광형인 경우 Al/Ca 등으로 전면 증착하여 형성하고, 밀봉용 글라스 기판 쪽으로 발광하는 전면발광형인 경우에는 Mg-Ag 등의 금속에 의해 얇은 반투과성 박막을 형성한 후, 그 위로 투명한 ITO를 증착하여 형성할 수 있다. 상기 캐소오드 전극(52)은 반드시 전면 증착될 필요는 없으며, 다양한 패턴으로 형성될 수 있음은 물론이다. 상기 애노우드 전극(50)과 캐소오드 전극(52)은 서로 위치가 반대로 적층될 수도 있음은 물론이다.

유기막(51)은 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.

고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기 물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.

이상 설명한 바와 같은 본 발명의 바람직한 일 실시예에 따른 유기 전계 발광 소자의 구조는 반드시 상술한 바에 한정되는 것은 아니고, 이와 다른 어떠한 구조도 본 발명이 적용될 수 있음은 물론이다.

이렇게 본 발명에 따른 TFT가 채용된 유기 전계 발광 표시장치는 기판(41)으로서 플렉서블한 플라스틱 기판을 사용하기에 적합하다.

상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.

첫째, TFT의 반도체 활성층과 소스/드레인 전극 간의 접촉 저항을 줄여 TFT특성을 향상시킬 수 있다.

둘째, TFT의 반도체 활성층과 소스/드레인 전극 간의 낮은 접촉 저항으로 인해 평판 표시장치에 적용 시 소비전력을 낮출 수 있다.

셋째, 플라스틱 기판을 사용할 수 있으므로, 플렉시블한 평판 표시장치에 적용가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

1. 기판 상에 형성된 것으로, 반도체 활성층과, 상기 반도체 활성층의 채널 영역에 대응되는 영역에 형성된 게이트 전극과, 상기 반도체 활성층의 소스 및 드레인 영역에 각각 접하도록 도전성 소재로 구비된 소스 및 드레인 전극을 구비한 박막 트랜지스터에 있어서,

   상기 소스 및 드레인 전극과 상기 반도체 활성층의 소스 및 드레인 영역의 사이에는 상기 소스 및 드레인 전극과 상기 반도체 활성층의 접촉 저항을 저감시키는 특성을 갖는 것으로, 비전도성 소재로 구비된 비전도층이 더 개재된 것을 특징으로 하는 박막 트랜지스터.
2. 제1항에 있어서,

   상기 반도체 활성층은 무기반도체 또는 유기반도체로부터 선택된 것을 특징으로 하는 박막 트랜지스터.
3. 제2항에 있어서,

   상기 무기반도체는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si 중 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
4. 제2항에 있어서,

   상기 유기반도체는 밴드갭이 1eV 내지 4eV인 반도체성 유기물질로 구비된 것을 특징으로 하는 박막 트랜지스터.
5. 제4항에 있어서,

   상기 반도체성 유기물질은 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체로 이루어진 군, 및 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체로 이루어진 군으로부터 선택된 적어도 어느 하나로 구비된 것을 특징으로 하는 박막 트랜지스터.
6. 제1항에 있어서,

   상기 비전도층은 6족 또는 7족에서 선택되어지는 원소와 1족 또는 2족에서 선택되어지는 원소를 포함하는 화합물인 것을 특징으로 하는 박막 트랜지스터.
7. 제6항에 있어서,

   상기 6족에서 선택되어지는 원소와 1족에서 선택되어지는 원소를 포함하는 화합물은 리튬옥사이드(lithium oxide), 소듐옥사이드(sodium oxide), 포타슘옥사이드(potassium oxide), 루비듐옥사이드(rubidium oxide), 또는 세슘옥사이드(cesium oxide)를 포함하는 것을 특징으로 하는 박막 트랜지스터.
8. 제6항에 있어서,

   상기 7족에서 선택되어지는 원소와 1족에서 선택되어지는 원소를 포함하는 화합물은 리튬플루오라이드(lithium fluoride), 소듐플루오라이드(sodium fluoride), 포타슘플루오라이드(potassium fluoride), 루비듐플루오라이드(rubidium fluoride), 또는 세슘플루오라이드(cesium fluoride)를 포함하는 것을 특징으로 하는 박막 트랜지스터.
9. 제6항에 있어서,

   상기 6족에서 선택되어지는 원소와 2족에서 선택되어지는 원소를 포함하는 화합물은 마그네슘옥사이드(magnesium oxide), 칼슘옥사이드(calcium oxide), 스트론튬옥사이드(strontium oxide), 또는 바륨옥사이드(barium oxide)를 포함하는 것을 특징으로 하는 박막 트랜지스터.
10. 제6항에 있어서,

    상기 7족에서 선택되어지는 원소와 2족에서 선택되어지는 원소를 포함하는 화합물은 마그네슘플루오라이드(magnesium fluoride), 칼슘플루오라이드(calcium fluoride), 스트론튬플루오라이드(strontium fluoride), 또는 바륨플루오라이드(barium fluoride)를 포함하는 것을 특징으로 하는 박막 트랜지스 터.
11. 제1항 내지 제10항 중 어느 한 항에 있어서,

    상기 비전도층의 두께는 1Å 내지 50Å인 것을 특징으로 하는 박막 트랜지스터.
12. 제1항 내지 제10항 중 어느 한 항에 있어서,

    상기 박막 트랜지스터는 플라스틱 기판 상에 구비된 것을 특징으로 하는 박막 트랜지스터.
13. 복수개의 부화소를 갖고, 상기 각 부화소에 적어도 하나의 박막 트랜지스터를 구비한 것으로, 상기 박막 트랜지스터 중 적어도 하나가 제1항 내지 제10항 중 어느 한 항의 박막 트랜지스터인 것을 특징으로 하는 평판 표시장치.
14. 제 13 항에 있어서,

    상기 부화소는 플라스틱 기판 상에 구비된 것을 특징으로 하는 평판 표시장치.

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