KR100603329B1 - 박막 트랜지스터 및 이를 구비한 평판표시장치 - Google Patents

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Abstract

본 발명은 시간에 따른 특성 열화를 방지할 수 있는 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공하는 데 그 목적이 있다. 본 발명은 이를 위하여, 채널 영역과 상기 채널 영역의 양측에 각각 구비된 소스 및 드레인 영역을 갖는 활성층과, 상기 소스 및 드레인 영역에 각각 연결된 소스 및 드레인 전극과, 상기 채널 영역에 대향되고 상기 활성층에 절연되도록 구비된 게이트 전극을 포함하고, 상기 활성층의 채널 영역과 소스 및 드레인 영역의 사이에는 각각 상기 소스 및 드레인 영역과 같은 타입의 비저항을 갖는 엘디디(LDD) 영역이 구비되고, 상기 엘디디 영역의 비저항 값은 0.8 Ω㎝ 내지 2.5 Ω㎝인 것을 특징으로 하는 박막 트랜지스터를 제공한다.

Description

박막 트랜지스터 및 이를 구비한 평판표시장치{TFT and Flat panel display therewith}
도 1은 종래의 TFT의 채널 영역에서 전계 분포를 나타낸 그래프,
도 2는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터를 도시한 단면도,
도 3은 본 발명의 바람직한 다른 일 실시예에 따른 박막 트랜지스터를 도시한 단면도,
도 4a 내지 도 4c는 엘디디 영역의 비저항(Resistivity)을 달리 하였을 때의 소스-드레인 전압(Vds)에 대한 소스-드레인 전류(Ids)의 변화를 나타낸 그래프들,
도 5는 드레인 전압을 8V에서 17V까지 변화시키는 동안의 온 커런트 값의 변화도를 나타낸 그래프,
도 6은 본 발명에 따른 평판 표시장치의 평면도,
도 7은 도 6의 평판 표시장치 중 일 부화소를 도시한 단면도.
본 발명은 박막 트랜지스터에 관한 것으로, 채널 영역과 드레인 영역의 경계 부근에서의 전계(electric field)를 낮출 수 있는 박막 트랜지스터 및 이를 구비한 평판표시장치에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시장치에 사용되는 박막 트랜지스터(Thin Film Transistor: TFT)는 각 화소의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 박막 트랜지스터는 기판 상에 고농도의 불순물로 도핑된 드레인 영역과 소스 영역, 및 상기 드래인 영역과 소스 영역의 사이에 형성된 채널 영역을 갖는 활성층을 구비하며, 이 활성층 상에 형성된 게이트 절연막 및 활성층의 채널영역 상부의 게이트 절연막 상에 형성된 게이트 전극으로 구성된다.
활성층의 재료로서는 다양한 소재의 반도체 물질이 사용될 수 있는 데, 흔히, 비정질 실리콘 또는 다결정질 실리콘이 주로 사용된다. 비정질 실리콘을 이용한 박막 트랜지스터는 저온 증착이 가능하다는 장점이 있으나, 전기적 특성과 신뢰성이 저하되고, 표시장치의 대면적화가 어려워 최근에는 다결정질 실리콘을 많이 사용하고 있다. 다결정질 실리콘은 수십 내지 수백 ㎠/V.s의 높은 이동도를 갖고, 고주파 동작 특성 및 누설 전류치가 낮아 고정세 및 대면적의 평판표시장치에 사용하기에 매우 적합하다.
한편, 상기와 같은 박막 트랜지스터는 전술한 바와 같이, 평판 표시장치에 있어 스위칭 소자나 화소의 구동소자 등 화소부 박막 트랜지스터와 이를 구동하기 위한 회로영역의 회로부 박막 트랜지스터로 사용된다. 이러한 박막 트랜지스터는 이 밖에도 평판 표시장치의 회로 및 메모리 소자로서도 사용된다.
한편, 최근의 평판 표시장치는 그 제조 코스트를 저감하기 위해 각종 회로들과 메모리들을 집적화하고, 크기를 소형화하고 있는 추세이다. 이에 따라, 박막 트랜지스터도 그 크기를 줄일 필요성이 대두되고 있다.
그런데, 박막 트랜지스터의 경우, 그 크기를 줄여, 특히, 채널 영역의 길이를 줄일 경우에는 채널에서의 공핍 영역이 증대되는 문제가 발생하고, 채널 영역에서의 전계(electric field)가 증대되는 문제가 발생한다.
특히, 채널 영역에서의 전계 증가는 도 1에서 볼 수 있는 바와 같이, 활성층(10)의 채널 영역(11)과 소스 영역(12) 또는 드레인 영역(13)의 경계 부근에서 갑자기 증가된다.
이렇게 높은 전계의 영향하에서는 채널 영역(11)의 캐리어(carrier)들이 매우 높은 운동에너지를 갖게 되는 데, 이러한 캐리어들을 핫 캐리어(hot carrier)라고 한다. 이 핫 캐리어들은 특정 드레인 전압 이상에서 소스-드레인 전류에 비정상적인 빠른 증대를 초래하는 데, 이를 킹크 효과(Kink effect)라 한다.
이렇게 킹크 효과를 유발시키는 핫 캐리어들에 의해 박막 트랜지스터는 시간에 따라 점차 열화되게 되어 신뢰성을 떨어뜨리게 된다.
또한, 도 1에서 볼 수 있는 바와 같이, 상기와 같은 이상 전계는 채널 영역(11)과 드레인 영역(13)의 경계 부근에서 국부적으로 발생되는 데, 이러한 국부적인 전계 상승은 이 부근에서 채널 영역(11)이나, 활성층(10)과 게이트 전극(미도시)을 절연시키는 게이트 절연층(미도시)에도 국부적인 손상을 주게 된다. 이러 한 국부적인 손상은 채널 영역(11)의 온 커런트(on-current)값 또는 전류 이동도를 저감시킨다.
상기와 같이 채널 영역에서의 국부적인 전계 상승을 줄이기 위해, 채널 영역에 인접한 소스 및 드레인 영역에 엘디디(LDD: Lightly Doped Drain) 영역을 형성하는 구조가 알려져 있다. 엘디디 영역은 소스 및 드레인 영역보다 불순물의 농도를 줄이는 방식에 의해 형성된다.
이러한 엘디디 영역에 의해 드레인 부근의 채널 영역에서 전계를 상당히 낮출 수 있는 데, 박막 트랜지스터의 기능이 높아지고, 채널의 길이가 점차 짧아짐에 따라 여전히 만족할 만큼 핫 캐리어들을 저감시키지 못하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 시간에 따른 특성 열화를 방지할 수 있는 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은,
채널 영역과 상기 채널 영역의 양측에 각각 구비된 소스 및 드레인 영역을 갖는 활성층;
상기 소스 및 드레인 영역에 각각 연결된 소스 및 드레인 전극; 및
상기 채널 영역에 대향되고 상기 활성층에 절연되도록 구비된 게이트 전극;을 포함하고,
상기 활성층의 채널 영역과 소스 및 드레인 영역의 사이에는 각각 상기 소스 및 드레인 영역과 같은 타입의 비저항을 갖는 엘디디(LDD) 영역이 구비되고, 상기 엘디디 영역의 비저항 값은 0.8 Ω㎝ 내지 2.5 Ω㎝인 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명의 다른 특징에 의하면, 상기 활성층의 소스 및 드레인 영역과 엘디디 영역은 n형이거나, p형일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 엘디디 영역의 상기 채널 영역을 향한 단부는 상기 게이트 전극의 단부에 정렬되거나, 상기 게이트 전극의 단부에 정렬될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 길이는 10 ㎛이하일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 엘디디 영역의 비저항값은 상기 엘디디 영역에 도핑되는 불순물의 농도에 의해 조절될 수 있다.
본 발명은 또한, 전술한 목적을 달성하기 위하여,
기판;
상기 기판 상에 구비되어 소정의 화상이 구현되는 발광부; 및
상기 발광부의 신호를 제어하는 것으로, 채널 영역과 상기 채널 영역의 양측에 각각 구비된 소스 및 드레인 영역을 갖는 활성층과, 상기 소스 및 드레인 영역에 각각 연결된 소스 및 드레인 전극과, 상기 채널 영역에 대향되고 상기 활성층에 절연되도록 구비된 게이트 전극을 구비한 적어도 하나의 박막 트랜지스터를 포함하 고,
상기 박막 트랜지스터의 활성층의 채널 영역과 소스 및 드레인 영역의 사이에는 각각 상기 소스 및 드레인 영역과 같은 타입의 비저항을 갖는 엘디디(LDD) 영역이 구비되고, 상기 엘디디 영역의 비저항 값은 0.8 Ω㎝ 내지 2.5 Ω㎝인 것을 특징으로 하는 평판 표시장치를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 활성층의 소스 및 드레인 영역과 엘디디 영역은 n형이거나, p형일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 엘디디 영역의 상기 채널 영역을 향한 단부는 상기 게이트 전극의 단부에 정렬되거나, 상기 게이트 전극의 단부에 정렬될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 길이는 10 ㎛이하일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 엘디디 영역의 비저항값은 상기 엘디디 영역에 도핑되는 불순물의 농도에 의해 조절될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 화소부는 액정 표시소자를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 화소부는 유기 전계 발광 표시소자를 포함할 수 있다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세 히 설명한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터(이하, 'TFT'라 함)를 도시한 단면도이다.
도 2를 참조하여 볼 때, 상기 TFT(20)는 기판(21) 상에 구비될 수 있다. 상기 기판(21)은 글라스재의 기판 또는 플라스틱재의 기판이 사용될 수 있다.
상기 기판(21) 상에는 반도체 소재로 형성된 활성층(22)이 구비되고, 이 활성층(22)을 덮도록 게이트 절연막(23)이 형성된다. 이 게이트 절연막(23)의 상부에는 게이트 전극(24)이 형성되고, 이 게이트 전극(24)을 덮도록 층간 절연막(25)이 형성되며, 층간 절연막(25)의 상부에 소스 전극(26) 및 드레인 전극(27)이 형성된다. 이 소스 전극(26) 및 드레인 전극(27)은 게이트 절연막(23) 및 층간 절연막(25)에 형성된 컨택홀에 의해 활성층(22)의 소스 영역(22b) 및 드레인 영역(22c)에 각각 접촉된다.
먼저, 상기 기판(21) 상에 구비되는 활성층(22)은 무기반도체 또는 유기반도체로부터 선택되어 형성될 수 있는 것으로, 소스 영역(22b) 드레인 영역(22c)에 n형 또는 p형 불순물이 도핑되어 있고, 이 소스 영역(22b)과 드레인 영역(22c)을 연결하는 채널 영역(22a)을 구비한다.
그리고, 이 채널 영역(22a)과 소스 및 드레인 영역(22b)(22c)의 사이에는 저 도핑 영역인 엘디디 영역(22d)이 구비된다. 이 엘디디 영역(22d)은 소스 및 드레인 영역(22b)(22c)과 동일한 타입의 불순물이 도핑되어 형성되는 데, 다만, 상기 소스 및 드레인 영역(22b)(22c)보다 불순물의 양이 적게 도핑되도록 한다.
상기 활성층(22)을 형성하는 무기반도체는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다.
그리고, 상기 유기반도체는 밴드갭이 1eV 내지 4eV인 반도체성 유기물질로 구비될 수 있는 데, 고분자로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있고, 저분자로서, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함할 수 있다.
상기 게이트 절연막(23)은 SiO2 등으로 구비될 수 있는 데, 이 외에도 SiNx 등이 사용될 수 있고, SiO2와 SiNx의 이중막으로 구비될 수도 있다.
이 게이트 절연막(23) 상부의 소정 영역에는 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 게이트 전극(24)이 형성된다. 상기 게이트 전극(24)을 형성하는 물질에는 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극(24)으로 사용될 수 있다.
본 발명의 바람직한 일 실시예에 의하면, 도 2에서 볼 수 있는 바와 같이, 상기 엘디디 영역(22d)의 내측 단부, 즉, 상기 엘디디 영역(22d)의 상기 채널 영역(22a)을 향한 단부가 상기 게이트 전극(24)의 단부에 정렬되어 있을 수도 있고, 도 3에서 볼 수 있는 바와 같이, 엘디디 영역(22d)의 외측 단부, 즉, 소스 및 드레인 영역(22b)(22c)을 향한 단부가 게이트 전극(24)의 단부에 정렬되어 있을 수 있다.
이러한 본 발명에 있어, 상기 TFT(20)의 출력 특성은 엘디디 영역(22d)의 면저항(Sheet Resistance)의 함수로서 나타내어질 수 있다. 도 4a 내지 도 4c는 도 2 또는 도 3과 같은 구조로 TFT를 형성한 것으로, 40nm 두께의 다결정질 실리콘으로 활성층(22)을 형성하고, n형으로 소스 및 드레인 영역(22b)(22c)과 엘디디 영역(22d)을 도핑한 경우, 엘디디 영역의 비저항(Resistivity)을 달리 하였을 때의 소스-드레인 전압(Vds)에 대한 소스-드레인 전류(Ids)의 변화를 나타낸 것이다. 이 때, 게이트 전압은 2V이다.
도 4a 내지 도 4c의 경우, 각각 엘디디 영역의 면저항이 100, 150, 및 300 ㏀/square 이다. 따라서, 이들의 비저항값은 각각 0.4, 0.6 및 1.2 Ω㎝를 나타낸다.
도 4a의 경우에는 소스-드레인 전압(Vds)이 5V 이하에서 소스-드레인 전류(Ids)가 급격히 증가하는 킹크(Kink) 효과가 발생함을 알 수 있다.
도 4b의 경우에는 이 킹크 효과가 많이 저감되어 있으나, 이 경우에도 역시 소스- 드레인 전압(Vds)이 5V 이하에서 소스-드레인 전류(Ids)에 급격한 증가가 발생하였다.
한편, 엘디디 영역의 비저항값이 1.2 Ω㎝일 경우에는 도 4c와 같이, 소스-드레인 전류(Ids)에 급격한 증가가 없이 안정적인 TFT 특성을 나타냄을 알 수 있다. 이로써, 킹크 효과 없이 안정적인 TFT 특성을 얻기 위해서는 엘디디 영역의 비저항값이 0.8 Ω㎝ 이상은 되어야 함을 알 수 있다.
활성층의 두께를 40㎚로 했을 때, 비저항 0.4Ω㎝는 엘디디 면저항(Rs)이 100kΩ/square일 때이고, 0.6Ω㎝는 엘디디 면저항(Rs)이 150kΩ/square일 때이며, 1.2Ω㎝ 는 엘디디 면저항(Rs)이 300kΩ/square이다.
도 4a 및 도 4b를 참조하여 볼 때, 전류가 급격하게 증가하는 소스- 드레인 전압(Vds)은 5V보다 작은 것을 알 수 있는데, 일반적으로 소스- 드레인 전압(Vds)이 5V 정도에서 구동하는 경우가 많으므로, 킹크 전압(kink voltage)을 5V 이상 얻을 수 있는 엘디디 면저항(Rs)을 200kΩ/square라고 가정하면, 엘디디 비저항 값은 0.8Ω㎝ 이 된다. 이는 엘디디 면저항(Rs)이 300kΩ/square인 1.2Ω㎝의 경우는 킹크 전압(kink voltage)이 5V를 넘는 것이 확실하기 때문이다.
상기와 같은 엘디디 영역의 비저항값은 엘디디 영역의 도핑량을 조절함으로써 조정이 가능해진다. 즉, 엘디디 영역의 도핑량을 증가시킬 경우에는 캐리어의 숫자가 많아지므로, 비저항값은 떨어지고, 도핑량을 감소시킬 경우에는 캐리어의 숫자가 줄어들게 되므로, 비저항값은 높아지게 된다. 이러한 엘디디 영역의 도핑량과 비저항값과의 관계를 이용하여, 해당 비저항값을 얻기 위해서는 미리 실험에 의해 엘디디 영역에서의 도핑량을 결정할 수 있다.
이렇게 엘디디 영역의 비저항값을 달리한 TFT로 온 커런트(on-current) 열화 를 살펴보았다. 도 5는 게이트 전압을 문턱전압과 같이 하고, 드레인 전압을 8V에서 17V까지 변화시키는 동안의 온 커런트 값의 변화도를 나타낸 것이다. Ⅰ은 엘디디 영역의 비저항이 0.4Ω㎝인 경우를, Ⅱ는 엘디디 영역의 비저항이 0.6Ω㎝인 경우를, Ⅲ은 엘디디 영역의 비저항이 1.2 Ω㎝인 경우를 나타낸다. 도 5에서는 드레인 전압이 0V일 때를 기준으로 하여 온 커런트값이 어떻게 변화되었는지를 표준화하여 나타낸 값으로, 각각의 경우 온 커런트값의 절대치를 나타낸 것은 아니다.
도 5에서 볼 수 있는 바와 같이, 엘디디 영역의 비저항이 증대됨에 따라 온 커런트 열화는 줄어들고, 비저항이 1.2 Ω㎝가 되었을 때에는 온 커런트 열화가 없음을 알 수 있다. 따라서, 온 커런트 열화를 방지하기 위해서도 엘디디 영역의 비저항은 0.8 Ω㎝ 이상은 되어야 한다. 이는 DC stress 신뢰성의 기준에 따라 다르겠지만, 0.6Ω㎝의 경우 17V에서 약 20%의 감소를 보이므로, 17V조건에서 10%이하의 on current 저하를 나타내기 위해서 0.8Ω㎝ 이상이 필요하게 된다.
이처럼, 엘디디 영역의 비저항이 증대되면 증대될수록, 킹크 효과는 줄어들고, 온 커런트 열화가 방지되어 TFT의 신뢰성이 향상되게 된다. 그러나, 이러한 신뢰성 향상을 위해 엘디디 영역의 비저항을 지나치게 높이게 되면 전류 이동도와 온 커런트값을 낮추게 되어 문제가 된다. 따라서, 엘디디 영역의 비저항은 충분한 온 커런트값을 얻을 수 있는 값 이하는 되어야 한다.
엘디디 영역의 비저항이 대략 2.0 Ω㎝까지는 TFT 치수와 엘디디 영역의 길이를 적절하게 조절하면, 충분한 온 커런트값을 얻을 수 있다.
또한, 도 3에서 볼 수 있는 바와 같이, 엘디디 영역(22d)이 게이트 전극(24) 에 중첩되어 있는 구조의 경우에는 이동도값이 엘디디 영역의 저항 증대에 영향을 비교적 덜 받게 되어 2.5 Ω㎝ 정도로 큰 비저항을 가질 수 있게 된다. 따라서, 엘디디 영역의 비저항은 2.5Ω㎝이하인 것이 바람직하다.
상기와 같은 본 발명은 채널 영역의 길이는 10 ㎛이하인 단채널(short channel)일 경우에 더욱 유용하다.
이상 설명한 바와 같은 TFT는 액티브 매트릭스형 유기 전계 발광 표시장치에 적용되거나, 액정표시장치에 적용될 수 있다.
도 6은 본 발명에 따른 TFT가 적용될 수 있는 평판 표시장치를 도시한 것으로, 화소 영역(30)과, 상기 화소 영역(30)의 가장자리에 회로 영역(40)으로 구성된다. 상기 화소 영역(30)은 복수개의 화소(pixel)들로 구비되며, 각 화소들은 소정의 화상을 구현해 내도록 발광하는 발광부를 포함한다.
본 발명의 바람직한 일 실시예에 의하면, 상기 발광부는 유기 전계 발광 소자를 각각 구비한 복수개의 부화소(sub-pixel)들로 이루어져 있다. 풀 칼라 유기 전계 발광 표시장치의 경우에는 적색(R), 녹색(G) 및 청색(B)의 부화소들이 라인상, 모자이크상, 격자상 등 다양한 패턴으로 배열되어 화소를 구성하며, 풀 칼라 평판표시장치가 아닌 모노 칼라 평판표시장치여도 무방하다.
그리고, 상기 회로 영역(40)은 상기 화소 영역(30)으로 입력되는 화상 신호 등을 제어해 준다.
이러한 유기 전계 발광 표시장치에 있어서, 상기 화소 영역(30)과 회로 영역(40)에는 각각 적어도 하나 이상의 TFT가 설치될 수 있다.
화소 영역(30)에 설치되는 박막 트랜지스터로는 게이트 라인의 신호에 따라 발광 소자에 데이터 신호를 전달하여 그 동작을 제어하는 스위칭용 박막 트랜지스터와, 상기 데이터 신호에 따라 상기 유기 전계 발광 소자에 소정의 전류가 흐르도록 구동시키는 구동용 박막 트랜지스터 등 화소부 박막 트랜지스터가 있다. 그리고, 회로 영역(40)에 설치되는 박막 트랜지스터로는 소정의 회로를 구현하도록 구비된 회로부 박막 트랜지스터가 있다.
물론 이러한 박막 트랜지스터의 수와 배치는 디스플레이의 특성 및 구동 방법 등에 따라 다양한 수가 존재할 수 있으며, 그 배치 방법도 다양하게 존재할 수 있음은 물론이다.
도 7은 상기 화소 영역(30)의 발광부의 한 부화소를 도시한 것이다. 도 7에서 볼 수 있는 바와 같이, 글라스재 또는 플라스틱재의 기판(50)상에 버퍼층(51)이 형성되어 있고, 이 위에 박막 트랜지스터(TFT)와, 유기 전계 발광 소자(OLED)가 형성된다.
상기 기판(50)의 버퍼층(51)상에 소정 패턴의 활성층(52)이 구비된다. 상기 활성층(52)의 상부에는 SiO2, SiNx 등에 의해 게이트 절연막(53)이 구비되고, 게이트 절연막(53) 상부의 소정 영역에는 게이트 전극(54)이 형성된다. 상기 게이트 전극(54)은 TFT 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다. 상기 게이트 전극(54)의 상부로는 층간 절연막(55)이 형성되고, 컨택 홀을 통해 소스 및 드레인 전극(56)(57)이 각각 활성층(52)의 소스 영역(52b) 및 드레인 영역(52c) 에 접하도록 형성된다. 소스/드레인 전극(56)(57) 상부로는 SiO2, SiNx 등으로 이루어진 패시베이션막(58)이 형성되고, 이 패시베이션 막(58)의 상부에는 아크릴, 폴리 이미드, BCB 등의 유기물질로 평탄화막(59)이 형성되어 있다. 이 평탄화막(59)의 상부에 유기 전계 발광 소자(OLED)의 애노우드 전극이 되는 제 1 전극층(61)이 형성되고, 이를 덮도록 유기물로 화소정의막(Pixel Define Layer: 60)이 형성된다. 이 화소정의막(60)에 소정의 개구를 형성한 후, 이 개구로 한정된 영역 내에 유기층(62)을 형성한다. 유기층(62)은 발광층을 포함한 것이 된다.
상기 유기 전계 발광 소자(OLED)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, TFT의 드레인 전극(56)에 연결되어 이로부터 플러스 전원을 공급받는 제 1 전극층(61)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 제 2 전극층(63), 및 이들 제 1 전극층(61)과 제 2 전극층(63)의 사이에 배치되어 발광하는 유기층(62)으로 구성된다.
상기 제 1 전극층(61)과 제 2 전극층(63)은 상기 유기층(62)에 의해 서로 절연되어 있으며, 유기층(62)에 서로 다른 극성의 전압을 가해 유기층(62)에서 발광이 이뤄지도록 한다.
상기 유기층(62)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기와 같은 유기층은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
상기 제 1 전극층(61)은 애노우드 전극의 기능을 하고, 상기 제 2 전극층(63)은 캐소오드 전극의 기능을 하는 데, 물론, 이들 제 1 전극층(61)과 제 2 전극층(63)의 극성은 반대로 되어도 무방하다.
상기 제 1 전극층(61)은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO, 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다.
한편, 상기 제 2 전극층(63)도 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 이 제 2 전극층(63)이 캐소오드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물이 유기층(62)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
한편, 상기 TFT의 활성층(52)은 채널 영역(52a)과 소스 및 드레인 영역(52b)(52c)과의 사이에 엘디디 영역(52d)을 갖는 데, 이 엘디디 영역의 비저항은 전술한 바와 같이, 0.8 내지 2.5 Ω㎝가 되도록 한다. 이에 대한 상세한 사항은 전술한 바와 같다. 이에 따라, 상기 박막 트랜지스터를 구비한 평판 표시장치는 사용 시간이 지나도 TFT 특성이 열화되는 것을 방지할 수 있게 된다. 그리고, 이러한 효과는 채널 영역(52a)의 길이가 10㎛이하인 단채널의 경우에 더욱 유용하다.
이상에서는 유기 전계 발광 소자를 중심으로 설명하였으나, 이는 액정 표시소자의 경우에도 동일하게 적용될 수 있음은 물론이고, 이 외에도 무기 전계 발광 소자에도 적용될 수 있다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 시간에 따라 TFT 특성이 열화되는 것을 방지할 수 있다.
둘째, 채널 영역의 드레인 영역 부근에서 전계의 급격한 상승을 막음과 동시에 핫 캐리어들에 의한 TFT 특성 열화를 방지할 수 있고, TFT의 온 커런트 특성이 열화되는 것을 방지할 수 있어, TFT 신뢰도를 향상시킬 수 있다.
셋째, TFT 신뢰도를 향상시킴과 동시에 온 커런트 값 및 이동도가 저감되는 것을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 채널 영역과 상기 채널 영역의 양측에 각각 구비된 소스 및 드레인 영역을 갖는 활성층;
    상기 소스 및 드레인 영역에 각각 연결된 소스 및 드레인 전극; 및
    상기 채널 영역에 대향되고 상기 활성층에 절연되도록 구비된 게이트 전극;을 포함하고,
    상기 활성층의 채널 영역과 소스 및 드레인 영역의 사이에는 각각 상기 소스 및 드레인 영역과 같은 타입의 비저항을 갖는 엘디디(LDD) 영역이 구비되고, 상기 엘디디 영역의 비저항 값은 0.8 Ω㎝ 내지 2.5 Ω㎝인 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 활성층의 소스 및 드레인 영역과 엘디디 영역은 n형인 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 활성층의 소스 및 드레인 영역과 엘디디 영역은 p형인 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 엘디디 영역의 상기 채널 영역을 향한 단부는 상기 게이트 전극의 단부에 정렬된 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 엘디디 영역의 상기 소스 영역 또는 드레인 영역을 향한 단부는 상기 게이트 전극의 단부에 정렬된 것을 특징으로 하는 박막 트랜지스터.
  6. 삭제
  7. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 엘디디 영역의 비저항값은 상기 엘디디 영역에 도핑되는 불순물의 농도에 의해 조절되는 것을 특징으로 하는 박막 트랜지스터.
  8. 기판;
    상기 기판 상에 구비되어 소정의 화상이 구현되는 발광부; 및
    상기 발광부의 신호를 제어하는 것으로, 채널 영역과 상기 채널 영역의 양측에 각각 구비된 소스 및 드레인 영역을 갖는 활성층과, 상기 소스 및 드레인 영역에 각각 연결된 소스 및 드레인 전극과, 상기 채널 영역에 대향되고 상기 활성층에 절연되도록 구비된 게이트 전극을 구비한 적어도 하나의 박막 트랜지스터를 포함하고,
    상기 박막 트랜지스터의 활성층의 채널 영역과 소스 및 드레인 영역의 사이에는 각각 상기 소스 및 드레인 영역과 같은 타입의 비저항을 갖는 엘디디(LDD) 영역이 구비되고, 상기 엘디디 영역의 비저항 값은 0.8 Ω㎝ 내지 2.5 Ω㎝인 것을 특징으로 하는 평판 표시장치.
  9. 제 8항에 있어서,
    상기 활성층의 소스 및 드레인 영역과 엘디디 영역은 n형인 것을 특징으로 하는 평판 표시장치.
  10. 제 8항에 있어서,
    상기 활성층의 소스 및 드레인 영역과 엘디디 영역은 p형인 것을 특징으로 하는 평판 표시장치.
  11. 제 8항에 있어서,
    상기 엘디디 영역의 상기 채널 영역을 향한 단부는 상기 게이트 전극의 단부에 정렬된 것을 특징으로 하는 평판 표시장치.
  12. 제 8항에 있어서,
    상기 엘디디 영역의 상기 소스 영역 또는 드레인 영역을 향한 단부는 상기 게이트 전극의 단부에 정렬된 것을 특징으로 하는 평판 표시장치.
  13. 삭제
  14. 제 8항 내지 제 12항 중 어느 한 항에 있어서,
    상기 엘디디 영역의 비저항값은 상기 엘디디 영역에 도핑되는 불순물의 농도에 의해 조절되는 것을 특징으로 하는 평판 표시장치.
  15. 제 8항 내지 제 12항 중 어느 한 항에 있어서,
    상기 발광부는 액정 표시소자를 포함하는 것을 특징으로 하는 평판 표시장치.
  16. 제 8항 내지 제 12항 중 어느 한 항에 있어서,
    상기 발광부는 유기 전계 발광 표시소자를 포함하는 것을 특징으로 하는 평판 표시장치.
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