KR100793278B1 - 다결정 실리콘 박막트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 저온 다결정 실리콘 박막 트랜지스터의 특성을 향상시키기 위한 도핑 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터 제조방법에 관한 것으로, 기판 상에 적층 형성된 다결정 실리콘 박막, 게이트 절연막 및 게이트 전극 상에 상기 박막트랜지스터의 소스/드레인 도핑을 위한 도펀트를 주입할 시에, 소스 드레인/부분과 GOLDD(Gate Overlapped Lightly Doped Drain) 영역이 동시에 형성되도록 도펀트를 미리 설정된 각도로 사선 방향으로 주입한다.
박막트랜지스터, 도펀트, GOLDD, 다결정

Description

다결정 실리콘 박막트랜지스터의 제조 방법{METHOD FOR MANUFACTURING POLYCRYSTALLINE SILICON - THIN FILM TRANSISTOR}
도 1a~1e는 본 발명의 일 실시예에 따른 저온 다결정 실리콘 박막트랜지스터의 각 주요 제조 공정에 따른 생성물의 단면 구조도,
도 2a, 2b는 도 1d의 공정중 도펀트를 사선 방향으로 주입하는 방식을 설명하기 위한 도펀트 주입 관련 장치의 개략적인 블록도,
도 3은 도 1d의 공정을 통한 저온 다결정 실리콘 박막트랜지스터의 중간 단계 생성물에서 GOLDD(Gate overlapped lightly doped drain) 영역의 TEM(Transmission Electron Microscopy) 사진,
도 4는 도 1e의 공정을 통한 저온 다결정 실리콘 박막트랜지스터에서 GOLDD 영역의 TEM 사진,
도 5는 도 1a~1e의 공정을 통해 제작된 저온 다결정 실리콘 박막트랜지스터 및 기존 공정을 통해 제작된 다결정 실리콘 박막 트랜지스터의 전달 특성 곡선들을 나타낸 비교 그래프,
도 6은 도 1a~1e의 공정을 통해 제작된 저온 다결정 실리콘 박막트랜지스터의 드레인 접합부위에서 수평전계 시뮬레이션 결과 그래프,
도 7은 도 1a~1e의 공정을 통해 제작된 저온 다결정 실리콘 박막트랜지스터 및 기존 공정을 통해 제작된 다결정 실리콘 박막 트랜지스터의 신뢰도 테스트 결과를 나타낸 비교 그래프.
본 발명은 저온 다결정 실리콘 박막 트랜지스터 제조 방법에 관한 것으로, 특히, 사선 입사 방향의 도펀트 주입을 통해 게이트 메탈 아랫 부분의 채널쪽에 저농도 도핑을 이루어 신뢰도 및 특성향상을 이루고자 하기 위한 다결정 실리콘 박막트랜지스터의 제조 방법에 관한 것이다.
저온 다결정 실리콘 박막 트랜지스터(LTPS-TFT: Low Temperature Polycrystalline Silicon - Thin Film Transistor)는 현재 노트북 및 개인용 컴퓨터의 모니터에 응용되고 있는 비정질 실리콘 박막 트랜지스터(a-Si TFT: Amorphous silicon Thin Film Transistor)에 비해 구동능력과 집적도가 우수하여 높은 해상도(high resolution)의 액정표시장치(Liquid Crystal Display: LCD)에 채용될 것으로 기대되고 있다. 더욱이, 저온 다결정 박막트랜지스터는 높은 전류구동능력 때문에 그 응용분야가 점차 SOG(System On Glass) 구현을 위해 개발되고 있다. 특히, 짧은 채널길이를 가진 다결정 실리콘 박막트랜지스터는 주변회로를 집적할 수 있는 반면, 높은 누설전류 및 길이가 짧아짐으로써 생기는 큰 수평전계로 인한 취약한 신뢰성을 가진다.
이러한 취약한 신뢰성 및 누설전류 현상을 개선하고자 저농도 도핑을 드레인 영역 근처에 형성시키는 LDD(Lightly Doped Drain) 구조가 많이 연구되고 있다. 그런데, LDD 구조는 누설전류를 상당히 억제시킬 수 있지만, 전류구동능력은 LDD 구조를 채용하지 않은 일반적인 구조에 비해 떨어진다.
따라서, 드레인 접합부위 부근에서, 게이트 메탈 아랫 부분 채널쪽에 저농도 도핑을 한 GOLDD(Gate Overlapped Lightly Doped Drain) 구조가 최근 많은 각광을 받고 있다. GOLDD 구조의 저온 다결정 실리콘 박막 트랜지스터는 누설전류를 상당히 억제시키고 온(ON) 전류 또한 LDD구조를 채용하지 않은 일반적인 구조에 비해 떨어지지 않는 장점을 가진다. 하지만, GOLDD 구조를 가진 소자를 제작하기 위해서는 추가의 마스크(mask) 공정이 필요하다는 단점을 가진다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 사선입사 방식의 도펀트 주입을 통해 간단하게 GOLDD 구조를 가질 수 있는 다결정 실리콘 박막트랜지스터의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 사선입사 방식의 도펀트 주입을 2번만 수행함으로써, 소스와 드레인 영역을 형성하는 동시에 GOLDD 영역을 형성할 수 있는 다결정 실리콘 박막트랜지스터의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 도펀트를 사선 방향으로 주입시켜 GOLDD 영역을 형성하는 과정과, 상기 공정에서 동시에 소스/드레인 부분과 GOLDD 영역을 한 번의 도펀트 주입으로 동시에 형성시키는 과정과, 상기 주입된 도펀트를 활성화하기 위하여 사선입사 방식의 엑시머 레이저 어닐링 공정을 통해 상기 GOLDD 영역 및 소스/드레인 영역을 열처리하는 과정을 수행함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 구성 소자 등과 같은 특정 사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들이 본 발명의 범위 내에서 소정의 변형이나 혹은 변경이 이루어질 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.
도 1a~1e는 본 발명의 일 실시예에 따른 저온 다결정 실리콘 박막트랜지스터의 각 주요 제조 공정에 따른 생성물의 단면 구조도로서, 이를 통해 본 발명에 따른 다결정 실리콘 박막트랜지스터의 제조 방법을 설명하기로 한다. 먼저, 도 1a에 도시된 바와 같이 수백 nm 두께의 버퍼 실리콘 산화막(11)을 증착한 유리기판 위에 플라즈마 보조 화학 기상 증착법(PECVD: Plasma Enhanced Chemical Vapor Deposition) 또는 저압 화학 기상 증착법(LPCVD: Low Pressure Chemical Vapor Deposition)을 이용하여 a-Si 박막(12)을 증착한다. 이 때 a-Si 박막(12)의 두께는 10nm에서 200nm 사이, 예를 들어 70nm이다.
이어서, 도 1b와 같이 상기 a-Si 박막(12)에 엑시머 레이저광을 조사하여 이를 poly-Si 박막(13)으로 결정화한다. 다음으로, 도 7c에서 일반적인 포토리소그라 피(photo-lithography) 공정과 식각(etching) 공정을 이용하여 상기 poly-Si 박막(13)을 식각하여 TFT의 활성영역을 패터닝한다. 계속해서, poly-Si 박막(13) 위에 게이트 절연막(14)으로서 실리콘 산화막을 100nm 두께로 증착하고, 게이트 전극(15)으로서 금속(예를 들어 알루미늄 Al) 막 등을 300nm 두께로 증착한 다음, 포토리소그라피 공정을 이용하여 형성한 감광막(photo-resist) 패턴(16)을 마스크로 이용하여 하부의 상기 게이트 전극(15), 게이트 절연막(14)을 차례로 식각하여 소스/드레인 영역(17, 18)의 poly-Si 박막(13) 표면이 노출되도록 한다.
계속해서, 도 1d와 같이 인(P+), 비소(As+), 붕소(B+ 또는 BF2+ ) 등의 도펀트 이온을 이온 주입(ion implantation) 또는 이온 샤워(ion shower) 등의 방법으로, TFT의 상기 표면이 노출된 소스/드레인 영역에 주입한다. 이와 같은 도펀트 이온의 주입에 의해서 소스/드레인 영역(17, 18)의 poly-Si은 비정질화된다.
이때 도 1d에는 본 발명의 특징에 따라, 도펀트 이온 주입을 기판에 대해서 비스듬하게 기울여서 입사시킴이 도시되고 있다. 도펀트 이온 주입 방향의 기울이는 각도는 게이트의 두께와 게이트 절연막의 두께 및 실리콘 박막의 두께 등에 따라서 ㅁ 15도 내지 ㅁ 75도 사이의 값, 바람직하게는 ㅁ 45도의 각도로 정한다. 즉, 도펀트 이온 주입 방향의 기울기를 예를 들어 +45도 각도로 하여 도 1d에 실선(또는 점선)과 같이 한 방향에서 먼저 조사한 후, -45도 각도로 하여 도 1d에 점선(또는 실선)과 같이 맞은편 방향에서 조사한다. 이 때, n- 영역이 형성되는 부분의 게이트 산화막이 일종의 버퍼역할을 수행하게 되어 n- 영역을 위한 추가의 도펀트 주입공정이 필요없게 된다. 따라서, 도 1d에서 표시한 대로 게이트 메탈 아랫 부분 의 채널 부분에 GOLDD 영역이 형성되게 된다. 이와 같이, 본 발명에 따른 사선입사 도펀트 이온 주입 방식은 도펀트를 사선방향으로 주입시킬 때, 게이트 산화막이 버퍼층으로 이용되어, 소스/드레인 부분과 GOLDD 영역이 동시에 형성된다. 또한, 이때 형성되는 GOLDD 영역의 길이는 게이트 산화막의 두께와 도펀트의 사선 입사각에 따라 영향을 받으므로, GOLDD 영역의 길이를 조절하기 위하여 게이트 산화막의 두께를 조절하거나, 도펀트의 사선 입사각을 적당히 조절하게 된다.
이러한 본 발명의 특징에 따른 도펀트 이온 주입 공정이 완료되면, 이후 도 1e에 도시된 바와 같이 상기 비정질화된 소스/드레인 영역(17, 18)의 실리콘 박막을 재결정화하고 주입된 도펀트를 전기적으로 활성화시키기 위해서 2차 엑시머 레이저 어닐링을 수행한다. 소스/드레인의 엑시머 레이저 어닐링에 의해서 소스/드레인 영역은 n-형(또는 p-형)으로 고농도 도핑된 다결정 실리콘 박막이 되어, 오프(OFF) 상태에서 소수 캐리어(n-타입의 경우에는 정공, p-타입의 경우에는 전자)의 흐름을 막고 온(ON) 상태에서는 다수 캐리어의 공급 및 TFT의 채널과 금속 배선을 연결하는 도체로서 작용한다. 이때 2차 엑시머 레이저 어닐링시에는 레이저광을 기판에 대해서 비스듬하게 기울여서 입사하는, 사선입사 엑시머 레이저 어닐링을 수행한다. 사선 입사 방향으로 조사된 레이저 빔은 드레인 접합부근의 결정결함을 치유하는 역할과 도펀트 활성화, 두 가지 역할을 수행한다.
상기 도 1a~1e에 도시된 바와 같은 공정을 통해 본 발명의 특징에 따른 저온 다결정 실리콘 박막트랜지스터가 제조될 수 있으며, 이하 도 2a, 2b를 참조하여, 상기 공정 중 도 1d에 도시된 도펀트 이온 주입 공정을 보다 부가적으로 설명하기 로 한다. 도 2a, 2b는 도 1d의 공정중 도펀트를 사선 방향으로 주입하는 방식을 설명하기 위한 도펀트 주입 관련 장치의 개략적인 블록도로서, 유리 기판(22)을 지지하는 지지대(20)가 도펀트 이온을 주입하기 위한 이온 빔 소스(ion beam source)(24)의 좌측에 배치된 상태가 도시된다. 먼저, 도 2a에는 지지대(20)에 의해 지지되는 유리 기판(22) 상에 상하 스캔 방식으로 이온 빔 소스(24)의 이온 주입 방향이 +45각도로 기울어진 상태로 도펀트 이온을 주입하며, 도 2b에서는 -45도 각도로 하여 도펀트 이온을 주입하는 상태가 도시된다.
도 3은 도 1d의 공정을 통한 저온 다결정 실리콘 박막트랜지스터의 중간 단계 생성물에서 GOLDD(Gate overlapped lightly doped drain) 영역의 TEM(Transmission Electron Microscopy) 사진으로서, 45도의 사선방향으로 도펀트를 주입한 이후의 소스/드레인 접합 부위 부근을 촬영한 TEM 사진이다. 도 3에 도시된 바와 같이, 게이트 산화막의 두께가 100nm인 경우, 45도의 사선방향으로 도펀트를 주입할 때 GOLDD 영역의 길이는 약 90nm가 된다. 이는, 게이트 산화막의 두께를 조절해줌으로써 GOLDD 영역의 길이를 조절할 수 있음을 의미한다.
도 4는 도 1e의 공정을 통한 저온 다결정 실리콘 박막트랜지스터에서 GOLDD 영역의 TEM 사진으로서, 사선방향으로 주입된 도펀트를 활성화하기 위해 45도 방향으로 엑시머 레이저를 사선입사 한 후의 소스/드레인 접합 부위 부근을 촬영한 TEM 사진이다. 도 4에 도시된 바와 같이, 사선 입사된 레이저조사 활성화방식으로 도펀트가 활성화되었음을 확인할 수 있다.
도 5는 도 1a~1e의 공정을 통해 제작된 저온 다결정 실리콘 박막트랜지스터 및 기존 공정을 통해 제작된 다결정 실리콘 박막 트랜지스터의 전달 특성 곡선들을 나타낸 비교 그래프로서, 양자간의 특성을 보여주고 있다(기본 소자의 크기는 W/L=10um/3um을 사용함). 도 5에 도시된 바와 같이, 본 발명에 따라 제안된 다결정 실리콘 박막트랜지스터의 단위 길이 당 누설전류(측정조건; VDS=-3.3V, VGS=-20V)는 4.7ㅧ 10-11A/um로서, 종래 소자의 1.7ㅧ 10-9A/um에 비해 현저히 억제되었음을 확인할 수 있다.
도 6은 도 1a~1e의 공정을 통해 제작된 저온 다결정 실리콘 박막트랜지스터의 드레인 접합부위에서 수평전계 시뮬레이션 결과 그래프로서, 상기 도 5에 도시된 누설전류 측정조건에서의 수평전계를 알아보기 위하여 2-D 소자 시뮬레이터(simulator)로 시뮬레이션한 결과를 보여준다. 도 6에 도시된 바와 같이, 본 발명에서 제안된 사선입사방식의 도펀트 주입을 통해 형성시킨 GOLDD 영역을 드레인과 채널 접합부분에 삽입함으로써 수평전계를 GOLDD 영역이 없는 경우에 비해 현저히 억제할 수 있음을 확인할 수 있다.
또한, 도 6의 측정데이터에서 추출한 전계효과 이동도는 본 발명에서 제안된 GOLDD 소자의 경우(182cm2/V-sec)가 기존의 경우(142cm2/V-sec)에 비해 우수함을 확인할 수 있다. 이는 본 발명에서 제안된 소자에서 실제 유효채널의 길이가 GOLDD 영역으로 짧아졌기 때문이다.
도 7은 도 1a~1e의 공정을 통해 제작된 저온 다결정 실리콘 박막트랜지스터 및 기존 공정을 통해 제작된 다결정 실리콘 박막 트랜지스터의 신뢰도 테스트 결과 를 나타낸 비교 그래프로서, 도 7에는 신뢰성 테스트를 하기 위하여, 본 발명에서 제안된 GOLDD 소자와 기존의 소자에서 동일한 조건, 즉 전기적 스트레스(VDS=10V, VGS=VT+2V)를 1,000초간 인가한 후 각 경우에 최대 컨덕턴스의 변화율에 대해 나타난다. 저온 다결정 실리콘 박막트랜지스터에서 핫-캐리어(hot-carrier) 스트레스로 인한 열화의 주된 원인은 수평전계로 알려져 있다. 도 7에서 나타낸 바와 같이 본 발명에 따른 소자의 경우, 수평전계를 효과적으로 억제시켜 핫-캐리어 스트레스로 인한 열화정도에서 기존의 공정으로 제작된 소자보다 현저히 우수한 특성을 보임을 확인할 수 있다.
상기와 같이 본 발명의 일 실시예에 따른 다결정 실리콘 박막트랜지스터의 제조 공정이이 이루어질 수 있으며, 한편 상기한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나 여러 가지 변형이 본 발명의 범위를 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 청구범위와 청구범위의 균등한 것에 의하여 정하여져야 할 것이다.
상기한 바와 같이, 본 발명에 따른 다결정 실리콘 박막트랜지스터의 제조 방법은 넓은 면적의 유리 기판 위에서도 간단한 사선입사 도펀트 주입 방법으로 GOLDD 구조의 소자를 제작할 수 있으며, 따라서, 누설전류 억제 및 높은 신뢰도를 보이는 GOLDD 소자를 저온 다결정실리콘 박막 트랜지스터에 추가의 마스크 공정없 이 저가격으로 제작 가능하다.

Claims (4)

  1. 반도체 박막, 예정된 채널 영역에서 상기 반도체 박막의 표면과 접촉하여 형성되는 게이트 절연막 및 상기 게이트 절연막 상에 배치되는 게이트 전극을 포함하는 적층 구조를 가지며, 평면 기판 상에 성형되는 다결정 실리콘 박막트랜지스터의 제조 방법에 있어서,
    상기 기판 상에 적층 형성된 다결정 실리콘 박막, 게이트 절연막 및 게이트 전극 상에 상기 박막트랜지스터의 소스/드레인 도핑을 위한 도펀트를 주입하는 과정과,
    상기 도펀트 이온 주입후, 상기 도펀트의 활성화 및 소스/드레인 실리콘 박막의 재결정화를 위해 레이저광을 입사하는 과정을 포함하며,
    상기 도펀트 주입 과정에서, 소스/드레인 부분과 GOLDD(Gate Overlapped Lightly Doped Drain) 영역이 동시에 형성되도록 상기 도펀트를 사선 방향으로 주입함을 특징으로 하는 다결정 실리콘 박막트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 GOLDD 영역의 길이를 조절하기 위하여 상기 게이트 절연막의 두께와 상기 도펀트의 사선 입사각을 미리 설정함을 특징으로 하는 다결정 실리콘 박막트랜지스터 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 도펀트 주입 각도는 15도 내지 75도 사이임을 특징으로 하는 다결정 실리콘 박막트랜지스터 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 도펀트 주입 각도는 45도임을 특징으로 하는 다결정 실리콘 박막트랜지스터 제조 방법.
KR1020050015986A 2005-02-25 2005-02-25 다결정 실리콘 박막트랜지스터의 제조 방법 KR100793278B1 (ko)

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