KR100537729B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 소스/드레인 어닐링 공정 시 다결정 실리콘 박막트랜지스터의 소스/드레인 접합부에 발생하는 결정결함을 방지하는 박막트랜지스터 제조방법에 관한 것이다.
본 발명은 다결정 실리콘 박막트랜지스터의 소스/드레인 어닐링 시, 레이저광을 비스듬하게 기울여서 조사하는 OI-ELA(Oblique Incidence Excimer Laser Annealing) 방법을 제시함으로써 소스/드레인 접합부에도 레이저 에너지를 충분히 전달하여 접합부 결정 결함이 없는 다결정 실리콘 박막트랜지스터의 제작이 가능하다. 따라서, 박막트랜지스터의 ON/OFF 스위칭 특성이 우수하며, 장시간 구동에 대해서도 추가의 트랩 상태 생성이 적기 때문에 특성이 안정적으로 나타나는 장점이 있다.
Description
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 다결정 실리콘 박막트랜지스터의 접합부 결함을 치유하는 레이저 어닐링 방법에 관한 것이다.
현재까지는 능동구동 LCD의 화소 스위칭 소자로서 비정질 실리콘 박막트랜지스터(Amorphous Silicon Thin Film Transistor: a-Si TFT)가 널리 사용되고 있다. 그러나 최근에는 LCD의 고정세화에 따라서 a-Si TFT보다 전류 구동 능력이 우수하고 동작 속도가 빠른 poly-Si TFT를 이용하여 화소 스위칭 소자 및 디스플레이 패널의 주변 구동 회로를 구성하려는 연구가 활발하게 이루어지고 있다. 또한 최근에 각광받고 있는 능동구동 OLED는 전류 구동에 의한 발광 소자이므로 a-Si TFT보다 전류 구동 능력이 우수한 poly-Si TFT를 이용한 화소 구동이 요구되는 등, poly-Si TFT의 적용 영역은 점차 확장되고 있다.
일반적으로, Poly-Si TFT를 유리 기판 위에 제작할 경우, 유리 기판이 고온 공정에 의해서 손상되지 않도록 엑시머 레이저를 이용하여 a-Si 박막의 결정화와 소스/드레인의 도펀트(dopant) 활성화를 수행한다. 엑시머 레이저를 이용할 경우, 수십 나노초(ns) 정도의 짧은 시간동안에 순간적인 가열에 의해서 a-Si 박막의 용융과 재결정화가 일어나므로 유리 기판에 손상을 주지 않는 장점이 있다. 또한 엑시머 레이저를 이용할 경우에는 a-Si 박막이 액체 상태로 용융된 후 재결정화되므로 실리콘 원자들이 우수한 결정성을 갖는 결정립(grain) 형태로 재배열되기 때문에 500℃∼600℃의 온도로 가열하는 열처리 방법에 의해 결정화된 poly-Si 박막보다 전기적 특성이 우수한 장점이 있다.
도 1a 내지 도 1e는 종래 일반적인 엑시머 레이저를 이용한 poly-Si TFT 제조과정을 나타내는 공정단면도로서, 이를 통해 종래의 엑시머 레이저를 이용한 poly-Si TFT 제조방법을 살펴보자.
먼저, 도 1a에 도시된 바와 같이 버퍼 실리콘 산화막(1)이 형성된 실리콘웨이퍼(도시하지 않음) 또는 유리 기판 위에 플라즈마보조화학기상증착법(plasma enhanced chemical vapor deposition: 이하 PECVD라 칭함) 또는 저압화학기상증착법(low pressure chemical vapor deposition: 이하 LPCVD라 칭함)을 이용하여 a-Si 박막(2)을 증착한다.
이어서, 도 1b와 같이 a-Si 박막(2)에 엑시머 레이저를 조사하여 poly-Si 박막(3)으로 결정화한다.
다음으로, 도 1c에서 일반적인 포토리소그라피(Photo-lithography) 공정과 식각(etching) 공정을 이용하여 상기 poly-Si 박막을 식각하여 TFT의 활성영역을 패터닝한다. 계속해서, 상기 poly-Si 박막(3) 위에 게이트 절연막(4)으로서 실리콘 산화막을 증착하고, 게이트 전극(5)으로서 금속 또는 a-Si 박막을 증착한 다음, 포토리소그라피 공정을 이용하여 형성한 감광막(photo-resist) 패턴(6)을 마스크로 이용하여 하부의 상기 게이트 전극(5), 게이트 절연막(4)을 차례로 식각한다.
계속해서, 도 1d와 같이 인(P+), 비소(As+), 붕소(B+ 또는 BF2+) 등의 도펀트 이온을 이온 주입(ion implantation) 또는 이온 샤워(ion shower) 등의 방법으로 TFT의 소스/드레인 영역에 주입한다. 이와 같은 도펀트 이온의 주입에 의해서 소스/드레인 영역(7, 8)의 poly-Si은 비정질화된다.
끝으로, 도 1e에 도시된 바와 같이 상기 비정질화된 소스/드레인 영역의 실리콘 박막을 재결정화하고 주입된 도펀트를 전기적으로 활성화시키기 위해서 2차 엑시머 레이저 어닐링을 공정을 수행한다. 소스/드레인의 엑시머 레이저 어닐링에 의해서 소스/드레인 영역은 n-타입(type) 또는 p-타입으로 고농도 도핑된 다결정 실리콘 박막이 된다.
도 2는 도 1d의 고농도 도펀트 이온 주입 후에 poly-Si TFT의 게이트 모서리와 소스/드레인 접합부 영역의 단면을 투과 전자 현미경(Transmission Electron Microscopy: TEM)을 이용하여 관찰한 결과를 나타내는 도면이다. 1차 엑시머 레이저 조사에 의해서 poly-Si이 되었던 소스/드레인의 실리콘 박막이 완전히 a-Si으로 변했으며, 이온 주입 시, 게이트 전극에 의해 가려진 채널 영역의 poly-Si 박막은 변화 없이 남아 있음을 알 수 있다. 게이트 전극은 TEM 시편 제작이 용이하도록 제거한 경우이다.
그러나, 상기 종래기술에 의하면, Poly-Si TFT의 소스/드레인 어닐링을 위한 엑시머 레이저 어닐링 후에 소스/드레인 접합부에는 도 1e 및 도 3과 같이 결정 결함(D)이 잔존한다. 이러한 결함에 대해 도 3 및 도 4를 통해 살펴보자.
도 3은 2차 엑시머 레이저 어닐링 공정 후의 소스/드레인 접합부의 단면 TEM 사진을 나타내고, 도 4는 도 3의 A로 표시된 사각형 영역을 확대하여 관찰한 고분해능 단면 TEM 사진으로, 도 3의 얼룩처럼 나타난 영역은 서로 다른 격자 방향을 가지며 각 얼룩 사이에는 많은 결정 결함이 존재하는 것을 보여준다. 이러한 소스/드레인 접합부의 결정 결함을 "접합부 결함(junction defect)" 이라 한다. Poly-Si TFT의 접합부 결함은 TFT의 온(ON) 상태에서 전자 및 정공의 트랩으로 작용하여 TFT의 전류 구동 능력을 저하시키며, 추가적인 트랩 생성을 용이하게 하여 장시간 동작에 따른 TFT의 특성 열화의 원인이 된다.
따라서, 본 발명의 목적은 소스/드레인 어닐링 공정 시 Poly-Si TFT의 소스/드레인 접합부에 발생하는 결정결함을 방지하는 박막트랜지스터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 박막, 예정된 채널 영역의 상기 반도체 박막의 표면과 접촉하여 형성되는 게이트 절연막 및 상기 게이트 절연막 상에 배치되는 게이트전극을 포함하는 적층 구조를 갖고, 소정의 평면 기판 상에 형성되는 박막트랜지스터 제조방법에 있어서, 비정질 또는 비교적 작은 입자 크기를 갖는 다결정 실리콘으로 이루어진 반도체 박막 형성 후, 상기 비정질 또는 다결정 실리콘을 비교적 큰 입자 크기를 갖는 다결정 실리콘으로 변환하도록 레이저광으로 1차 조사하는 과정과; 상기 박막트랜지스터의 소스/드레인 도핑을 위한 도펀트 주입 후, 상기 도펀트의 활성화 및 소스/드레인 실리콘 박막의 재결정화를 위해 레이저광으로 2차 조사하는 과정을 포함하며, 상기 레이저광으로 2차 조사하는 과정은 상기 레이저광의 회절에 의한 회절암영이 상기 소스/드레인 접합부를 가리지 않도록 레이저광을 비스듬히 기울여 사선으로 조사함을 특징으로 한다.
바람직하게는, 상기 레이저광의 기울임 정도는 상기 게이트전극의 두께, 상기 게이트 절연막의 두께 및 상기 실리콘 박막의 두께에 의해 결정되며, 5° 내지 75°범위인 것을 특징으로 한다.
우선, 본원 발명자는 상기 소스/드레인 어닐링 공정 시 Poly-Si TFT의 게이트 모서리 하부의 소스/드레인의 접합부에 결정결함이 발생하는 원인에 대해 하기와 같은 요인을 발견할 수 있었다. 도 5 및 도 6을 통해 살펴보자.
도 5는 종래 일반적인 소스/드레인 어닐링 공정 시 Poly-Si TFT의 게이트 모서리와 소스/드레인의 접합부의 단면 SEM 사진으로, 수직으로 입사한 레이저광이 TFT의 게이트 모서리(G)에서 회절되면서 소스/드레인 접합부에 레이저광이 매우 약하게 조사되는 회절암영(diffraction shade, WShade)이 나타나게 된다.
도 6은 레이저광의 회절에 의해서 실리콘 박막 표면에 나타나는 레이저광의 세기(intensity)분포를 시뮬레이션한 결과이다. 소스/드레인 접합부 가까이에서 레이저광의 세기가 급격하게 감소하여 게이트 끝의 소스/드레인 접합(P)에서는 레이저광의 세기가 25%로 감소한다. 이와 같이 소스/드레인 접합으로부터 레이저광의 세기가 50%인 지점(Q)까지를 레이저광의 회절에 의해서 나타나는 "회절암영(diffraction shade)"이라 정의하자. 게이트 전극의 두께(TGate)가 400nm일 경우, 회절암영의 폭(WShade)의 시뮬레이션 결과는 87nm이다. 이러한 회절 암영에서 레이저광의 세기가 약하기 때문에 poly-Si TFT의 소스/드레인 접합부는 기존의 수직 엑시머 레이저 조사에 의해서는 충분한 열에너지를 공급받지 못해 결정 결함이 잔존하게 되는 것이다.
따라서, 소스/드레인 접합부에 충분한 레이저광 에너지가 조사될 경우 레이저광의 회절암영으로 인한 소스/드레인 접합부에서의 결정결함 발생을 방지할 수 있다. 이에, 본 발명은 소스/드레인 접합부에도 충분한 레이저광 에너지가 조사될 수 있는 사선 입사 엑시머 레이저 어닐링(Oblique Incidence Excimer Laser Annealing:OI-ELA) 방법을 제안한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도 7a 내지 도 7e 및 도 8을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
도 7a 내지 도 7e는 본 발명에 따른 엑시머 레이저를 이용한 poly-Si TFT 제조과정을 나타내는 공정단면도로서, 이를 통해 본 발명의 사선 입사 엑시머 레이저 어닐링을 이용한 poly-Si TFT 제조방법을 살펴보자.
먼저, 도 7a에 도시된 바와 같이 수백 nm 두께의 버퍼 실리콘 산화막(11)이 형성된 실리콘웨이퍼(도시하지 않음) 또는 수백 nm 두께의 버퍼 실리콘 산화막을 증착한 유리기판 위에 플라즈마보조화학기상증착법(plasma enhanced chemical vapor deposition: 이하 PECVD라 칭함) 또는 저압화학기상증착법(low pressure chemical vapor deposition: 이하 LPCVD라 칭함)을 이용하여 a-Si 박막(12)을 증착한다. 이 때 a-Si 박막(12)의 두께는 10nm에서 200nm 사이이다. PECVD를 이용하여 증착된 a-Si 박막 내에는 다량의 수소가 포함되어 있으므로 증착 후 400℃ 이상의 온도에서 열처리를 수행하여 수소를 제거한다.
이어서, 도 7b와 같이 상기 a-Si 박막(12)에 엑시머 레이저광을 조사하여 poly-Si 박막(13)으로 결정화한다.
다음으로, 도 7c에서 일반적인 포토리소그라피(Photo-lithography) 공정과 식각(etching) 공정을 이용하여 상기 poly-Si 박막(13)을 식각하여 TFT의 활성영역을 패터닝한다. 계속해서, 상기 poly-Si 박막(13) 위에 게이트 절연막(14)으로서 실리콘 산화막을 증착하고, 게이트 전극(15)으로서 금속 또는 a-Si 박막을 증착한 다음, 포토리소그라피 공정을 이용하여 형성한 감광막(photo-resist) 패턴(16)을 마스크로 이용하여 하부의 상기 게이트 전극(15), 게이트 절연막(14)을 차례로 식각하여 소스/드레인 영역(17, 18)의 상기 poly-Si 박막(13) 표면이 노출되도록 한다.
계속해서, 도 7d와 같이 인(P+), 비소(As+), 붕소(B+ 또는 BF2+ ) 등의 도펀트 이온을 이온 주입(ion implantation) 또는 이온 샤워(ion shower) 등의 방법으로, TFT의 상기 표면이 노출된 소스/드레인 영역에 주입한다. 이와 같은 도펀트 이온의 주입에 의해서 소스/드레인 영역(17, 18)의 poly-Si은 비정질화된다.
끝으로, 도 7e에 도시된 바와 같이 상기 비정질화된 소스/드레인 영역(17, 18)의 실리콘 박막을 재결정화하고 주입된 도펀트를 전기적으로 활성화시키기 위해서 2차 엑시머 레이저 어닐링을 수행한다. 소스/드레인의 엑시머 레이저 어닐링에 의해서 소스/드레인 영역은 n-타입(type) 또는 p-타입으로 고농도 도핑된 다결정 실리콘 박막이 되어, 오프(OFF) 상태에서 소수 캐리어(n-타입의 경우에는 정공, p-타입의 경우에는 전자)의 흐름을 막고 온(ON) 상태에서는 다수 캐리어의 공급 및 TFT의 채널과 금속 배선을 연결하는 도체로서 작용한다. 이때, 레이저광을 기판에 대해서 비스듬하게 기울여서 조사한다. 레이저광을 기울이는 각도는 게이트의 두께와 게이트 절연막의 두께 및 실리콘 박막의 두께 등에 따라서 5o 내지 75o 사이의 값으로 정한다. 도 7의 실선 (또는 점선)과 같이 한 방향에서 먼저 조사한 후, 점선 (또는 실선)과 같이 맞은편 방향에서 조사한다. 이와 같이 레이저광을 비스듬하게 사선으로 조사하면 게이트 전극에 의한 레이저광의 회절암영은 poly-Si TFT의 채널 영역 내에 존재하므로 소스/드레인 접합부는 레이저광에 완전하게 노출되어 충분한 레이저광이 소스/드레인 접합부에 조사된다. 따라서 소스/드레인 접합부의 실리콘 박막은 용융에 충분한 열에너지를 받아서 용융 후에 재결정화 되어 도 8과 같이 결정 결함이 잔존하지 않는다. 따라서, TFT의 소스/드레인 접합부의 전자 및 정공의 트랩 상태 밀도를 감소시켜서 TFT의 전류 구동 능력을 향상시키며, 추가의 트랩 생성도 억제하여 장시간 동작에 따른 TFT의 특성 열화를 방지할 수 있다.
도 8은 본 발명에 따른 사선 입사 레이저광을 이용한 어닐링 후의 poly-Si TFT의 소스/드레인 접합부의 단면 TEM 사진이다. 도 8에서, 점선 원으로 표시한 부분은 기존의 수직 방향으로의 레이저광 조사시 회절암영으로 인해 결정결함이 초래되던 소스/드레인 접합부로서, 본 발명에 의하면 상기 소스/드레인 접합부에도 충분한 레이저광 에너지가 조사됨으로써 결정결함이 치유됨을 확인할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 poly-Si TFT의 소스/드레인 어닐링 시, 레이저광을 비스듬하게 기울여서 조사하는 OI-ELA 방법을 개발하여 제안함으로써 소스/드레인 접합부에도 레이저 에너지를 충분히 전달하여 접합부 결정 결함이 없는 poly-Si TFT의 제작이 가능하다. 따라서, ON/OFF 스위칭 특성이 우수하며, 장시간 구동에 대해서도 추가의 트랩 상태 생성이 적어 특성이 안정적인 poly-Si TFT를 제작할 수 있는 장점이 있다.
상기와 같은 장점에 의해, 본 발명은 능동구동 LCD 및 능동구동 OLED 등의 디스플레이 장치와 기타 poly-Si TFT가 사용되는 전자 장치 등에 적용할 경우 제품의 효율성과 안정성을 향상시키는 효과가 있다.
도 1a 내지 도 1e는 종래 일반적인 엑시머 레이저를 이용한 박막트랜지스터 제조과정을 나타내는 공정 단면도,
도 2는 도 1d의 고농도 이온 주입에 의해 비정질화된 소스/드레인 실리콘 박막의 단면 TEM 사진,
도 3은 2차 엑시머 레이저 어닐링 공정 후의 소스/드레인 접합부의 단면 TEM 사진,
도 4는 도 3의 A로 표시된 사각형 영역을 확대하여 관찰한 고분해능 단면 TEM 사진,
도 5는 종래 일반적인 소스/드레인 어닐링 공정 시 다결정 실리콘 박막트랜지스터의 게이트 모서리와 소스/드레인의 접합부의 단면 SEM 사진,
도 6은 레이저광의 회절에 의해서 실리콘 박막 표면에 나타나는 레이저광의 휘도 분포를 나타내는 도면,
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 사선입사 엑시머 레이저를 이용한 박막트랜지스터 제조과정을 나타내는 공정단면도,
도 8은 본 발명에 따른 사선 입사 레이저광을 이용한 어닐링 후의 다결정 실리콘 박막트랜지스터의 소스/드레인 접합부의 단면 TEM 사진.
Claims (2)
- 반도체 박막, 예정된 채널 영역의 상기 반도체 박막의 표면과 접촉하여 형성되는 게이트 절연막 및 상기 게이트 절연막 상에 배치되는 게이트전극을 포함하는 적층 구조를 갖고, 소정의 평면 기판 상에 형성되는 박막트랜지스터 제조방법에 있어서,비정질 또는 비교적 작은 입자 크기를 갖는 다결정 실리콘으로 이루어진 상기 반도체 박막 형성 후, 상기 비정질 또는 다결정 실리콘을 비교적 큰 입자 크기를 갖는 다결정 실리콘으로 변환하도록 레이저광으로 1차 조사하는 과정과,상기 박막트랜지스터의 소스/드레인 도핑을 위한 도펀트 주입 후, 상기 도펀트의 활성화 및 소스/드레인 실리콘 박막의 재결정화를 위해 레이저광으로 2차 조사하는 과정을 포함하며,상기 레이저광으로 2차 조사하는 과정은 상기 레이저광의 회절에 의한 회절암영이 상기 소스/드레인 접합부를 가리지 않도록 레이저광을 비스듬히 기울여 사선으로 조사하며,상기 레이저광의 기울임 정도는상기 게이트전극의 두께, 상기 게이트 절연막의 두께 및 상기 실리콘 박막의 두께에 의해 결정되며, 5° 내지 75°범위인 것을 특징으로 하는 박막트랜지스터 제조방법.
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