KR20010038176A - 트렌치 구조 및 덮개층을 이용한 박막 트랜지스터 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 24
- 229910021419 crystalline silicon Inorganic materials 0.000 claims abstract description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 52
- 239000010408 film Substances 0.000 claims description 23
- 238000005224 laser annealing Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 24
- 239000000758 substrate Substances 0.000 abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 abstract description 7
- 238000002425 crystallisation Methods 0.000 abstract description 4
- 230000008025 crystallization Effects 0.000 abstract description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 4
- 238000000137 annealing Methods 0.000 abstract 2
- 230000005855 radiation Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 20
- 230000000694 effects Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005499 laser crystallization Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011362 coarse particle Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007715 excimer laser crystallization Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02686—Pulsed laser beam
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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Abstract
비정질 실리콘 박막이 증착된 기판 구조의 개선을 통해 레이저 에너지를 국부적으로 조절하여 용융되지 않는 비정질 실리콘을 형성하고, 이로부터 용융 실리콘이 재결정화하여 실리콘 그레인이 수평으로 크게 성장하도록 유도하여 그레인이 크고 결정 결함이 적은 다결정 실리콘 박막을 얻을 수 있다. 본 발명에서는 트렌치 구조가 형성된 버퍼 산화막 상부에 비정질 실리콘 박막 및 캡핑층(capping layer)을 증착한 후, 레이저 결정화를 수행한다. 이때, 기울어진 벽에 도달한 레이저광은 편평한 면에 수직으로 입사한 레이저광에 비해서 비정질 실리콘 박막에 매우 적은 에너지를 전달하게 된다. 그 원인은 다음과 같이 요약할 수 있다. 첫째로, 트렌치 구조의 기울어진 벽에는 레이저빔이 비스듬히 조사되므로 수직으로 입사하는 경우에 비해서 레이저 에너지가 약하게 전달된다. 둘째로, 캡핑층 표면 및 비정질 실리콘 박막의 표면에서 각각 레이저빔이 반사되므로 비정질 실리콘 박막에 흡수되는 레이저 에너지가 크게 감소한다. 특히, 비스듬히 조사되는 빛은 수직으로 조사되는 빛에 비해서 입사각에 비례하여 반사되는 비율이 커지기 때문에 이러한 이중반사의 영향은 매우 크다. 세째로, 트렌치 하부 구석의, 레이저광의 파장보다 좁은 폭의 영역에는 레이저빔이 진행하지 못하고 레이저 에너지가 거리에 대해서 지수함수적으로 감소하므로 레이저빔이 거의 미치지 못한다. 따라서, 레이저 조사 후에도 용융되지 않고 고체 상태로 남아있는 비정질 실리콘 영역이 단층 구조의 하부 구석에 존재하게 된다. 이러한 비정질 실리콘 영역과 용융된 실리콘과의 경계에서부터 실리콘의 재결정화가 시작되어 그레인의 수평 성장이 발생한다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 엑시머 레이저 결정화를 이용하는 다결정 실리콘 박막 형성 및 그를 이용한 박막 트랜지스터 제조방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor, TFT)는 액정 표시 장치(Liquid Crystal Display, LCD)의 구동회로와 화소 스위칭 소자로 널리 사용되고 있다. 특히, 차세대 이동통신시스템(International Mobile Telecommunication - 2000, IMT-2000)용 이동통신 화상 단말기 등에 LCD 패널이 채용될 예정이어서 고품질의 TFT 개발이 시급한 실정이다.
유리 기판에 다결정 실리콘 박막 트랜지스터를 집적시키기 위해서는 유리 기판에 손상을 주지 않는 저온 공정으로 비정질 실리콘을 PECVD(Plasma Enhanced CVD) 등을 이용한 저온 증착 방법으로 제작한 다음 엑시머 레이저 어닐링을 이용하여 다결정 실리콘으로 결정화하는 방법이 가장 유리한 것으로 보고되고 있으며, 따라서 이에 대한 많은 연구가 진행 중에 있다.
그러나, 다결정 실리콘 활성층의 그레인 경계(grain boundary)와 그레인 내부에 존재하는 많은 결함(defect)들로 인한 트랩 상태(trap state)들이 다결정 실리콘 박막 트랜지스터의 전기적 특성을 저하시킨다. 이러한 트랩 상태 밀도를 줄이기 위해서는 그레인 내부의 결함 밀도가 낮고, 수평으로 크게 자란 그레인을 갖는 다결정 실리콘 박막을 제작할 필요가 있다.
비정질 실리콘 박막의 레이저 결정화를 통해서 그레인의 수평 성장을 유도하여 그레인의 크기를 증가시키는 다양한 방법들이 제안되었다. 즉, 추가적인 사진 및 식각 공정 또는 이온주입 등을 통하여 인위적으로 결정핵을 형성하거나, 레이저광의 간섭 효과를 이용하여 국부적으로 레이저 에너지 분포의 차이를 유발하여 그레인의 수평 성장을 촉진하는 방법 등이 보고된 바 있습니다.
그러나, 이러한 종래기술들은 추가적인 공정을 필요로 하여 공정을 복잡화하는 단점이 있거나, 대면적 기판에 적용시 불균일성 문제가 개선되어야 하는 과제를 안고 있다.
본 발명은 그 활성층을 이루는 다결정 실리콘 박막을 형성하기 위하여 엑시머 레이저 어닐링을 사용하여 비정질 실리콘 박막을 결정화하는 경우, 복잡한 공정의 추가 없이 기판 전체적으로 균일하게 실리콘 그레인의 수평 성장을 유도할 수 있는 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 기술적 원리를 설명하기 위한 모식도.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 다결정 실리콘 박막의 결정화 공정도.
도 3은 3000Å 두께의 캡핑 산화막과 트렌치 구조를 이용한 레이저 어닐링 후의 다결정 실리콘 그레인을 나타낸 투과 전자 현미경(TEM) 사진.
도 4는 트렌치 구조 없이 편평한 기판에 3000Å 두께의 캡핑 산화막을 적용하고 동일한 조건으로 레이저 어닐링을 수행한 결과를 나타낸 TEM 사진.
도 5는 캡핑 산화막 없이 트렌치 구조만을 적용하여 레이저 어닐링을 수행한 결과를 나타낸 TEM 사진.
도 6은 1000Å 두께의 얇은 캡핑 산화막과 트렌치 구조를 적용하여 레이저 어닐링을 실시한 결과를 나타낸 TEM 사진.
도 7은 본 발명의 일 실시예에 따라 형성된 박막 트랜지스터의 구조도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 버퍼 산화막
12 : 다결정 실리콘 박막
13 : 캡핑층
a-Si : 비정질 실리콘 영역(박막)
상기의 기술적 과제를 달성하기 위한 본 발명의 박막 트랜지스터 제조방법은, 소정의 하부층 상에 버퍼 산화막을 형성하는 제1 단계; 게이트 영역의 상기 버퍼 산화막을 선택적으로 식각하여 트렌치를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 비정질 실리콘 박막을 증착하는 제3 단계; 엑시머 레이저 어닐링을 실시하여 상기 비정질 실리콘 박막을 결정화하되, 상기 트렌치 하부 구석에 상기 비정질 실리콘 박막이 결정화되지 않고 잔류하도록 하는 제4 단계; 및 게이트 및 소오스/드레인을 형성하는 제5 단계를 포함하여 이루어진다.
또한, 본 발명의 박막 트랜지스터 제조방법은, 소정의 하부층 상에 버퍼 산화막을 형성하는 제1 단계; 게이트 영역의 상기 버퍼 산화막을 선택적으로 식각하여 트렌치를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 비정질 실리콘 박막을 증착하는 제3 단계; 상기 비절질 실리콘 박막의 표면을 따라 덮개층을 형성하는 제4 단계; 엑시머 레이저 어닐링을 실시하여 상기 비정질 실리콘 박막을 결정화하되, 상기 트렌치 하부 구석에 상기 비정질 실리콘 박막이 결정화되지 않고 잔류하도록 하는 제5 단계; 및 게이트 및 소오스/드레인을 형성하는 제6 단계를 포함하여 이루어진다.
비정질 실리콘 박막이 증착된 기판 구조의 개선을 통해 레이저 에너지를 국부적 조절하여 용융되지 않는 비정질 실리콘을 형성하고, 이로부터 용융 실리콘이 재결정화하여 실리콘 그레인이 수평으로 크게 성장하도록 유도하여 그레인이 크고 결정 결함이 적은 다결정 실리콘 박막을 얻을 수 있다. 그 원리를 첨부된 도면 도 1에 도시하였다. 본 발명에서는 트렌치 구조가 형성된 버퍼 산화막(11) 상부에 비정질 실리콘 박막(a-Si) 및 캡핑층(capping layer)(13)을 증착한 후, 레이저 결정화를 수행한다. 이때, 기울어진 벽에 도달한 레이저광은 편평한 면에 수직으로 입사한 레이저광에 비해서 비정질 실리콘 박막(a-Si)에 매우 적은 에너지를 전달하게 된다. 그 원인은 다음과 같이 요약할 수 있다. 첫째로, 트렌치 구조의 기울어진 벽에는 레이저빔이 비스듬히 조사되므로 수직으로 입사하는 경우에 비해서 레이저 에너지가 약하게 전달된다. 둘째로, 캡핑층(13) 표면 및 비정질 실리콘 박막(a-Si)의 표면에서 각각 레이저빔이 반사되므로 비정질 실리콘 박막(a-Si)에 흡수되는 레이저 에너지가 크게 감소한다. 특히, 비스듬히 조사되는 빛은 수직으로 조사되는 빛에 비해서 입사각에 비례하여 반사되는 비율이 커지기 때문에 이러한 이중반사의 영향은 매우 크다. 세째로, 트렌치 하부 구석의, 레이저광의 파장보다 좁은 폭의 영역에는 레이저빔이 진행하지 못하고 레이저 에너지가 거리에 대해서 지수함수적으로 감소하므로 레이저빔이 거의 미치지 못한다. 따라서, 레이저 조사 후에도 용융되지 않고 고체 상태로 남아있는 비정질 실리콘 영역(a-Si)이 단층 구조의 하부 구석에 존재하게 된다. 이러한 비정질 실리콘 영역(a-Si)과 용융된 실리콘과의 경계에서부터 실리콘의 재결정화가 시작되어 화살표 방향으로 그레인의 수평 성장이 발생한다. 제안된 공정에서 단차를 형성하기 위한 트렌치 식각은 박막 트랜지스터의 게이트 전극 패터닝 공정을 대신하여 수행하므로 추가의 사진 및 식각 공정이 필요하지 않다. 미설명 도면 부호 '12'는 비정질 실리콘 박막이 결정화되어 형성된 다결정 실리콘 박막을 나타낸 것이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 다결정 실리콘 박막의 결정화 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 레이저 결정화 공정은, 우선 도 2a에 도시된 바와 같이 코닝(Corning)사의 1737 유리 기판(20) 위에 1㎛ 두께의 버퍼 산화막(SiO2)(21)을 PECVD(Plasma Enhanced CVD) 방법으로 증착한다. 박막 트랜지스터의 게이트 영역에 트렌치 구조를 형성하기 위해서 사진 공정을 수행하고 MERIE(Magnet Enhanced Reactive Ion Etch) 방법으로 버퍼 산화막(21)을 선택 식각하여 0.5㎛ 깊이의 트렌치를 형성한다. 이때, 트렌치 벽의 기울기는 80°로 하여 후속 비정질 실리콘 박막 증착시 스텝 커버리지(Step coverage)에 문제가 없도록 하는 것이 바람직하나, 70∼90° 범위에서 최적화된 값을 선택할 수 있다.
계속하여, 이와 같은 트렌치 구조를 갖는 버퍼 산화막(21) 상에 800Å 두께의 비정질 실리콘 박막(22)을 LPCVD(Low Pressure CVD) 또는 PECVD 방법으로 증착하고 캡핑층으로서 1000∼3000Å 두께의 실리콘산화막(23)을 PECVD 방법으로 증착한다.
이어서, 도 2b에 도시된 바와 같이 전체 구조에 350mJ/㎠의 에너지 밀도를 갖는 XeCl 엑시머 레이저(λ=308nm)를 조사하였다. 이러한 레이저 어닐링에 의해 비정질 실리콘 박막(22)이 결정화되어 다결정 실리콘 박막(22a)이 형성되는데, 상기 도 1의 설명에서 언급한 바와 같은 원리에 의해 트렌치 하부 모서리 부분에서 비정질 실리콘 박막(22)이 잔존하게 되고 이러한 비정질 실리콘 박막(22)의 경계로부터 조대한 입자 크기를 갖는 다결정 실리콘 박막(22a)이 형성된다.
레이저 어닐링 시 캡핑 산화막(23)의 작용을 규명하기 위해서 캡핑 산화막(23)이 없고 다른 조건이 모두 동일한 시편도 제작하여 캡핑 산화막(23)이 있는 시편과 함께 투과 전자 현미경(TEM)을 이용하여 관찰하였다.
첨부된 도면 도 3은 3000Å 두께의 캡핑 산화막과 트렌치 구조를 이용한 레이저 어닐링 후의 다결정 실리콘 그레인을 나타낸 투과 전자 현미경(TEM) 사진으로서, 두꺼운 캡핑 산화막이 레이저 조사에 의해 용융된 실리콘의 냉각 속도를 낮추어 그레인의 수평 성장을 촉진한 상태를 나타내고 있다. 도면에 도시된 바와 같이 트렌치 하부 구석에 비정질 실리콘 영역(a-Si)이 잔류하게 되며, 트렌치의 바닥 수평면에 두 개의 큰 그레인(그레인 1, 2)으로 이루어진 다결정 실리콘(poly-Si)을 확인할 수 있는데, 이 두 그레인(그레인 1, 2)은 트렌치의 양쪽 수직벽 하부에 각각 존재하는 비정질 실리콘(a-Si)으로부터 트렌치 바닥의 중심을 향해서 성장하다가 중간 위치에서 만나고 있다. 이러한 현상은 용융되지 않고 남아있던 저온의 비정질 실리콘(a-Si)이 그레인 성장을 위한 시작점으로서 작용한 결과라 할 수 있다.
첨부된 도면 도 4는 트렌치 구조 없이 편평한 기판에 3000Å 두께의 캡핑 산화막을 적용하고 동일한 조건으로 레이저 어닐링을 수행한 결과를 나타낸 것으로, 자연적으로 형성되어 무작위적으로 배열되는 결정핵이 그레인 성장을 위한 시작점으로 작용하기 때문에 그레인의 크기가 작고 내부 결함이 많은 것을 확인할 수 있다. 이로써, 트렌치의 단층 구조가 실리콘 그레인 성장의 수평 성장에 핵심적인 역할을 하는 것을 확인할 수 있다.
첨부된 도면 도 5는 캡핑 산화막 없이 트렌치 구조만을 적용하여 레이저 어닐링을 수행한 결과를 나타낸 것으로, 레이저 조사시 캡핑 산화막이 없기 때문에 비정질 실리콘의 상부 표면에서만 레이저 빔의 반사가 발생하여 캡핑 산화막이 있는 경우에 비해서 비정질 실리콘 박막에 흡수되는 레이저 에너지가 두 배에 이르게 되고, 이에 따라서, 트렌치 수직벽 하부에 비정질 실리콘 영역이 남아있지 않고 완전하게 다결정 실리콘(poly-Si)으로 결정화된다. 이 경우에는 또한, 그레인의 수평성장도 일어나지 않으며, 캡핑 산화막이 없기 때문에 용융된 비정질 실리콘이 급속히 냉각되어 그레인 크기가 매우 작게 나타나게 된다. 참고적으로, 이러한 결과는 캡핑 산화막의 관점에서 실험을 진행한 것에 기인하는 결과로서, 트렌치 구조만을 적용하더라도 캡핑 산화막을 사용하는 것에 비해 효과는 떨어지는 것이 확실하지만, 측벽의 기울기, 레이저 빔의 세기 등을 조절하여 트렌치 하부 구석에 용융되지 않은 비정질 실리콘을 잔류시키고 이로부터 비교적 큰 그레인을 형성할 수 있다.
첨부된 도면 도 6은 1000Å 두께의 얇은 캡핑 산화막과 트렌치 구조를 적용하여 레이저 어닐링을 실시한 결과를 나타낸 것으로, 이 경우에는 캡핑 산화막의 두께가 얇기 때문에 보온 효과가 감소되어 용융 실리콘의 냉각 속도가 빠르게 나타나고, 이에 따라 다결정 실리콘(poly-Si)을 이루는 그레인의 크기가 작아짐을 알 수 있다. 한편, 트렌치 수직벽 하부에는 비정질 실리콘 영역(a-Si)이 형성되어 있음을 확인할 수 있었다.
첨부된 도면 도 7은 본 발명의 일 실시예에 따라 형성된 박막 트랜지스터의 구조를 도시한 것으로, 채널 영역이 양질의 다결정 실리콘 박막(poly-Si)으로 이루어지며, 채널 양 끝에 비정질 실리콘 영역(a-Si)이 형성되어 누설전류를 감소시킬 수 있는 장점과 더불어 소자 제작 후에도 기판 표면이 평탄화되는 장점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨데, 전술한 실시예에서는 캡핑층으로 실리콘 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 캐핑층으로 레이저가 투과할 수 있는 다른 물질을 하나 또는 다수로 사용하여 형성하는 경우에도 적용된다.
본 발명은 박막 트랜지스터 제조를 위해 비정질 실리콘 박막을 레이저 결정화하는 경우, 복잡한 공정의 추가 없이 기판 전체적으로 균일하게 실리콘 그레인의 수평 성장을 유도할 수 있는 효과가 있으며, 박막 트랜지스터의 전기적 특성의 개선을 기대할 수 있다.
Claims (5)
- 소정의 하부층 상에 버퍼 산화막을 형성하는 제1 단계;게이트 영역의 상기 버퍼 산화막을 선택적으로 식각하여 트렌치를 형성하는 제2 단계;상기 제2 단계를 마친 전체 구조 표면을 따라 비정질 실리콘 박막을 증착하는 제3 단계;엑시머 레이저 어닐링을 실시하여 상기 비정질 실리콘 박막을 결정화하되, 상기 트렌치 하부 구석에 상기 비정질 실리콘 박막이 결정화되지 않고 잔류하도록 하는 제4 단계; 및게이트 및 소오스/드레인을 형성하는 제5 단계를 포함하여 이루어진 박막 트랜지스터 제조방법.
- 소정의 하부층 상에 버퍼 산화막을 형성하는 제1 단계;게이트 영역의 상기 버퍼 산화막을 선택적으로 식각하여 트렌치를 형성하는 제2 단계;상기 제2 단계를 마친 전체 구조 표면을 따라 비정질 실리콘 박막을 증착하는 제3 단계;상기 비절질 실리콘 박막의 표면을 따라 덮개층을 형성하는 제4 단계;엑시머 레이저 어닐링을 실시하여 상기 비정질 실리콘 박막을 결정화하되, 상기 트렌치 하부 구석에 상기 비정질 실리콘 박막이 결정화되지 않고 잔류하도록 하는 제5 단계; 및게이트 및 소오스/드레인을 형성하는 제6 단계를 포함하여 이루어진 박막 트랜지스터 제조방법.
- 제1항 또는 제2항에 있어서,상기 트렌치 측벽의 기울기가 70∼90°인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제2항에 있어서,상기 캡핑층이 실리콘산화막인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제2항 또는 제4항에 있어서,상기 캡핑층이 1000∼3000Å 두께인 것을 특징으로 하는 박막 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990046053A KR100304123B1 (ko) | 1999-10-22 | 1999-10-22 | 트렌치 구조 및 덮개층을 이용한 박막 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990046053A KR100304123B1 (ko) | 1999-10-22 | 1999-10-22 | 트렌치 구조 및 덮개층을 이용한 박막 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010038176A true KR20010038176A (ko) | 2001-05-15 |
| KR100304123B1 KR100304123B1 (ko) | 2001-11-02 |
Family
ID=19616513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990046053A KR100304123B1 (ko) | 1999-10-22 | 1999-10-22 | 트렌치 구조 및 덮개층을 이용한 박막 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100304123B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100749421B1 (ko) * | 2006-03-06 | 2007-08-14 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 구비한 표시 장치 |
| US9263470B1 (en) | 2014-08-04 | 2016-02-16 | Samsung Display Co., Ltd. | Semiconductor device, manufacturing method thereof, and display apparatus |
| CN111902946A (zh) * | 2018-03-23 | 2020-11-06 | 洪瑛 | 制造半导体装置的方法 |
| CN112928125A (zh) * | 2021-01-22 | 2021-06-08 | 武汉华星光电技术有限公司 | 阵列基板及显示面板 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104576399B (zh) * | 2014-12-29 | 2017-08-11 | 昆山国显光电有限公司 | 一种薄膜晶体管及其制造方法 |
-
1999
- 1999-10-22 KR KR1019990046053A patent/KR100304123B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100749421B1 (ko) * | 2006-03-06 | 2007-08-14 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 구비한 표시 장치 |
| US9263470B1 (en) | 2014-08-04 | 2016-02-16 | Samsung Display Co., Ltd. | Semiconductor device, manufacturing method thereof, and display apparatus |
| CN111902946A (zh) * | 2018-03-23 | 2020-11-06 | 洪瑛 | 制造半导体装置的方法 |
| CN112928125A (zh) * | 2021-01-22 | 2021-06-08 | 武汉华星光电技术有限公司 | 阵列基板及显示面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100304123B1 (ko) | 2001-11-02 |
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