JP2003197638A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JP2003197638A JP2003197638A JP2001400813A JP2001400813A JP2003197638A JP 2003197638 A JP2003197638 A JP 2003197638A JP 2001400813 A JP2001400813 A JP 2001400813A JP 2001400813 A JP2001400813 A JP 2001400813A JP 2003197638 A JP2003197638 A JP 2003197638A
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Abstract
(57)【要約】
【課題】 薄膜トランジスタの信頼性向上のため、ソー
ス・ドレイン領域に隣接して電界緩和のためＬＤＤ領域
を有する構造の薄膜トランジスタを、製造工程を複雑に
する事なく作製できるようにすることを課題とする。 【解決手段】 半導体層、ゲート絶縁膜及びゲート電極
をこの順で備え、チャネル長方向に沿うゲート電極の両
側の半導体層にゲート電極側からＬＤＤ領域を介してソ
ース領域及びドレイン領域を備え、ゲート電極、ＬＤＤ
領域、ソース領域及びドレイン領域を覆う層間絶縁膜を
備え、ゲート絶縁膜がゲート電極下にのみ位置し、ゲー
ト電極、ＬＤＤ領域、ソース領域及びドレイン領域に接
する層間絶縁膜が、同一の工程で形成された絶縁膜であ
ることを特徴とする薄膜トランジスタにより上記課題を
解決する。
ス・ドレイン領域に隣接して電界緩和のためＬＤＤ領域
を有する構造の薄膜トランジスタを、製造工程を複雑に
する事なく作製できるようにすることを課題とする。 【解決手段】 半導体層、ゲート絶縁膜及びゲート電極
をこの順で備え、チャネル長方向に沿うゲート電極の両
側の半導体層にゲート電極側からＬＤＤ領域を介してソ
ース領域及びドレイン領域を備え、ゲート電極、ＬＤＤ
領域、ソース領域及びドレイン領域を覆う層間絶縁膜を
備え、ゲート絶縁膜がゲート電極下にのみ位置し、ゲー
ト電極、ＬＤＤ領域、ソース領域及びドレイン領域に接
する層間絶縁膜が、同一の工程で形成された絶縁膜であ
ることを特徴とする薄膜トランジスタにより上記課題を
解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に関する。
及びその製造方法に関する。
【０００２】
【従来技術及び発明が解決しようとする課題】薄膜トラ
ンジスタは、例えば、アクティブマトリックス型液晶表
示装置（以下では液晶ディスプレイと呼ぶ）において、
画素のスイッチング素子やドライバ回路、あるいは密着
型イメージセンサ、更にはＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）等のＬ
ＳＩへ応用されている。
ンジスタは、例えば、アクティブマトリックス型液晶表
示装置（以下では液晶ディスプレイと呼ぶ）において、
画素のスイッチング素子やドライバ回路、あるいは密着
型イメージセンサ、更にはＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）等のＬ
ＳＩへ応用されている。
【０００３】液晶ディスプレイの駆動回路を構成する薄
膜トランジスタに関しては、十分に大きなオン電流が要
求される。そのため、近年ではチャネル長が１μｍ程度
の薄膜トランジスタの開発が行われている。
膜トランジスタに関しては、十分に大きなオン電流が要
求される。そのため、近年ではチャネル長が１μｍ程度
の薄膜トランジスタの開発が行われている。
【０００４】ところで、チャネル長が短くなると薄膜ト
ランジスタの信頼性が問題となる。信頼性を向上させる
ため、薄膜トランジスタにはＬＤＤ領域を備える構造が
採用されることが多い。更に、チャネル長が１μｍ程度
の薄膜トランジスタをＬＤＤ領域を備える構造で大面積
の基板上に形成する場合、ＬＤＤ領域はセルフアライメ
ントで形成することが重要となってくる。
ランジスタの信頼性が問題となる。信頼性を向上させる
ため、薄膜トランジスタにはＬＤＤ領域を備える構造が
採用されることが多い。更に、チャネル長が１μｍ程度
の薄膜トランジスタをＬＤＤ領域を備える構造で大面積
の基板上に形成する場合、ＬＤＤ領域はセルフアライメ
ントで形成することが重要となってくる。
【０００５】ＬＤＤ領域をセルフアライメントで形成す
る方法として、ゲート電極を形成後にＬＤＤ領域形成の
ためのイオン注入をし、その後層間絶縁膜を成膜後に、
層間絶縁膜とゲート絶縁膜を通して高キャリア濃度領域
（ソース領域及びドレイン領域）形成のためのイオン注
入をすることでセルフアライメントでＬＤＤ領域を形成
する方法がある。
る方法として、ゲート電極を形成後にＬＤＤ領域形成の
ためのイオン注入をし、その後層間絶縁膜を成膜後に、
層間絶縁膜とゲート絶縁膜を通して高キャリア濃度領域
（ソース領域及びドレイン領域）形成のためのイオン注
入をすることでセルフアライメントでＬＤＤ領域を形成
する方法がある。
【０００６】図１に示すように、この方法ではＬＤＤ領
域５ｃの長さ（Ｌｄ）はゲート電極８の横の層間絶縁膜
４の膜厚（Ｔ）で決まる。従ってＬｄを長くするために
は層間絶縁膜４を厚くする必要がある。しかし層間絶縁
膜４を厚くすると、層間絶縁膜４とゲート絶縁膜６を通
して高キャリア濃度領域形成のためのイオン注入をする
際に不純物イオンが半導体層３まで届かなくなり高キャ
リア濃度領域７を形成できなくなる。大面積の基板では
高キャリア濃度領域形成のためのイオン注入時の加速エ
ネルギーを上げることは困難であるから、層間絶縁膜を
厚くすることは問題となる。図中、１は基板を意味す
る。
域５ｃの長さ（Ｌｄ）はゲート電極８の横の層間絶縁膜
４の膜厚（Ｔ）で決まる。従ってＬｄを長くするために
は層間絶縁膜４を厚くする必要がある。しかし層間絶縁
膜４を厚くすると、層間絶縁膜４とゲート絶縁膜６を通
して高キャリア濃度領域形成のためのイオン注入をする
際に不純物イオンが半導体層３まで届かなくなり高キャ
リア濃度領域７を形成できなくなる。大面積の基板では
高キャリア濃度領域形成のためのイオン注入時の加速エ
ネルギーを上げることは困難であるから、層間絶縁膜を
厚くすることは問題となる。図中、１は基板を意味す
る。
【０００７】
【課題を解決するための手段】かくして本発明によれ
ば、半導体層、ゲート絶縁膜及びゲート電極をこの順で
備え、チャネル長方向に沿うゲート電極の両側の半導体
層にゲート電極側からＬＤＤ領域を介してソース領域及
びドレイン領域を備え、ゲート電極、ＬＤＤ領域、ソー
ス領域及びドレイン領域を覆う層間絶縁膜を備え、ゲー
ト絶縁膜がゲート電極下にのみ位置し、ゲート電極、Ｌ
ＤＤ領域、ソース領域及びドレイン領域に接する層間絶
縁膜が、同一の工程で形成された絶縁膜であることを特
徴とする薄膜トランジスタが提供される。
ば、半導体層、ゲート絶縁膜及びゲート電極をこの順で
備え、チャネル長方向に沿うゲート電極の両側の半導体
層にゲート電極側からＬＤＤ領域を介してソース領域及
びドレイン領域を備え、ゲート電極、ＬＤＤ領域、ソー
ス領域及びドレイン領域を覆う層間絶縁膜を備え、ゲー
ト絶縁膜がゲート電極下にのみ位置し、ゲート電極、Ｌ
ＤＤ領域、ソース領域及びドレイン領域に接する層間絶
縁膜が、同一の工程で形成された絶縁膜であることを特
徴とする薄膜トランジスタが提供される。
【０００８】更に本発明によれば、（１）半導体層上の
イオン注入予定領域に少なくとも絶縁膜を形成し、次い
でチャネル領域に対応する絶縁膜上にゲート電極を形成
する工程と、（２）前記ゲート電極をマスクとしてゲー
ト絶縁膜をエッチングする前又は後に、上記ゲート電極
をマスクとして、ソース領域及びドレイン領域の形成よ
り小さいドーズ量でイオン注入を行って、半導体層にＬ
ＤＤ領域を形成する工程と、（３）半導体層とゲート電
極を覆う層間絶縁膜を成膜する工程と（４）ソース領域
及びドレイン領域を形成するためのイオン注入を層間絶
縁膜を通して半導体層に行なうことで、前記低濃度不純
物領域からなるＬＤＤ領域を同時に形成する工程と、
（５）注入されたイオンの活性化処理工程とを有するこ
とを特徴とする薄膜トランジスタの製造方法が提供され
る。
イオン注入予定領域に少なくとも絶縁膜を形成し、次い
でチャネル領域に対応する絶縁膜上にゲート電極を形成
する工程と、（２）前記ゲート電極をマスクとしてゲー
ト絶縁膜をエッチングする前又は後に、上記ゲート電極
をマスクとして、ソース領域及びドレイン領域の形成よ
り小さいドーズ量でイオン注入を行って、半導体層にＬ
ＤＤ領域を形成する工程と、（３）半導体層とゲート電
極を覆う層間絶縁膜を成膜する工程と（４）ソース領域
及びドレイン領域を形成するためのイオン注入を層間絶
縁膜を通して半導体層に行なうことで、前記低濃度不純
物領域からなるＬＤＤ領域を同時に形成する工程と、
（５）注入されたイオンの活性化処理工程とを有するこ
とを特徴とする薄膜トランジスタの製造方法が提供され
る。
【０００９】
【発明の実施の形態】本発明の薄膜トランジスタの製造
方法は、層間絶縁膜を成膜する前までにゲート電極をマ
スクとして絶縁膜をエッチングしてゲート電極下にのみ
ゲート絶縁膜を配置し、その後、層間絶縁膜を成膜した
後に、層間絶縁膜のエッチング工程を経ることなく、高
キャリア濃度領域を形成するイオン注入を行うことで、
セルフアライメントでＬＤＤ領域を形成する。
方法は、層間絶縁膜を成膜する前までにゲート電極をマ
スクとして絶縁膜をエッチングしてゲート電極下にのみ
ゲート絶縁膜を配置し、その後、層間絶縁膜を成膜した
後に、層間絶縁膜のエッチング工程を経ることなく、高
キャリア濃度領域を形成するイオン注入を行うことで、
セルフアライメントでＬＤＤ領域を形成する。
【００１０】そのため本発明の製造方法によれば、高キ
ャリア濃度注入は層間絶縁膜だけを通して行なわれるの
で、従来の方法のゲート絶縁膜の厚さ分だけ層間絶縁膜
を厚くできるため、ＬＤＤ領域長Ｌｄを長くすることが
できる。
ャリア濃度注入は層間絶縁膜だけを通して行なわれるの
で、従来の方法のゲート絶縁膜の厚さ分だけ層間絶縁膜
を厚くできるため、ＬＤＤ領域長Ｌｄを長くすることが
できる。
【００１１】以下の実施の形態に基づいて、本発明を説
明する。
明する。
【００１２】（実施の形態１）まず、図２（ａ）に示す
ように、基板１上に半導体層３を形成する。この基板１
としては、例えば石英基板、ガラス基板、絶縁性膜で被
覆されたガラス基板、単結晶シリコン基板等を用いるこ
とができる。半導体層３としては、非晶質シリコン、微
結晶シリコン、多結晶シリコン、連続結晶粒界シリコン
等の半導体膜を用いることができる。また、基板１とし
て単結晶シリコン基板を用いた場合には半導体層３を別
に形成する必要がなく、単結晶シリコン基板をそのまま
半導体層として用いることができる。更に、半導体層は
上記材料にゲルマニウム、ニッケル、リン、ボロン、ひ
素等を含有する材料を混合してもよい。
ように、基板１上に半導体層３を形成する。この基板１
としては、例えば石英基板、ガラス基板、絶縁性膜で被
覆されたガラス基板、単結晶シリコン基板等を用いるこ
とができる。半導体層３としては、非晶質シリコン、微
結晶シリコン、多結晶シリコン、連続結晶粒界シリコン
等の半導体膜を用いることができる。また、基板１とし
て単結晶シリコン基板を用いた場合には半導体層３を別
に形成する必要がなく、単結晶シリコン基板をそのまま
半導体層として用いることができる。更に、半導体層は
上記材料にゲルマニウム、ニッケル、リン、ボロン、ひ
素等を含有する材料を混合してもよい。
【００１３】上記半導体層３は、膜厚１０〜２００ｎｍ
の膜からなり、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＬＰＣＶＤ（Ｌ
ＯＷＰｒｅｓｓｕｒｅ ＣＶＤ）法等の成膜方法により
形成することができる。例えば、多結晶シリコン膜は、
ＬＰＣＶＤ法により基板温度５８０〜６５０℃で直接基
板上に成膜することができる。また、ＬＰＣＶＤ法によ
り基板温度４００〜６００℃で成膜した非晶質シリコン
膜を真空中又は不活性ガス中、５００〜６５０℃で６〜
４８時間アニールすると、一層良好な多結晶シリコン膜
が得られる。非晶質シリコン膜はプラズマＣＶＤ法によ
り形成することができる。原料ガスとしてはＳｉＨ4、
Ｓｉ2Ｈ6を用いることができる。また、非晶質シリコン
膜のアニールは、ランプアニール法やレーザーアニール
法で行ってもよい。
の膜からなり、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＬＰＣＶＤ（Ｌ
ＯＷＰｒｅｓｓｕｒｅ ＣＶＤ）法等の成膜方法により
形成することができる。例えば、多結晶シリコン膜は、
ＬＰＣＶＤ法により基板温度５８０〜６５０℃で直接基
板上に成膜することができる。また、ＬＰＣＶＤ法によ
り基板温度４００〜６００℃で成膜した非晶質シリコン
膜を真空中又は不活性ガス中、５００〜６５０℃で６〜
４８時間アニールすると、一層良好な多結晶シリコン膜
が得られる。非晶質シリコン膜はプラズマＣＶＤ法によ
り形成することができる。原料ガスとしてはＳｉＨ4、
Ｓｉ2Ｈ6を用いることができる。また、非晶質シリコン
膜のアニールは、ランプアニール法やレーザーアニール
法で行ってもよい。
【００１４】次に、図２（ｂ）に示すように、半導体層
３をエッチングすることにより島状に形成してもよい。
その後、半導体層３の上にゲート絶縁膜形成用の絶縁膜
６１を成膜する。この絶縁膜６１は、例えば、スパッタ
法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、
リモートプラズマＣＶＤ法等により成膜することができ
る。この実施の形態では、膜厚５〜１５０ｎｍのＳｉＯ
2膜を絶縁膜６１として形成した。その他、絶縁膜６１
は窒化シリコン膜、酸化タンタル膜、酸化アルミニウム
膜等でもよい。
３をエッチングすることにより島状に形成してもよい。
その後、半導体層３の上にゲート絶縁膜形成用の絶縁膜
６１を成膜する。この絶縁膜６１は、例えば、スパッタ
法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、
リモートプラズマＣＶＤ法等により成膜することができ
る。この実施の形態では、膜厚５〜１５０ｎｍのＳｉＯ
2膜を絶縁膜６１として形成した。その他、絶縁膜６１
は窒化シリコン膜、酸化タンタル膜、酸化アルミニウム
膜等でもよい。
【００１５】次に、図２（ｃ）に示すようにチャネル領
域に対応する絶縁膜上にゲート電極８を形成する。ゲー
ト電極に使用できる材料は、例えば、アルミニウム、銅
等の金属、ポリシリコン、シリサイド等のシリコン系材
料等が挙げられる。
域に対応する絶縁膜上にゲート電極８を形成する。ゲー
ト電極に使用できる材料は、例えば、アルミニウム、銅
等の金属、ポリシリコン、シリサイド等のシリコン系材
料等が挙げられる。
【００１６】次に、図２（ｄ）に示すようにゲート電極
８をマスクとして自己整合的に不純物イオン１００を注
入し、半導体層３に低キャリア濃度領域５ａを形成す
る。この時、ゲート電極８下の半導体層部分には不純物
が注入されないのでチャネル領域２が形成される。この
実施の形態では、不純物イオン１００としてリンイオン
を用い、エネルギー５〜１００ｋｅＶでドーズ量３×１
０13ｉｏｎｓ／ｃｍ2の注入を行った。不純物イオン１
００として、リンの代わりに、ボロン、砒素等を注入し
てもよい。
８をマスクとして自己整合的に不純物イオン１００を注
入し、半導体層３に低キャリア濃度領域５ａを形成す
る。この時、ゲート電極８下の半導体層部分には不純物
が注入されないのでチャネル領域２が形成される。この
実施の形態では、不純物イオン１００としてリンイオン
を用い、エネルギー５〜１００ｋｅＶでドーズ量３×１
０13ｉｏｎｓ／ｃｍ2の注入を行った。不純物イオン１
００として、リンの代わりに、ボロン、砒素等を注入し
てもよい。
【００１７】次に、図２（ｅ）に示すようにゲート電極
８をマスクとして絶縁膜６１をエッチングすることでゲ
ート絶縁膜６１’を形成する。
８をマスクとして絶縁膜６１をエッチングすることでゲ
ート絶縁膜６１’を形成する。
【００１８】次に、図２（ｆ）に示すように、半導体層
３とゲート電極８を覆う第一の層間絶縁膜６２を成膜す
る。この実施の形態では、膜厚５〜１５０ｎｍのＳｉＯ
2膜を第一の層間絶縁膜６２として形成した。その後、
自己整合的に不純物イオン１０１を注入し、半導体層３
にソース領域及びドレイン領域である高キャリア濃度領
域５ｂを形成する。この時、ゲート電極８の横の第一の
層間絶縁膜６３の下の半導体層部分には不純物イオン１
０１が注入されないのでＬＤＤ領域５ｃが形成される。
この実施の形態では、不純物イオン１０１としてリンイ
オンを用い、エネルギー５〜１００ｋｅＶでドーズ量５
×１０15ｉｏｎｓ／ｃｍ2の注入を行った。不純物イオ
ン１０１として、リンの代わりに、ボロン、砒素等を注
入してもよい。
３とゲート電極８を覆う第一の層間絶縁膜６２を成膜す
る。この実施の形態では、膜厚５〜１５０ｎｍのＳｉＯ
2膜を第一の層間絶縁膜６２として形成した。その後、
自己整合的に不純物イオン１０１を注入し、半導体層３
にソース領域及びドレイン領域である高キャリア濃度領
域５ｂを形成する。この時、ゲート電極８の横の第一の
層間絶縁膜６３の下の半導体層部分には不純物イオン１
０１が注入されないのでＬＤＤ領域５ｃが形成される。
この実施の形態では、不純物イオン１０１としてリンイ
オンを用い、エネルギー５〜１００ｋｅＶでドーズ量５
×１０15ｉｏｎｓ／ｃｍ2の注入を行った。不純物イオ
ン１０１として、リンの代わりに、ボロン、砒素等を注
入してもよい。
【００１９】その後、ＬＤＤ領域と高キャリア濃度領域
の不純物イオンの活性化は、炉アニール法、ランプアニ
ール法、レーザーアニール法や自己活性法を用いること
ができる。上記工程により本発明の薄膜トランジスタを
得ることができる。更に、以下の工程に付してもよい。
の不純物イオンの活性化は、炉アニール法、ランプアニ
ール法、レーザーアニール法や自己活性法を用いること
ができる。上記工程により本発明の薄膜トランジスタを
得ることができる。更に、以下の工程に付してもよい。
【００２０】すなわち、図２（ｇ）に示すように第二の
層間絶縁膜６４を成膜し、コンタクトホール形成、ソー
ス領域あるいはドレイン領域との配線９を形成すること
ができる。第二の層間絶縁膜及び配線に使用できる材料
は、特に限定されることなく、当該分野で公知の材料を
いずれも使用することができる。
層間絶縁膜６４を成膜し、コンタクトホール形成、ソー
ス領域あるいはドレイン領域との配線９を形成すること
ができる。第二の層間絶縁膜及び配線に使用できる材料
は、特に限定されることなく、当該分野で公知の材料を
いずれも使用することができる。
【００２１】（実施の形態２）本実施の形態において、
図２（ｃ）までは実施の形態１と共通なので、ここでの
説明は省略する。次に、ゲート電極８をマスクとして絶
縁膜６１をエッチングしてゲート絶縁膜６１’を形成す
ることで図３（ａ）に示す構成を得る。
図２（ｃ）までは実施の形態１と共通なので、ここでの
説明は省略する。次に、ゲート電極８をマスクとして絶
縁膜６１をエッチングしてゲート絶縁膜６１’を形成す
ることで図３（ａ）に示す構成を得る。
【００２２】次に、図３（ａ）に示すように、ゲート電
極８をマスクとして自己整合的に半導体層３に不純物イ
オン１００を注入し、半導体層３に低キャリア濃度領域
５ａを形成する。この時、ゲート電極８下の半導体層部
分には不純物が注入されないのでチャネル領域２が形成
される。この実施の形態では、不純物イオン１００とし
てリンイオンを用い、エネルギー５〜１００ｋｅＶでド
ーズ量３×１０13ｉｏｎｓ／ｃｍ2の注入を行った。不
純物イオン１００として、リンの代わりに、ボロン、砒
素等を注入してもよい。
極８をマスクとして自己整合的に半導体層３に不純物イ
オン１００を注入し、半導体層３に低キャリア濃度領域
５ａを形成する。この時、ゲート電極８下の半導体層部
分には不純物が注入されないのでチャネル領域２が形成
される。この実施の形態では、不純物イオン１００とし
てリンイオンを用い、エネルギー５〜１００ｋｅＶでド
ーズ量３×１０13ｉｏｎｓ／ｃｍ2の注入を行った。不
純物イオン１００として、リンの代わりに、ボロン、砒
素等を注入してもよい。
【００２３】次に、図３（ｂ）に示すように、半導体層
３とゲート電極８を覆う第一の層間絶縁膜６２を成膜す
る。この実施の形態では、膜厚５〜１５０ｎｍのＳｉＯ
2膜を第一の層間絶縁膜６２として形成した。その後、
自己整合的に不純物イオン１０１を注入し、半導体層３
にソース領域及びドレイン領域である高キャリア濃度領
域５ｂを形成する。この時、ゲート電極８の横の第一の
層間絶縁膜６３の下の半導体層部分には不純物が注入さ
れないのでＬＤＤ領域５ｃ（ＬＤＤ領域）が形成され
る。この実施の形態では、不純物イオン１０１としてリ
ンイオンを用い、エネルギー５〜１００ｋｅＶでドーズ
量５×１０15ｉｏｎｓ／ｃｍ2の注入を行った。不純物
イオン１０１として、リンの代わりに、ボロン、砒素等
を注入してもよい。
３とゲート電極８を覆う第一の層間絶縁膜６２を成膜す
る。この実施の形態では、膜厚５〜１５０ｎｍのＳｉＯ
2膜を第一の層間絶縁膜６２として形成した。その後、
自己整合的に不純物イオン１０１を注入し、半導体層３
にソース領域及びドレイン領域である高キャリア濃度領
域５ｂを形成する。この時、ゲート電極８の横の第一の
層間絶縁膜６３の下の半導体層部分には不純物が注入さ
れないのでＬＤＤ領域５ｃ（ＬＤＤ領域）が形成され
る。この実施の形態では、不純物イオン１０１としてリ
ンイオンを用い、エネルギー５〜１００ｋｅＶでドーズ
量５×１０15ｉｏｎｓ／ｃｍ2の注入を行った。不純物
イオン１０１として、リンの代わりに、ボロン、砒素等
を注入してもよい。
【００２４】その後、ＬＤＤ領域と高キャリア濃度領域
の不純物イオンの活性化は、炉アニール法、ランプアニ
ール法、レーザーアニール法や自己活性法を用いること
ができる。上記工程により本発明の薄膜トランジスタを
得ることができる。更に、以下の工程に付してもよい。
の不純物イオンの活性化は、炉アニール法、ランプアニ
ール法、レーザーアニール法や自己活性法を用いること
ができる。上記工程により本発明の薄膜トランジスタを
得ることができる。更に、以下の工程に付してもよい。
【００２５】すなわち、図３（ｃ）に示すように第二の
層間絶縁膜６４を成膜し、コンタクトホール形成、ソー
ス領域あるいはドレイン領域との配線９を形成する。第
二の層間絶縁膜及び配線に使用できる材料は、特に限定
されることなく、当該分野で公知の材料をいずれも使用
することができる。
層間絶縁膜６４を成膜し、コンタクトホール形成、ソー
ス領域あるいはドレイン領域との配線９を形成する。第
二の層間絶縁膜及び配線に使用できる材料は、特に限定
されることなく、当該分野で公知の材料をいずれも使用
することができる。
【００２６】以上、本発明の実施の形態について説明し
たが、本発明は上記実施の形態に限定されるものではな
く、各種の変形が可能である。例えば、上記実施の形態
においては、不純物が高濃度に導入された高キャリア濃
度領域５ｂをｎ＋、不純物が低濃度に導入されたＬＤＤ
領域５ｃをｎ−としてＮ型薄膜トランジスタについて説
明したが、Ｐ型薄膜トランジスタにも同様に適用するこ
とができる。また、不純物１００と１０１のドーパント
は任意に選んでよい。また、絶縁膜６１と第一の層間絶
縁膜６２を構成する絶縁膜材料としては、酸化シリコ
ン、窒化シリコン、酸化タンタル、酸化アルミニウム
等、種々の絶縁膜材料を用いることができる。絶縁膜６
１及び第一の層間絶縁膜６２の膜厚、チャネル長Ｌ、半
導体層の幅Ｗ等、薄膜トランジスタの各部分のサイズも
用途によって適宜変更することができる。
たが、本発明は上記実施の形態に限定されるものではな
く、各種の変形が可能である。例えば、上記実施の形態
においては、不純物が高濃度に導入された高キャリア濃
度領域５ｂをｎ＋、不純物が低濃度に導入されたＬＤＤ
領域５ｃをｎ−としてＮ型薄膜トランジスタについて説
明したが、Ｐ型薄膜トランジスタにも同様に適用するこ
とができる。また、不純物１００と１０１のドーパント
は任意に選んでよい。また、絶縁膜６１と第一の層間絶
縁膜６２を構成する絶縁膜材料としては、酸化シリコ
ン、窒化シリコン、酸化タンタル、酸化アルミニウム
等、種々の絶縁膜材料を用いることができる。絶縁膜６
１及び第一の層間絶縁膜６２の膜厚、チャネル長Ｌ、半
導体層の幅Ｗ等、薄膜トランジスタの各部分のサイズも
用途によって適宜変更することができる。
【００２７】
【発明の効果】以上の説明から明らかなように、従来の
製造方法ではＬＤＤ領域長（Ｌｄ）を長くするために層
間絶縁膜を厚くすると、層間絶縁膜とゲート絶縁膜を通
しての高キャリア濃度領域形成のためのイオン注入をす
る際に不純物イオンが半導体層まで届かなくなり高キャ
リア濃度領域を形成できなくなる。
製造方法ではＬＤＤ領域長（Ｌｄ）を長くするために層
間絶縁膜を厚くすると、層間絶縁膜とゲート絶縁膜を通
しての高キャリア濃度領域形成のためのイオン注入をす
る際に不純物イオンが半導体層まで届かなくなり高キャ
リア濃度領域を形成できなくなる。
【００２８】しかし、本発明によれば層間絶縁膜を成膜
するまでに、ゲート絶縁膜をゲート電極をマスクとして
絶縁膜をエッチングすることで形成しているので、高キ
ャリア濃度領域形成時のイオン注入は層間絶縁膜だけを
通してのイオン注入とすることができる。そのため、従
来の方法に較べて層間絶縁膜の膜厚をゲート絶縁膜の膜
厚分だけ厚くできる。従って、従来の方法よりも層間絶
縁膜の膜厚を厚くできるので、ゲート電極の横の第一の
層間絶縁膜の膜厚（図１のＴ）を厚くでき、その結果、
ＬＤＤ長を長くすることができる。よって、薄膜トラン
ジスタの信頼性を向上させることができる。
するまでに、ゲート絶縁膜をゲート電極をマスクとして
絶縁膜をエッチングすることで形成しているので、高キ
ャリア濃度領域形成時のイオン注入は層間絶縁膜だけを
通してのイオン注入とすることができる。そのため、従
来の方法に較べて層間絶縁膜の膜厚をゲート絶縁膜の膜
厚分だけ厚くできる。従って、従来の方法よりも層間絶
縁膜の膜厚を厚くできるので、ゲート電極の横の第一の
層間絶縁膜の膜厚（図１のＴ）を厚くでき、その結果、
ＬＤＤ長を長くすることができる。よって、薄膜トラン
ジスタの信頼性を向上させることができる。
【図１】従来の薄膜トランジスタの概略断面図
【図２】本発明の薄膜トランジスタの製造工程を示す概
略断面図である。
略断面図である。
【図３】本発明の薄膜トランジスタの製造工程を示す概
略断面図である。
略断面図である。
１ 基板
２ チャネル領域
３ 半導体層
４ 層間絶縁膜
５ａ 低キャリア濃度領域
５ｂ、７ 高キャリア濃度領域
５ｃ ＬＤＤ領域
６、６１’ ゲート絶縁膜
８ ゲート電極
９ 配線
６１ 絶縁膜
６２ 第一の層間絶縁膜
６３ ゲート電極の横の第一の層間絶縁膜
６４ 第二の層間絶縁膜
１００、１０１ 不純物イオン
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F110 AA04 BB02 BB07 BB10 CC02
DD02 DD03 DD05 DD11 EE02
EE03 EE05 EE09 FF01 FF02
FF03 FF28 FF29 FF30 FF32
GG01 GG02 GG13 GG14 GG15
GG25 GG32 GG33 GG45 GG47
HJ01 HJ04 HJ13 HJ23 HM15
NN03 NN04 NN22 NN23 NN24
PP01 PP02 PP03 PP13 QQ10
QQ11
Claims (4)
- 【請求項１】 半導体層、ゲート絶縁膜及びゲート電極
をこの順で備え、チャネル長方向に沿うゲート電極の両
側の半導体層にゲート電極側からＬＤＤ領域を介してソ
ース領域及びドレイン領域を備え、ゲート電極、ＬＤＤ
領域、ソース領域及びドレイン領域を覆う層間絶縁膜を
備え、ゲート絶縁膜がゲート電極下にのみ位置し、ゲー
ト電極、ＬＤＤ領域、ソース領域及びドレイン領域に接
する層間絶縁膜が、同一の工程で形成された絶縁膜であ
ることを特徴とする薄膜トランジスタ。 - 【請求項２】 ＬＤＤ領域のチャネル長方向に沿う長さ
が、ゲート電極に接する層間絶縁膜の厚さと同一である
請求項１に記載の薄膜トランジスタ。 - 【請求項３】 （１）半導体層上のイオン注入予定領域
に少なくとも絶縁膜を形成し、次いでチャネル領域に対
応する絶縁膜上にゲート電極を形成する工程と、（２）
前記ゲート電極をマスクとしてゲート絶縁膜をエッチン
グする前又は後に、上記ゲート電極をマスクとして、ソ
ース領域及びドレイン領域の形成より小さいドーズ量で
イオン注入を行って、半導体層に低濃度不純物領域を形
成する工程と、（３）半導体層とゲート電極を覆う層間
絶縁膜を成膜する工程と（４）ソース領域及びドレイン
領域を形成するためのイオン注入を層間絶縁膜を通して
半導体層に行なうことで、前記低濃度不純物領域からな
るＬＤＤ領域を同時に形成する工程と、（５）注入され
たイオンの活性化処理工程とを有することを特徴とする
薄膜トランジスタの製造方法。 - 【請求項４】 ソース領域及びドレイン領域が、層間絶
縁膜のエッチング工程を経ることなく、イオン注入によ
り形成され、該イオン注入により、ＬＤＤ領域のチャネ
ル長方向に沿う長さが、ゲート電極に接する層間絶縁膜
の厚さと同一となる請求項３に記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001400813A JP2003197638A (ja) | 2001-12-28 | 2001-12-28 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001400813A JP2003197638A (ja) | 2001-12-28 | 2001-12-28 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197638A true JP2003197638A (ja) | 2003-07-11 |
Family
ID=27605188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001400813A Pending JP2003197638A (ja) | 2001-12-28 | 2001-12-28 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197638A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100793278B1 (ko) * | 2005-02-25 | 2008-01-10 | 재단법인서울대학교산학협력재단 | 다결정 실리콘 박막트랜지스터의 제조 방법 |
| KR100848338B1 (ko) * | 2007-01-09 | 2008-07-25 | 삼성에스디아이 주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는평판표시장치 |
| JP2010010215A (ja) * | 2008-06-24 | 2010-01-14 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| JP2016187039A (ja) * | 2011-04-27 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
2001
- 2001-12-28 JP JP2001400813A patent/JP2003197638A/ja active Pending
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| US9911767B2 (en) | 2011-04-27 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device comprising oxide semiconductor |
| US10249651B2 (en) | 2011-04-27 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
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