JP3325992B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Description
【０００１】
【産業上の利用分野】本発明は、ガラス等の絶縁材料、
あるいはシリコンウェハー上に酸化珪素等の絶縁被膜を
形成した絶縁表面上に設けられ、薄膜状の活性層を有す
るＭＩＳ（金属−絶縁体−半導体）型半導体装置、いわ
ゆる薄膜トランジスタ（ＴＦＴ）およびその作製方法に
関する。本発明による半導体装置は、特に、液晶ディス
プレー等のアクティブマトリクスやイメージセンサー等
の駆動回路、あるいは３次元集積回路に使用されるもの
である。
あるいはシリコンウェハー上に酸化珪素等の絶縁被膜を
形成した絶縁表面上に設けられ、薄膜状の活性層を有す
るＭＩＳ（金属−絶縁体−半導体）型半導体装置、いわ
ゆる薄膜トランジスタ（ＴＦＴ）およびその作製方法に
関する。本発明による半導体装置は、特に、液晶ディス
プレー等のアクティブマトリクスやイメージセンサー等
の駆動回路、あるいは３次元集積回路に使用されるもの
である。
【０００２】
【従来の技術】従来より、アクティブマトリクス型の液
晶表示装置やイメージセンサー等の駆動の目的で、ＴＦ
Ｔ（薄膜トランジスタ）を形成することが広く知られて
いる。特に、最近は、高速動作の必要から、アモルファ
スシリコンを活性層に用いたアモルファスシリコンＴＦ
Ｔにかわって、より電界移動度の高い結晶シリコンＴＦ
Ｔが開発されている。しかしながら、より高度な特性と
高い信頼性が必要とされるようになると、半導体集積回
路技術で利用されるような低濃度不純物領域（低濃度ド
レインもしくはＬＤＤ）を有することが必要とされた。
しかしながら、公知の半導体集積回路技術とは異なっ
て、ＴＦＴには解決すべき問題が多くあった。
晶表示装置やイメージセンサー等の駆動の目的で、ＴＦ
Ｔ（薄膜トランジスタ）を形成することが広く知られて
いる。特に、最近は、高速動作の必要から、アモルファ
スシリコンを活性層に用いたアモルファスシリコンＴＦ
Ｔにかわって、より電界移動度の高い結晶シリコンＴＦ
Ｔが開発されている。しかしながら、より高度な特性と
高い信頼性が必要とされるようになると、半導体集積回
路技術で利用されるような低濃度不純物領域（低濃度ド
レインもしくはＬＤＤ）を有することが必要とされた。
しかしながら、公知の半導体集積回路技術とは異なっ
て、ＴＦＴには解決すべき問題が多くあった。
【０００３】図３には、現在、おこなわれているＬＤＤ
を有するＴＦＴを作製する代表的な工程断面図を示す。
まず、基板３０１上に下地膜３０２を形成し、活性層を
結晶珪素３０３によって形成する。そして、この活性層
上に酸化珪素等の材料によって絶縁被膜３０４を形成す
る。（図３（Ａ））
を有するＴＦＴを作製する代表的な工程断面図を示す。
まず、基板３０１上に下地膜３０２を形成し、活性層を
結晶珪素３０３によって形成する。そして、この活性層
上に酸化珪素等の材料によって絶縁被膜３０４を形成す
る。（図３（Ａ））
【０００４】次に、ゲート電極３０５が多結晶珪素（燐
等の不純物がンドーピングされている）やタンタル、チ
タン、アルミニウム等で形成される。さらに、このゲー
ト電極をマスクとして、イオンドーピング等の手段によ
って不純物元素（リンやホウ素）を導入し、自己整合的
にドーピング量の少ない低濃度な不純物領域３０６、３
０７が活性層３０３に形成される。不純物が導入されな
かったゲート電極の下の活性層領域はチャネル形成領域
となる。次に、プラズマＣＶＤ、ＡＰＣＶＤ等の手段に
よって酸化珪素等の絶縁膜３０８を形成する。（図３
（Ｂ））
等の不純物がンドーピングされている）やタンタル、チ
タン、アルミニウム等で形成される。さらに、このゲー
ト電極をマスクとして、イオンドーピング等の手段によ
って不純物元素（リンやホウ素）を導入し、自己整合的
にドーピング量の少ない低濃度な不純物領域３０６、３
０７が活性層３０３に形成される。不純物が導入されな
かったゲート電極の下の活性層領域はチャネル形成領域
となる。次に、プラズマＣＶＤ、ＡＰＣＶＤ等の手段に
よって酸化珪素等の絶縁膜３０８を形成する。（図３
（Ｂ））
【０００５】その後、絶縁膜３０８を異方性エッチング
することによって、ゲート電極の側面に隣接してサイド
ウォール（側壁）３０９を形成する。（図３（Ｃ）） そして、再び、イオンドーピング等の手段によって不純
物元素を導入し、ゲート電極３０５および側壁３０９を
マスクとして自己整合的に十分な高濃度の不純物領域
（ソース／ドレイン領域）３１０、３１１が活性層３０
３に形成される。同時に、ソース／ドレイン領域に隣接
して低濃度不純物領域３１２、３１３が画定される。
（図３（Ｄ））
することによって、ゲート電極の側面に隣接してサイド
ウォール（側壁）３０９を形成する。（図３（Ｃ）） そして、再び、イオンドーピング等の手段によって不純
物元素を導入し、ゲート電極３０５および側壁３０９を
マスクとして自己整合的に十分な高濃度の不純物領域
（ソース／ドレイン領域）３１０、３１１が活性層３０
３に形成される。同時に、ソース／ドレイン領域に隣接
して低濃度不純物領域３１２、３１３が画定される。
（図３（Ｄ））
【０００６】そして、熱アニール、あるいはレーザーも
しくはフラッシュランプ等の熱源によるアニールによっ
て、ドーピングされた不純物の活性化がおこなわれる。
最後に、層間絶縁物３１４を形成し、さらに、層間絶縁
物にエッチングして、ソース／ドレイン領域にコンタク
トホールを形成し、アルミニウム等の金属材料によっ
て、ソース／ドレインに接続する配線・電極３１５、３
１６が形成される。（図３（Ｅ））
しくはフラッシュランプ等の熱源によるアニールによっ
て、ドーピングされた不純物の活性化がおこなわれる。
最後に、層間絶縁物３１４を形成し、さらに、層間絶縁
物にエッチングして、ソース／ドレイン領域にコンタク
トホールを形成し、アルミニウム等の金属材料によっ
て、ソース／ドレインに接続する配線・電極３１５、３
１６が形成される。（図３（Ｅ））
【０００７】
【発明が解決しようとする課題】以上の方法は従来の半
導体集積回路におけるＬＤＤ作製プロセスをそのまま踏
襲したものであって、ガラス基板上のＴＦＴ作製プロセ
スにはそのまま適用することの困難な工程や、あるいは
生産性の面で好ましくない工程がある。
導体集積回路におけるＬＤＤ作製プロセスをそのまま踏
襲したものであって、ガラス基板上のＴＦＴ作製プロセ
スにはそのまま適用することの困難な工程や、あるいは
生産性の面で好ましくない工程がある。
【０００８】最大の課題はサイドウォールを形成するた
めのエッチング工程において、ゲート絶縁膜とのエッチ
ングの選択比がほとんどないため、ゲート絶縁膜も同時
にエッチングされてしまうということである。特に、サ
イドウォールを形成するための被膜の厚さはゲート電極
の高さと同等（３０００Å〜１μｍ）であるのに対し、
ゲート絶縁膜の厚さは５００〜１５００Åであり、ゲー
ト絶縁膜のオーバーエッチ量ｘを全ての基板において均
一に制御することは極めて難しかった。
めのエッチング工程において、ゲート絶縁膜とのエッチ
ングの選択比がほとんどないため、ゲート絶縁膜も同時
にエッチングされてしまうということである。特に、サ
イドウォールを形成するための被膜の厚さはゲート電極
の高さと同等（３０００Å〜１μｍ）であるのに対し、
ゲート絶縁膜の厚さは５００〜１５００Åであり、ゲー
ト絶縁膜のオーバーエッチ量ｘを全ての基板において均
一に制御することは極めて難しかった。
【０００９】この結果、その後のドーピング工程（図３
（Ｄ）参照）において、ソー／ドレインを形成する際
に、ゲート絶縁膜の基板間、基板内のバラつきにより、
ドーズ量がバラついてしまうという問題が生じた。この
問題に対しては、上記エッチング工程において、ゲート
絶縁膜までエッチングしてしまい、活性層を露出させる
ことも考えられるが、ＴＦＴにおいては、活性層の厚さ
が２００〜２０００Å、好ましくは２００〜１０００Å
と薄いため、ゲート絶縁膜のエッチング工程において、
活性層のエッチングも無視できない。活性層がエッチン
グされると、ソース／ドレインのシート抵抗の増大につ
ながるとともに、コンタクト不良の原因ともなった。
（Ｄ）参照）において、ソー／ドレインを形成する際
に、ゲート絶縁膜の基板間、基板内のバラつきにより、
ドーズ量がバラついてしまうという問題が生じた。この
問題に対しては、上記エッチング工程において、ゲート
絶縁膜までエッチングしてしまい、活性層を露出させる
ことも考えられるが、ＴＦＴにおいては、活性層の厚さ
が２００〜２０００Å、好ましくは２００〜１０００Å
と薄いため、ゲート絶縁膜のエッチング工程において、
活性層のエッチングも無視できない。活性層がエッチン
グされると、ソース／ドレインのシート抵抗の増大につ
ながるとともに、コンタクト不良の原因ともなった。
【００１０】
【課題を解決するための手段】本発明ではサイドウォー
ルをアモルファスシリコンのごとき、シリコンを主成分
とする材料とし、また、ゲート電極をアルミニウム、タ
ンタル、、チタンのごとき、金属材料によって構成す
る。また、ゲート絶縁膜は酸化珪素または窒化珪素、あ
るいはこれらの複合膜によって形成する。
ルをアモルファスシリコンのごとき、シリコンを主成分
とする材料とし、また、ゲート電極をアルミニウム、タ
ンタル、、チタンのごとき、金属材料によって構成す
る。また、ゲート絶縁膜は酸化珪素または窒化珪素、あ
るいはこれらの複合膜によって形成する。
【００１１】
【作用】本発明ではサイドウォールの形成のためのエッ
チングにおいて、サイドウォール材料とゲート絶縁膜材
料とのエッチングの選択比を十分に大きくすることが可
能となる。その結果、ゲート絶縁膜のオーバーエッチン
グ等の問題は解決される。
チングにおいて、サイドウォール材料とゲート絶縁膜材
料とのエッチングの選択比を十分に大きくすることが可
能となる。その結果、ゲート絶縁膜のオーバーエッチン
グ等の問題は解決される。
【００１２】また、ＬＤＤ形成後はサイドウォールは不
要であったが、従来はサイドウォールがゲート絶縁膜と
同じ材料によって形成されていたので、サイドウォール
だけを除去することは困難であったが、本発明では上記
のごときエッチングの選択比が十分に大きいので、サイ
ドウォールのみを除去することが可能である。この結
果、ＬＤＤを形成したのち、サイドウォールを除去し、
例えば、レーザーアニール等をおこなうことも可能であ
り、生産性を高めることができる。
要であったが、従来はサイドウォールがゲート絶縁膜と
同じ材料によって形成されていたので、サイドウォール
だけを除去することは困難であったが、本発明では上記
のごときエッチングの選択比が十分に大きいので、サイ
ドウォールのみを除去することが可能である。この結
果、ＬＤＤを形成したのち、サイドウォールを除去し、
例えば、レーザーアニール等をおこなうことも可能であ
り、生産性を高めることができる。
【００１３】
〔実施例１〕 図１に本実施例を示す。まず、基板（Ｎ
Ｈテクノグラス社製、ＮＡ３５、３００ｍｍ×４００ｍ
ｍもしくは１００ｍｍ×１００ｍｍ）１０１上に下地酸
化膜１０２として厚さ１０００〜３０００Å、例えば、
２０００Åの酸化珪素膜を形成した。この酸化膜の形成
方法としては、酸素雰囲気中でのスパッタ法を使用し
た。しかし、より量産性を高めるには、ＴＥＯＳをプラ
ズマＣＶＤ法で分解・堆積した膜を用いてもよい。
Ｈテクノグラス社製、ＮＡ３５、３００ｍｍ×４００ｍ
ｍもしくは１００ｍｍ×１００ｍｍ）１０１上に下地酸
化膜１０２として厚さ１０００〜３０００Å、例えば、
２０００Åの酸化珪素膜を形成した。この酸化膜の形成
方法としては、酸素雰囲気中でのスパッタ法を使用し
た。しかし、より量産性を高めるには、ＴＥＯＳをプラ
ズマＣＶＤ法で分解・堆積した膜を用いてもよい。
【００１４】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファスシリコン膜を２００〜２０００
Å、好ましくは４００〜１０００Å堆積し、これを、５
５０〜６５０℃の還元雰囲気に２４時間放置して、結晶
化せしめた。この工程は、レーザー照射によっておこな
ってもよい。そして、このようにして結晶化させたシリ
コン膜をパターニングして島状領域１０３を形成した。
さらに、この上にゲート絶縁膜として、スパッタ法もし
くはプラズマＣＶＤ法によって厚さ７００〜１５００Å
の酸化珪素膜１０４を形成した。
によってアモルファスシリコン膜を２００〜２０００
Å、好ましくは４００〜１０００Å堆積し、これを、５
５０〜６５０℃の還元雰囲気に２４時間放置して、結晶
化せしめた。この工程は、レーザー照射によっておこな
ってもよい。そして、このようにして結晶化させたシリ
コン膜をパターニングして島状領域１０３を形成した。
さらに、この上にゲート絶縁膜として、スパッタ法もし
くはプラズマＣＶＤ法によって厚さ７００〜１５００Å
の酸化珪素膜１０４を形成した。
【００１５】その後、厚さ３０００Å〜１μｍ、例えば
６０００Åのアルミニウム（１ｗｔ％のＳｉ、もしくは
０．１〜０．３ｗｔ％のＳｃ（スカンジウム）を含む）
膜を電子ビーム蒸着法もしくはスパッタ法によって形成
し、これをパターニング、エッチングし、ゲート電極１
０５を形成した。（図１（Ａ））
６０００Åのアルミニウム（１ｗｔ％のＳｉ、もしくは
０．１〜０．３ｗｔ％のＳｃ（スカンジウム）を含む）
膜を電子ビーム蒸着法もしくはスパッタ法によって形成
し、これをパターニング、エッチングし、ゲート電極１
０５を形成した。（図１（Ａ））
【００１６】そして、イオンドーピング法によって、Ｔ
ＦＴの活性層１０３に、ゲート電極をマスクとして自己
整合的に不純物を注入し、不純物領域１０６、１０７を
形成した。ドーピングガスとしてはフォスフィン（ＰＨ
3 ）を用いたため、Ｎ型の不純物領域となった。Ｐ型の
不純物領域を形成するにはジボラン（Ｂ2 Ｈ6 ）をドー
ピングガスとして用いればよい。ドーズ量は１×１０13
〜５×１０14ｃｍ-2、、例えば、５×１０13ｃｍ-2、加
速エネルギーは８０〜１１０ｋｅＶ、例えば、９０ｋｅ
Ｖとした。この工程は公知のイオン注入法によっておこ
なってもよい。イオンドーピング法では、多種多様なイ
オンが活性層に注入されるが、この工程を質量分離装置
を有するイオン注入装置によっておこなえば、特定の質
量／電荷を有するイオンのみを選択的に注入することが
できる。
ＦＴの活性層１０３に、ゲート電極をマスクとして自己
整合的に不純物を注入し、不純物領域１０６、１０７を
形成した。ドーピングガスとしてはフォスフィン（ＰＨ
3 ）を用いたため、Ｎ型の不純物領域となった。Ｐ型の
不純物領域を形成するにはジボラン（Ｂ2 Ｈ6 ）をドー
ピングガスとして用いればよい。ドーズ量は１×１０13
〜５×１０14ｃｍ-2、、例えば、５×１０13ｃｍ-2、加
速エネルギーは８０〜１１０ｋｅＶ、例えば、９０ｋｅ
Ｖとした。この工程は公知のイオン注入法によっておこ
なってもよい。イオンドーピング法では、多種多様なイ
オンが活性層に注入されるが、この工程を質量分離装置
を有するイオン注入装置によっておこなえば、特定の質
量／電荷を有するイオンのみを選択的に注入することが
できる。
【００１７】次にプラズマＣＶＤ法によって、厚さ３０
００Å〜１μｍ、例えば６０００Åのアモルファスシリ
コン膜１０８をプラズマＣＶＤ法によって堆積した。
（図１（Ｂ）） そして、異方性ドライエッチング法によって、アモファ
スシリコン膜１０８を垂直方向にエッチングした。この
結果、ゲート電極の側面にサイドウォール１０９が残っ
た。このエッチング工程ではゲート絶縁膜はほとんどエ
ッチングされなかった。（図１（Ｃ））
００Å〜１μｍ、例えば６０００Åのアモルファスシリ
コン膜１０８をプラズマＣＶＤ法によって堆積した。
（図１（Ｂ）） そして、異方性ドライエッチング法によって、アモファ
スシリコン膜１０８を垂直方向にエッチングした。この
結果、ゲート電極の側面にサイドウォール１０９が残っ
た。このエッチング工程ではゲート絶縁膜はほとんどエ
ッチングされなかった。（図１（Ｃ））
【００１８】その後、再び、イオンドーピング法によっ
て、ＴＦＴの活性層１０３に、ゲート電極およびサイド
ウォール１０９をマスクとして自己整合的に高濃度の不
純物を注入し、ソース／ドレイン領域１１０、１１１を
形成した。ドーピングガスとしてはフォスフィン（ＰＨ
3 ）を用いた。ドーズ量は１×１０14〜５×１０15ｃｍ
-2、、例えば、１×１０15ｃｍ-2、加速エネルギーは８
０〜１１０ｋｅＶ、例えば、９０ｋｅＶとした。この工
程は公知のイオン注入法によっておこなってもよい。こ
の結果、不純物濃度の高いソース／ドレイン領域と、そ
れに隣接した不純物濃度の低いＬＤＤ１１２、１１３が
画定された。（図１（Ｄ））
て、ＴＦＴの活性層１０３に、ゲート電極およびサイド
ウォール１０９をマスクとして自己整合的に高濃度の不
純物を注入し、ソース／ドレイン領域１１０、１１１を
形成した。ドーピングガスとしてはフォスフィン（ＰＨ
3 ）を用いた。ドーズ量は１×１０14〜５×１０15ｃｍ
-2、、例えば、１×１０15ｃｍ-2、加速エネルギーは８
０〜１１０ｋｅＶ、例えば、９０ｋｅＶとした。この工
程は公知のイオン注入法によっておこなってもよい。こ
の結果、不純物濃度の高いソース／ドレイン領域と、そ
れに隣接した不純物濃度の低いＬＤＤ１１２、１１３が
画定された。（図１（Ｄ））
【００１９】ドーピング工程終了後、本実施例では、サ
イドウォール１０９を等方性ドライエッチング法によっ
て除去した。もちろん、従来の場合と同様にサイドウォ
ールを残しておいてもよい。
イドウォール１０９を等方性ドライエッチング法によっ
て除去した。もちろん、従来の場合と同様にサイドウォ
ールを残しておいてもよい。
【００２０】その後、５５０〜６５０℃の還元雰囲気中
で６〜２４時間アニールをおこない、不純物導入によっ
て劣化した活性層の結晶性を改善せしめた。最後に、全
面に層間絶縁物１１４として、ＣＶＤ法によって酸化珪
素膜を厚さ３０００Å形成し、ＴＦＴのソース／ドレイ
ンにコンタクトホールを形成し、アルミニウム配線・電
極１１５、１１６を形成した。さらに２００〜４００℃
で水素アニールをおこなった。以上によって、ＴＦＴが
完成された。（図１（Ｅ））
で６〜２４時間アニールをおこない、不純物導入によっ
て劣化した活性層の結晶性を改善せしめた。最後に、全
面に層間絶縁物１１４として、ＣＶＤ法によって酸化珪
素膜を厚さ３０００Å形成し、ＴＦＴのソース／ドレイ
ンにコンタクトホールを形成し、アルミニウム配線・電
極１１５、１１６を形成した。さらに２００〜４００℃
で水素アニールをおこなった。以上によって、ＴＦＴが
完成された。（図１（Ｅ））
【００２１】〔実施例２〕 図２に本実施例を示す。ま
ず、ガラス基板（コーニング社製、７０５９番）２０１
上に実施例１と同様に、下地酸化膜２０２、島状結晶シ
リコン領域２０３、酸化珪素膜によるゲート絶縁膜２０
４、アルミニウム膜（厚さ３０００Å〜１μｍ）による
ゲート電極２０５を形成した。（図２（Ａ））
ず、ガラス基板（コーニング社製、７０５９番）２０１
上に実施例１と同様に、下地酸化膜２０２、島状結晶シ
リコン領域２０３、酸化珪素膜によるゲート絶縁膜２０
４、アルミニウム膜（厚さ３０００Å〜１μｍ）による
ゲート電極２０５を形成した。（図２（Ａ））
【００２２】そして、イオン注入法によって、ＴＦＴの
活性層２０３に、ゲート電極をマスクとして自己整合的
に不純物を注入し、不純物領域２０６、２０７を形成し
た。イオン源としては、質量数３１の燐イオン31Ｐ+ を
用い、ドーズ量は１×１０13〜５×１０14ｃｍ-2、、例
えば、５×１０13ｃｍ-2、加速エネルギーは８０〜１１
０ｋｅＶ、例えば、９０ｋｅＶとした。
活性層２０３に、ゲート電極をマスクとして自己整合的
に不純物を注入し、不純物領域２０６、２０７を形成し
た。イオン源としては、質量数３１の燐イオン31Ｐ+ を
用い、ドーズ量は１×１０13〜５×１０14ｃｍ-2、、例
えば、５×１０13ｃｍ-2、加速エネルギーは８０〜１１
０ｋｅＶ、例えば、９０ｋｅＶとした。
【００２３】次にプラズマＣＶＤ法によって、厚さ３０
００Å〜１μｍ、例えば６０００Åのアモルファスシリ
コン膜をプラズマＣＶＤ法によって堆積し，実施例１と
同様に、異方性ドライエッチング法によって、ゲート電
極の側面にサイドウォール２０８を形成した。（図２
（Ｂ））
００Å〜１μｍ、例えば６０００Åのアモルファスシリ
コン膜をプラズマＣＶＤ法によって堆積し，実施例１と
同様に、異方性ドライエッチング法によって、ゲート電
極の側面にサイドウォール２０８を形成した。（図２
（Ｂ））
【００２４】その後、再び、イオン注入法によって、Ｔ
ＦＴの活性層１０３に、ゲート電極２０５およびサイド
ウォール２０８をマスクとして自己整合的に高濃度の不
純物を注入し、ソース／ドレイン領域２０９、２１０を
形成した。イオン源としては 31Ｐ+ を用い、ドーズ量は
１×１０14〜５×１０15ｃｍ-2、、例えば、１×１０15
ｃｍ-2、加速エネルギーは８０〜１１０ｋｅＶ、例え
ば、９０ｋｅＶとした。この結果、不純物濃度の高いソ
ース／ドレイン領域と、それに隣接した不純物濃度の低
いＬＤＤ２１１、２１２が画定された。（図２（Ｃ））
ＦＴの活性層１０３に、ゲート電極２０５およびサイド
ウォール２０８をマスクとして自己整合的に高濃度の不
純物を注入し、ソース／ドレイン領域２０９、２１０を
形成した。イオン源としては 31Ｐ+ を用い、ドーズ量は
１×１０14〜５×１０15ｃｍ-2、、例えば、１×１０15
ｃｍ-2、加速エネルギーは８０〜１１０ｋｅＶ、例え
ば、９０ｋｅＶとした。この結果、不純物濃度の高いソ
ース／ドレイン領域と、それに隣接した不純物濃度の低
いＬＤＤ２１１、２１２が画定された。（図２（Ｃ））
【００２５】ドーピング工程終了後、サイドウォール２
０８を等方性ドライエッチング法によって除去した。そ
して、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パ
ルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不
純物の活性化をおこなった。レーザーのエネルギー密度
は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３
００ｍＪ／ｃｍ2 が適当であった。また、レーザー照射
時には基板を２００〜４００℃に加熱すると活性化の効
率と安定性を高められた。（図２（Ｄ））
０８を等方性ドライエッチング法によって除去した。そ
して、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パ
ルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不
純物の活性化をおこなった。レーザーのエネルギー密度
は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３
００ｍＪ／ｃｍ2 が適当であった。また、レーザー照射
時には基板を２００〜４００℃に加熱すると活性化の効
率と安定性を高められた。（図２（Ｄ））
【００２６】なお、本実施例では上記の如く、エキシマ
ーレーザーを用いたが、他のレーザーを用いてもよいこ
とはいうまでもない。ただし、レーザーを用いるにあた
ってはパルス状のレーザーが好ましい。連続発振レーザ
ーでは照射時間が長いので、熱によって被照射物が熱に
よって膨張することによって剥離するような危険があ
る。
ーレーザーを用いたが、他のレーザーを用いてもよいこ
とはいうまでもない。ただし、レーザーを用いるにあた
ってはパルス状のレーザーが好ましい。連続発振レーザ
ーでは照射時間が長いので、熱によって被照射物が熱に
よって膨張することによって剥離するような危険があ
る。
【００２７】パルスレーザーに関しては、Ｎｄ：ＹＡＧ
レーザー（Ｑスイッチパルス発振が望ましい）のごとき
赤外光レーザーやその第２高調波のごとき可視光、Ｋｒ
Ｆ、ＸｅＣｌ、ＡｒＦ等のエキシマーを使用する各種紫
外光レーザーが使用できるが、金属膜の上面からレーザ
ー照射をおこなう場合には金属膜に反射されないような
波長のレーザーを選択する必要がある。もっとも、金属
膜が極めて薄い場合にはほとんど問題がない。また、レ
ーザー光は、基板側から照射してもよい。この場合には
下に存在するシリコン半導体膜を透過するレーザー光を
選択する必要がある。
レーザー（Ｑスイッチパルス発振が望ましい）のごとき
赤外光レーザーやその第２高調波のごとき可視光、Ｋｒ
Ｆ、ＸｅＣｌ、ＡｒＦ等のエキシマーを使用する各種紫
外光レーザーが使用できるが、金属膜の上面からレーザ
ー照射をおこなう場合には金属膜に反射されないような
波長のレーザーを選択する必要がある。もっとも、金属
膜が極めて薄い場合にはほとんど問題がない。また、レ
ーザー光は、基板側から照射してもよい。この場合には
下に存在するシリコン半導体膜を透過するレーザー光を
選択する必要がある。
【００２８】また、レーザーを用いるアニールの代わり
に、可視光線もしくは近赤外光の照射によるランプアニ
ールによるものでもよい。ランプアニールを行う場合に
は、被照射面表面が６００〜１０００℃程度になるよう
に、６００℃の場合は数分間、１０００℃の場合は数１
０秒間のランプ照射を行うようにする。近赤外線（例え
ば1.2 μｍの赤外線）によるアニールは、近赤外線が珪
素半導体に選択的に吸収され、ガラス基板をそれ程加熱
せず、しかも一回の照射時間を短くすることで、ガラス
基板に対する加熱を抑えることができ、極めて有用であ
る。
に、可視光線もしくは近赤外光の照射によるランプアニ
ールによるものでもよい。ランプアニールを行う場合に
は、被照射面表面が６００〜１０００℃程度になるよう
に、６００℃の場合は数分間、１０００℃の場合は数１
０秒間のランプ照射を行うようにする。近赤外線（例え
ば1.2 μｍの赤外線）によるアニールは、近赤外線が珪
素半導体に選択的に吸収され、ガラス基板をそれ程加熱
せず、しかも一回の照射時間を短くすることで、ガラス
基板に対する加熱を抑えることができ、極めて有用であ
る。
【００２９】最後に、図２（Ｅ）に示すように、全面に
層間絶縁物２１３として、ＣＶＤ法によって酸化珪素膜
を厚さ２０００Å〜１μｍ、例えば、６０００Å形成
し、ＴＦＴのソース／ドレインにコンタクトホールを形
成し、アルミニウム配線・電極２１４、２１５を２００
０Å〜５μｍ、例えば８０００Åの厚さの被膜を用いて
形成した。このアルミニウム電極２１４、２１５とソー
ス／ドレイン領域２０９、２１０の間にバリヤメタルと
して、例えば窒化チタンを形成するとより一層、信頼性
を向上させることができた。
層間絶縁物２１３として、ＣＶＤ法によって酸化珪素膜
を厚さ２０００Å〜１μｍ、例えば、６０００Å形成
し、ＴＦＴのソース／ドレインにコンタクトホールを形
成し、アルミニウム配線・電極２１４、２１５を２００
０Å〜５μｍ、例えば８０００Åの厚さの被膜を用いて
形成した。このアルミニウム電極２１４、２１５とソー
ス／ドレイン領域２０９、２１０の間にバリヤメタルと
して、例えば窒化チタンを形成するとより一層、信頼性
を向上させることができた。
【００３０】本実施例ではレーザーアニールを用いてド
ーピング不純物の活性化をおこなったが、この工程にお
いて本発明の特徴が示されている。すなわち、本発明で
は、サイドウォールが除去できるので、レーザーアニー
ルはソース／ドレインを形成した後、１回だけおこなえ
ばよい。
ーピング不純物の活性化をおこなったが、この工程にお
いて本発明の特徴が示されている。すなわち、本発明で
は、サイドウォールが除去できるので、レーザーアニー
ルはソース／ドレインを形成した後、１回だけおこなえ
ばよい。
【００３１】しかしながら、従来の手法では、サイドウ
ォールのみをエッチングすることができなかったので、
最初に低濃度の不純物ドーピングをおこなった後（図２
（Ａ）と図２（Ｂ）の間）に１回と、ソース／ドレイン
を形成した後に１回の計２回のレーザーアニールが必要
とされた。上記のように、本発明はレーザーアニールの
回数を１回とできるので生産性が向上した。
ォールのみをエッチングすることができなかったので、
最初に低濃度の不純物ドーピングをおこなった後（図２
（Ａ）と図２（Ｂ）の間）に１回と、ソース／ドレイン
を形成した後に１回の計２回のレーザーアニールが必要
とされた。上記のように、本発明はレーザーアニールの
回数を１回とできるので生産性が向上した。
【００３２】
【発明の効果】本発明によって、サイドウォール作製の
際にゲート絶縁膜がエッチングされることがなくなっ
た。このた、ゲート絶縁膜の厚さは基板内、基板間で均
一であり、したがって、ソース／ドレインにドーピング
される不純物の量が一定となり、特性のバラつきの少な
いＴＦＴを得ることができた。
際にゲート絶縁膜がエッチングされることがなくなっ
た。このた、ゲート絶縁膜の厚さは基板内、基板間で均
一であり、したがって、ソース／ドレインにドーピング
される不純物の量が一定となり、特性のバラつきの少な
いＴＦＴを得ることができた。
【００３３】上記実施例では、ガラス基板上にＴＦＴを
形成する例について述べたが、これ以外に、半導体集積
回路が形成された基板上に３次元集積回路を形成する場
合でも、ガラスまたは有機樹脂等の上に形成される場合
でも同様に形成されることはいうまでもない。いずれの
場合にも絶縁表面上に形成されることを特徴とする。特
にアクイティブマトリクス回路と、その駆動のための周
辺回路を同一基板上に有するモノリシック型アクティブ
マトリクス回路等の電気光学装置に対する本発明の効果
は著しい。
形成する例について述べたが、これ以外に、半導体集積
回路が形成された基板上に３次元集積回路を形成する場
合でも、ガラスまたは有機樹脂等の上に形成される場合
でも同様に形成されることはいうまでもない。いずれの
場合にも絶縁表面上に形成されることを特徴とする。特
にアクイティブマトリクス回路と、その駆動のための周
辺回路を同一基板上に有するモノリシック型アクティブ
マトリクス回路等の電気光学装置に対する本発明の効果
は著しい。
【図１】 実施例１によるＴＦＴの作製方法を示す。
【図２】 実施例２によるＴＦＴの作製方法を示す。
【図３】 従来法によるＴＦＴの作製方法を示す。
１０１ 絶縁基板 １０２ 下地酸化膜（酸化珪素） １０３ 活性層（結晶珪素） １０４ ゲート絶縁膜（酸化珪素） １０５ ゲート電極（アルミニウム） １０６、１０７ 低濃度の不純物領域 １０８ シリコン膜（アモルファスシリコン） １０９ サイドウォール １１０、１１１ ソース／ドレイン １１２、１１３ 低濃度不純物領域（ＬＤＤ） １１４ 層間絶縁膜（酸化珪素） １１５、１１６ 金属配線・電極（アルミニウム）
Claims (5)
- 【請求項１】 絶縁表面上に半導体被膜を形成し、 前記半導体被膜上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上に金属材料からなるゲート電極を形
成し、 前記ゲート電極をマスクとして前記半導体被膜にＮ型又
はＰ型の導電型を呈せしめる不純物を導入し、低濃度に
不純物が導入された領域を形成し、 前記ゲート電極の側面にサイドウォールとしてシリコン
を主成分とする被膜を形成し、 前記ゲート電極及び前記サイドウォールをマスクとし
て、前記半導体被膜に前記不純物と同じ導電型を呈せし
める不純物を導入し、高濃度に不純物が導入された領域
及びＬＤＤ領域を形成し、 前記高濃度に不純物が導入された領域及び前記ＬＤＤ領
域を形成した後、前記シリコンを主成分とする被膜を除
去し、前記高濃度に不純物が導入された領域及び前記Ｌ
ＤＤ領域をレーザーアニール又はランプアニールするこ
とを特徴とする半導体装置の作製方法。 - 【請求項２】 請求項１において、前記ゲート電極はア
ルミニウム、タンタル又はチタンによって形成されてい
ることを特徴とする半導体装置の作製方法。 - 【請求項３】 請求項１又は請求項２において、前記ゲ
ート絶縁膜は酸化珪素、窒化珪素、又はこれらの複合膜
によって形成されていることを特徴とする半導体装置の
作製方法。 - 【請求項４】 請求項１乃至３のいずれか一において、
前記シリコンを主成分とする被膜はアモルファスシリコ
ン膜であることを特徴とする半導体装置の作製方法。 - 【請求項５】 請求項１乃至４のいずれか一において、
前記高濃度に不純物が導入された領域は、ソース領域又
はドレイン領域であることを特徴とする半導体装置の作
製方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215194A JP3325992B2 (ja) | 1994-01-08 | 1994-01-08 | 半導体装置の作製方法 |
| US08/365,116 US5786241A (en) | 1994-01-08 | 1994-12-28 | Method for forming a thin film semiconductor device utilizing a gate and gate side walls as masks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215194A JP3325992B2 (ja) | 1994-01-08 | 1994-01-08 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202214A JPH07202214A (ja) | 1995-08-04 |
| JP3325992B2 true JP3325992B2 (ja) | 2002-09-17 |
Family
ID=11797481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1215194A Expired - Fee Related JP3325992B2 (ja) | 1994-01-08 | 1994-01-08 | 半導体装置の作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5786241A (ja) |
| JP (1) | JP3325992B2 (ja) |
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| US5719065A (en) * | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| JPH07321323A (ja) * | 1994-05-24 | 1995-12-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US5814529A (en) | 1995-01-17 | 1998-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| KR100323736B1 (ko) * | 1995-08-31 | 2002-08-14 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그제조방법 |
| US6080607A (en) * | 1998-05-26 | 2000-06-27 | National Science Council | Method for manufacturing a transistor having a low leakage current |
| JP4030193B2 (ja) * | 1998-07-16 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW565939B (en) | 2000-04-07 | 2003-12-11 | Koninkl Philips Electronics Nv | Electronic device manufacture |
| SG103846A1 (en) * | 2001-02-28 | 2004-05-26 | Semiconductor Energy Lab | A method of manufacturing a semiconductor device |
| GB0107410D0 (en) * | 2001-03-23 | 2001-05-16 | Koninkl Philips Electronics Nv | Electronic devices comprising thin-film transistors,and their manufacture |
| US6855584B2 (en) * | 2001-03-29 | 2005-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP4854866B2 (ja) * | 2001-04-27 | 2012-01-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| JP4463493B2 (ja) | 2002-04-15 | 2010-05-19 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| JP3989763B2 (ja) | 2002-04-15 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| JP4683817B2 (ja) * | 2002-09-27 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| GB0225205D0 (en) * | 2002-10-30 | 2002-12-11 | Koninkl Philips Electronics Nv | Thin film transistors and methods of manufacture thereof |
| GB0230140D0 (en) * | 2002-12-24 | 2003-01-29 | Koninkl Philips Electronics Nv | Thin film transistor method for producing a thin film transistor and electronic device having such a transistor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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