JPH0645603A - Ｍｏｓ型薄膜トランジスタ - Google Patents
Ｍｏｓ型薄膜トランジスタInfo
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- JPH0645603A JPH0645603A JP4195753A JP19575392A JPH0645603A JP H0645603 A JPH0645603 A JP H0645603A JP 4195753 A JP4195753 A JP 4195753A JP 19575392 A JP19575392 A JP 19575392A JP H0645603 A JPH0645603 A JP H0645603A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Abstract
(57)【要約】
【構成】下地絶縁層１上にシリサイド層からなるバック
ゲート電極２を形成する。つぎにＴＦＴのチャネルとな
るポリシリコン３、ゲート酸化膜４およびゲート電極５
を形成したのち、高濃度ソース・ドレイン６を形成す
る。つぎにＣＶＤ酸化シリコン膜からなる表面保護膜７
を形成したのち、アルミニウムからなるソース・ドレイ
ン電極８を形成する。 【効果】チャネルを構成するポリシリコンのバックゲー
ト電位を固定することにより、ソース・ドレイン間耐圧
を大幅に向上させることができた。
ゲート電極２を形成する。つぎにＴＦＴのチャネルとな
るポリシリコン３、ゲート酸化膜４およびゲート電極５
を形成したのち、高濃度ソース・ドレイン６を形成す
る。つぎにＣＶＤ酸化シリコン膜からなる表面保護膜７
を形成したのち、アルミニウムからなるソース・ドレイ
ン電極８を形成する。 【効果】チャネルを構成するポリシリコンのバックゲー
ト電位を固定することにより、ソース・ドレイン間耐圧
を大幅に向上させることができた。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型薄膜トランジス
タ（ＴＦＴ）に関するものである。
タ（ＴＦＴ）に関するものである。
【０００２】
【従来の技術】絶縁膜上に形成できるＴＦＴは高速ＳＲ
ＡＭの負荷素子や、カラーＬＣＤ（液晶ディスプレイ）
のアクティブマトリックス駆動素子として用いられてい
る。
ＡＭの負荷素子や、カラーＬＣＤ（液晶ディスプレイ）
のアクティブマトリックス駆動素子として用いられてい
る。
【０００３】従来例として特許公告公報 平３−３４６
９９のＴＦＴについて、図５を参照して工程順に説明す
る。
９９のＴＦＴについて、図５を参照して工程順に説明す
る。
【０００４】はじめに下地絶縁層１の上にポリシリコン
３を堆積したのち、ゲート酸化膜４を介してゲート電極
５を形成してから不純物を高濃度ドープしたソース・ド
レイン６を形成する。つぎに酸化シリコン膜からなる表
面保護膜７を堆積したのち、ソース・ドレインのコンタ
クトを開口してからアルミニウムからなるソース・ドレ
イン電極８を形成して素子部が完成する。
３を堆積したのち、ゲート酸化膜４を介してゲート電極
５を形成してから不純物を高濃度ドープしたソース・ド
レイン６を形成する。つぎに酸化シリコン膜からなる表
面保護膜７を堆積したのち、ソース・ドレインのコンタ
クトを開口してからアルミニウムからなるソース・ドレ
イン電極８を形成して素子部が完成する。
【０００５】このＴＦＴにおいては、シリコン基板を用
いたものと違ってチャネルを構成しているポリシリコン
がフローティング電位になっている。そのためドレイン
端に電界が集中して衝突電離して発生したキャリアがポ
リシリコン基板に蓄積して、ソース・基板間を順バイア
スする。その結果、ソース・ドレイン間耐圧が大幅に低
下するので、ゲート電極から距離Ｌのところにソース・
ドレイン電極を形成するオフセット構造によって耐圧の
向上を図っている。
いたものと違ってチャネルを構成しているポリシリコン
がフローティング電位になっている。そのためドレイン
端に電界が集中して衝突電離して発生したキャリアがポ
リシリコン基板に蓄積して、ソース・基板間を順バイア
スする。その結果、ソース・ドレイン間耐圧が大幅に低
下するので、ゲート電極から距離Ｌのところにソース・
ドレイン電極を形成するオフセット構造によって耐圧の
向上を図っている。
【０００６】
【発明が解決しようとする課題】オフセット構造のＴＦ
Ｔを製造する工程での問題点は、ゲート電極に対するソ
ース・ドレインの位置合せ誤差が避けられないので、特
性のばらつきが大きい。特にＬＣＤ駆動素子として用い
るには１０Ｖ以上の高耐圧で動作するＴＦＴが必要にな
る。ＮチャネルＴＦＴではオフセット構造だけでは十分
なソース・ドレイン間耐圧が得られなかった。
Ｔを製造する工程での問題点は、ゲート電極に対するソ
ース・ドレインの位置合せ誤差が避けられないので、特
性のばらつきが大きい。特にＬＣＤ駆動素子として用い
るには１０Ｖ以上の高耐圧で動作するＴＦＴが必要にな
る。ＮチャネルＴＦＴではオフセット構造だけでは十分
なソース・ドレイン間耐圧が得られなかった。
【０００７】
【課題を解決するための手段】本発明のＭＯＳ型薄膜ト
ランジスタは、絶縁膜の表面にバックゲート電極、ポリ
シリコン膜、酸化シリコン膜、ゲート電極が順次積層さ
れたものである。
ランジスタは、絶縁膜の表面にバックゲート電極、ポリ
シリコン膜、酸化シリコン膜、ゲート電極が順次積層さ
れたものである。
【０００８】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
【０００９】はじめに図１（ａ）に示すように、下地絶
縁層１上に厚さ２０〜３０ｎｍのシリサイド層を堆積し
てからレジスト（図示せず）をマスクとしてドライエッ
チングしたのち、レジストを除去してシリサイド層から
なるバックゲート電極２を形成する。
縁層１上に厚さ２０〜３０ｎｍのシリサイド層を堆積し
てからレジスト（図示せず）をマスクとしてドライエッ
チングしたのち、レジストを除去してシリサイド層から
なるバックゲート電極２を形成する。
【００１０】一般にシリサイド層としては、ＷＳｉ、Ｔ
ｉＳｉ、ＴａＳｉなどが用いられるが、後続工程を４０
０〜６００℃以下の低温で行なうときは、シリサイドの
代りにＷ、Ｔｉ、Ｃｒなどの金属を用いることもでき
る。
ｉＳｉ、ＴａＳｉなどが用いられるが、後続工程を４０
０〜６００℃以下の低温で行なうときは、シリサイドの
代りにＷ、Ｔｉ、Ｃｒなどの金属を用いることもでき
る。
【００１１】つぎに図１（ｂ）に示すように、ＴＦＴの
チャネル（活性層）となる厚さ１００ｎｍのポリシリコ
ン３、厚さ１００ｎｍのゲート酸化膜４およびゲート電
極となる厚さ１５０ｎｍのポリシリコンを順次堆積す
る。つぎに燐拡散のあと表面の酸化膜を除去してからレ
ジスト（図示せず）をマスクとしてドライエッチングし
たのち、レジストを除去してゲート電極５を形成する。
チャネル（活性層）となる厚さ１００ｎｍのポリシリコ
ン３、厚さ１００ｎｍのゲート酸化膜４およびゲート電
極となる厚さ１５０ｎｍのポリシリコンを順次堆積す
る。つぎに燐拡散のあと表面の酸化膜を除去してからレ
ジスト（図示せず）をマスクとしてドライエッチングし
たのち、レジストを除去してゲート電極５を形成する。
【００１２】つぎに図１（ｃ）に示すように、加速電圧
７０ｋｅＶで砒素をイオン注入してキャリア濃度１×１
０20ｃｍ-3の高濃度ソース・ドレイン６を形成する。
７０ｋｅＶで砒素をイオン注入してキャリア濃度１×１
０20ｃｍ-3の高濃度ソース・ドレイン６を形成する。
【００１３】つぎに図１（ｄ）に示すように、厚さ４０
０ｎｍのＣＶＤ酸化シリコン膜からなる表面保護膜７を
形成したのち、ソース・ドレイン６のコンタクトを開口
する。つぎにアルミニウムからなるソース・ドレイン電
極８を形成して図４（ａ）の平面図に示す素子部が完成
する。
０ｎｍのＣＶＤ酸化シリコン膜からなる表面保護膜７を
形成したのち、ソース・ドレイン６のコンタクトを開口
する。つぎにアルミニウムからなるソース・ドレイン電
極８を形成して図４（ａ）の平面図に示す素子部が完成
する。
【００１４】チャネルを構成するポリシリコン３にシリ
サイドからなるバックゲート電極を形成して、接地電位
またはソース電位に接続する。バックゲート電位を固定
して衝突電離による耐圧の低下を防ぐことができる。
サイドからなるバックゲート電極を形成して、接地電位
またはソース電位に接続する。バックゲート電位を固定
して衝突電離による耐圧の低下を防ぐことができる。
【００１５】つぎに本発明の第２の実施例について、図
２（ａ）および（ｂ）を参照して説明する。
２（ａ）および（ｂ）を参照して説明する。
【００１６】はじめに図２（ａ）に示すように、下地絶
縁層１にシリサイド層からなるバックゲート電極２を形
成する。つぎに厚さ２〜５ｎｍのＣＶＤ酸化シリコン膜
９を形成する。
縁層１にシリサイド層からなるバックゲート電極２を形
成する。つぎに厚さ２〜５ｎｍのＣＶＤ酸化シリコン膜
９を形成する。
【００１７】つぎにポリシリコン３、ゲート酸化膜４お
よびゲート電極５を形成したのち、イオン注入により高
濃度ソース・ドレイン６を形成する。つぎに表面保護膜
７およびソース・ドレイン電極８を形成して素子部が完
成する。
よびゲート電極５を形成したのち、イオン注入により高
濃度ソース・ドレイン６を形成する。つぎに表面保護膜
７およびソース・ドレイン電極８を形成して素子部が完
成する。
【００１８】本実施例ではバックゲート電極（シリサイ
ド）２とポリシリコン３との間にＣＶＤ酸化シリコン膜
９を堆積することにより、シリサイドとポリシリコンと
の反応を防止することができる。ＣＶＤ酸化シリコン膜
９は極めて薄いので、トンネル電流によりバックゲート
電極２とポリシリコン３とが電気的に接続される。製造
工程において１０００℃以上の高温熱処理が可能になっ
た。
ド）２とポリシリコン３との間にＣＶＤ酸化シリコン膜
９を堆積することにより、シリサイドとポリシリコンと
の反応を防止することができる。ＣＶＤ酸化シリコン膜
９は極めて薄いので、トンネル電流によりバックゲート
電極２とポリシリコン３とが電気的に接続される。製造
工程において１０００℃以上の高温熱処理が可能になっ
た。
【００１９】つぎに本発明の第３の実施例について、図
３（ａ）〜（ｄ）を参照して説明する。
３（ａ）〜（ｄ）を参照して説明する。
【００２０】はじめに図３（ａ）に示すように、下地絶
縁層１上にシリサイド層からなるバックゲート電極２を
形成する。
縁層１上にシリサイド層からなるバックゲート電極２を
形成する。
【００２１】つぎに図３（ｂ）に示すように、ポリシリ
コン３、ゲート酸化膜４およびゲート電極を形成する。
コン３、ゲート酸化膜４およびゲート電極を形成する。
【００２２】つぎに図３（ｃ）に示すように、砒素をイ
オン注入して高濃度ソース・ドレイン６を形成する。
オン注入して高濃度ソース・ドレイン６を形成する。
【００２３】つぎに図３（ｄ）に示すように、ＣＶＤ酸
化シリコン膜からなる表面保護膜７を形成したのち、ソ
ース・ドレイン６のコンタクトを開口する。つぎにアル
ミニウムからなるソース・ドレイン電極８を形成して図
４（ｂ）の平面図に示す素子部が完成する。
化シリコン膜からなる表面保護膜７を形成したのち、ソ
ース・ドレイン６のコンタクトを開口する。つぎにアル
ミニウムからなるソース・ドレイン電極８を形成して図
４（ｂ）の平面図に示す素子部が完成する。
【００２４】本実施例では図４（ｂ）の平面図に示すよ
うにバックゲート電極２を高濃度ソース領域に接続した
のでバックゲート電極の電位を固定するための配線が不
要になる。図４（ａ）に示す第１の実施例に比べて構造
を簡略化することができた。
うにバックゲート電極２を高濃度ソース領域に接続した
のでバックゲート電極の電位を固定するための配線が不
要になる。図４（ａ）に示す第１の実施例に比べて構造
を簡略化することができた。
【００２５】
【発明の効果】本発明のＮチャネルＴＦＴにおいてバッ
クゲート電位が固定されている。その結果、従来のＴＦ
Ｔのソース・ドレイン間耐圧が９〜１０Ｖであったのに
対して、本発明のＴＦＴの耐圧は２０Ｖ以上になった。
ソース・ドレイン耐圧を大幅に向上させることができ
た。
クゲート電位が固定されている。その結果、従来のＴＦ
Ｔのソース・ドレイン間耐圧が９〜１０Ｖであったのに
対して、本発明のＴＦＴの耐圧は２０Ｖ以上になった。
ソース・ドレイン耐圧を大幅に向上させることができ
た。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図４】（ａ）は本発明の第１および第２の実施例を示
す平面図である。（ｂ）は本発明の第３の実施例を示す
平面図である。
す平面図である。（ｂ）は本発明の第３の実施例を示す
平面図である。
【図５】従来のＮチャネルＴＦＴを示す断面図である。
１ 下地絶縁層 ２ バックゲート電極 ３ ポリシリコン ４ ゲート酸化膜 ５ ゲート電極 ６ ソース・ドレイン ７ 表面保護膜 ８ ソース・ドレイン電極 ９ ＣＶＤ酸化シリコン膜 Ｌ オフセット距離
Claims (3)
- 【請求項１】 絶縁膜の表面にバックゲート電極、ポリ
シリコン膜、酸化シリコン膜、ゲート電極が順次積層さ
れたＭＯＳ型薄膜トランジスタ。 - 【請求項２】 バックゲート電極とポリシリコン膜との
間に薄い酸化シリコン膜が形成された請求項１記載のＭ
ＯＳ型薄膜トランジスタ。 - 【請求項３】 ポリシリコン膜のソース領域にバックゲ
ート電極が接続された請求項１記載のＭＯＳ型薄膜トラ
ンジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195753A JPH0645603A (ja) | 1992-07-23 | 1992-07-23 | Ｍｏｓ型薄膜トランジスタ |
| US08/096,675 US5495119A (en) | 1992-07-23 | 1993-07-23 | MOS thin film transistor having high breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195753A JPH0645603A (ja) | 1992-07-23 | 1992-07-23 | Ｍｏｓ型薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645603A true JPH0645603A (ja) | 1994-02-18 |
Family
ID=16346394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195753A Pending JPH0645603A (ja) | 1992-07-23 | 1992-07-23 | Ｍｏｓ型薄膜トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5495119A (ja) |
| JP (1) | JPH0645603A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387122B1 (ko) * | 2000-09-15 | 2003-06-12 | 피티플러스(주) | 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법 |
| JP2003519916A (ja) * | 2000-01-07 | 2003-06-24 | セイコーエプソン株式会社 | 半導体トランジスタ |
| JP2007287732A (ja) * | 2006-04-12 | 2007-11-01 | Mitsubishi Electric Corp | 薄膜トランジスタ、その製造方法、及び表示装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254693A (ja) * | 1994-03-15 | 1995-10-03 | Semiconductor Energy Lab Co Ltd | 固体撮像装置及びその製造方法 |
| JPH07302912A (ja) | 1994-04-29 | 1995-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP3253808B2 (ja) * | 1994-07-07 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
| JPH08241997A (ja) * | 1995-03-03 | 1996-09-17 | Tdk Corp | 薄膜トランジスタ |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US5721163A (en) * | 1996-06-10 | 1998-02-24 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method of manufacture of thin film transistor SRAM device with a titanium nitride or silicide gate |
| KR100422438B1 (ko) * | 1996-12-13 | 2004-05-17 | 페어차일드코리아반도체 주식회사 | 전력용 모스트랜지스터 |
| US5834342A (en) * | 1997-06-30 | 1998-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned silicidation of TFT source-drain region |
| US6288413B1 (en) * | 1998-04-03 | 2001-09-11 | Kabushiki Kaisha Toshiba | Thin film transistor and method for producing same |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
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