KR20030009766A - 비씨디 소자 및 그 제조 방법 - Google Patents
비씨디 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20030009766A KR20030009766A KR1020010044381A KR20010044381A KR20030009766A KR 20030009766 A KR20030009766 A KR 20030009766A KR 1020010044381 A KR1020010044381 A KR 1020010044381A KR 20010044381 A KR20010044381 A KR 20010044381A KR 20030009766 A KR20030009766 A KR 20030009766A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- electrode
- forming
- layer
- sige
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 40
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 40
- 239000010703 silicon Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000010410 layer Substances 0.000 claims description 90
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 19
- 238000010438 heat treatment Methods 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- -1 phosphorus ions Chemical class 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 description 19
- 150000004767 nitrides Chemical class 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 BCD(Bipolar-CMOS-DMOS) 소자 및 그 제조 방법에 관한 것으로, 고내압 p-LDMOS 소자의 항복 전압 개선을 위한 깊은(deep) 웰 형성과 SiGe-HBT 소자의 콜렉터, 그리고 n-LDMOS 소자의 On-저항 개선을 위한 드리프트층 형성을 위하여 역방향 깊은 n-웰을 적용하고, 서브마이크론 CMOS ASIC 기술을 만족시키기 위한 3.0㎛ p-에피층 구조를 도입하며, 집적도 향상 및 소자 격리를 위한 트렌치를 도입하여 p/p+ 기판을 이용하여 서브마이크론 CMOS 소자와 고내압 LDMOS 소자, 그리고 고속 SiGe-HBT 소자를 단일칩(one-chip)화하는 스마트 전력 집적 회로를 구현함으로써 고내압, 초고속 및 저전력 특성을 만족시키는 시스템-온-칩 제작이 가능하며, 고성능, 다기능 및 소형화 특성이 요구되는 자동차 전자 제어 시스템 및 고속 하드 디스크 드라이버(Hard Disk Driver) 및 기타 정보 통신 시스템에 다양하게 이용될 수 있는 고속 BCD 소자 및 그 제조 방법이 제시된다.
Description
본 발명은 지능형 전력 집적 회로 및 그 제조 방법에 관한 것으로, 특히 고속 및 고내압 특성을 요구하는 자동차 전자 제어 시스템 및 고속 하드 디스크 드라이버(Hard Disk Driver) 등에 응용하기 위한 SiGe-HBT 내장형 고속 비씨디 (Bipolar-CMOS-DMOS: 이하, BCD라 함) 소자 및 그 제조 방법에 관한 것이다.
정보통신 기술의 비약적인 발전에 따라 이와 관련된 부품 소재 기술의 확보가 필히 요구되고 있다. 다기능화된 첨단 지능형 소자 및 IC 기술은 디지털 이동 통신 기술 및 가전 제품을 비롯한 전자 산업, 고성능 컴퓨터 시스템, 자동차의 전자 제어 시스템 등의 핵심 부품 기술로서 경제적 기술적 측면에서 매우 중요한 고부가가치의 첨단 기술이다. 이러한 관점에서 볼 때 구동 회로, 보호 회로, 인터페이스 회로 등을 원칩(one-chip)화한 지능형 소자 기술의 확보는 전반적인 우리 산업의 국제 경쟁력 확보의 필수요건이라 볼 수 있다.
그 일예로서, BCD 소자를 채택한 전력 집적 회로를 도 1에 도시하였다. 도 1에 도시된 바와 같이 종래의 스마트 전력 집적 회로 기술은 CMOS 소자와 아날로그 바이폴라 소자, 고내압 LDMOS 소자를 집적화하고 있다. 또한, 이러한 개별 소자는 일반적인 접합 분리 기술을 이용하여 분리하고 있다. 여기서, 접합 분리는 n-에피층에 p+ 분리 접합을 수행하여 소자들간에 백투백 다이오드(back-to-back diode)가 걸려 전기적으로 분리되는 것이다. 그런데, 상기와 같은 종래의 BCD 소자는 SBC(Standard-Buried-Collector) 기술을 적용하기 때문에 접합 깊이 또한 깊게 되고, 이에 따라 넓은 면적을 필요로 하게 되는 단점이 있다. 또한, 이러한 접합 분리를 이용함으로써 깊은 확산시 수평 방향으로도 확산되어 확산 면적이 커지게 되거 접합 용량이 증가하게 되기 때문에 자동차 전자 제어 시스템 및 고속 하드 드라이버 등의 고속 디지털용 소자에 적용될 수 없다.
본 발명의 목적은 고속 및 고내압 특성을 요구하는 자동차 전자 제어 시스템 및 고속 하드 드라이버 등에 적용하기 위한 SiGe-HBT 내장형 고속 BCD 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 개별 소자를 트렌치를 이용하여 분리함으로써 집적도를 향상시킬 수 있는 고속 BCD 소자 및 그 제조 방법을 제공하는데 있다.
본 발명에서는 종래의 BCD 소자 제조 기술 수준을 향상시키고 SiGe-HBT 소자를 고내압 소자와 동시에 단일칩(one-chip)화함으로써 서브마이크론급에서도 고내압, 초고속 및 저전력 특성을 갖는 SiGe-HBT 내장형 스마트 전력 소자 구조 및 공정 기술을 구현하고자 한다. 또한, 본 발명에서는 고내압 p-LDMOS 소자의 항복 전압 개선을 위한 역방향 깊은(deep) 웰 형성과 SiGe-HBT 소자의 콜렉터, 그리고 n-LDMOS 소자의 On-저항 개선을 위한 드리프트층 형성을 위하여 역방향 깊은 n-웰을 적용하고, 서브마이크론 CMOS ASIC 기술을 만족시키기 위한 3.0㎛ p-에피층 구조를 도입하며, 집적도 향상 및 소자 분리를 위한 트렌치를 도입하여 p/p+ 기판을 이용하여 서브마이크론 CMOS 소자와 고내압 LDMOS 소자, 그리고 고속 SiGe-HBT 소자를 단일칩(one-chip)화하는 스마트 전력 집적 회로를 구현하였다. 한편, 본 발명에서는 초고속 SiGe-HBT 소자와 서브마이크론급 CMOS 및 LDMOS 소자의 집적화에 있어서 기존의 CMOS 소자의 특성을 유지하고, 열처리 공정에 의한 SiGe층의 구조 파괴를 방지하기 위하여 CMOS 소자의 소오스 및 드레인 영역을 형성한 후 SiGe-HBT 소자를 제작한다.
도 1은 종래의 BCD(Bipolar-CMOS-DMOS) 소자를 채택한 전력 집적 회로의 단면도.
도 2(a) 내지 도 2(m)는 본 발명에 따른 SiGe-HBT 내장형 고속 BCD 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 3은 본 발명에 따라 제조된 SiGe-HBT 내장형 고속 BCD 소자의 구조를 나타낸 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 실리콘 기판202 : 제 1 산화막
203 : 제 1 질화막204 : n+ 매몰층
205 : n- 매몰층206 : p-에피층
207 : 제 2 산화막208 : 제 2 질화막
209 : 제 1 n형 불순물 영역210 : 제 3 산화막
211 : 제 1 감광막 패턴212 : 제 2 n형 불순물 영역
213 : 제 2 감광막 패턴214 : p형 불순물 영역
215 : 제 3 질화막216a 및 216b : n-웰 영역
216c : n-드리프트 영역217 : n+ 싱크 영역
218a 및 218c : p-웰 영역218b : p-드리프트 영역
200 : 트렌치219 : 제 4 산화막
220 : 제 1 폴리실리콘막221 : 제 4 질화막
222 : 제 4 감광막 패턴223 : 필드 산화막
224 : 제 5 감광막 패턴225 : 제 6 감광막 패턴
226 : 게이트 산화막227 : 제 2 폴리실리콘막
228 : 제 1 캡 산화막229 : n형 저농도 불순물 영역
230 : p형 저농도 불순물 영역231 : 제 1 스페이서
232 : n형 소오스 및 드레인 영역233 : p형 소오스 및 드레인 영역
234 : p+ SiGe 베이스 에피층235 : p형 저농도 도핑 실리콘층
236 : 제 2 캡 산화막237 : 제 3 폴리실리콘막
238 : 제 2 스페이서239 : 티타늄 실리사이드막
240 : 층간 절연막241 : 금속 배선
본 발명에 따른 BCD 소자는 실리콘 기판상의 소정 영역에 형성된 제 1 매몰층 및 상기 제 1 매몰층상에 형성된 제 2 매몰층 상부에 에미터 전극, 베이스 전극 및 콜렉터 전극이 형성된 SiGe-HBT 소자와, 상기 SiGe-HBT 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 에피층상의 n-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성된 n-MOS 소자와, 상기 n-MOS 소자와 필드 산화막에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 상기 에피층상의 p-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성된 p-MOS 소자와, 상기 p-MOS 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 상기 제 2 매몰층상의 소정 영역에 형성된 n-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성되며, 상기 제 2 매몰층상의 소정 영역에 p-드리프트 영역이 형성된 p-LDMOS 소자와, 상기 p-LDMOS 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 상기 에피층상의소정 영역에 형성된 p-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성되며, 상기 실리콘 기판상의 소정 영역에 형성된 상기 제 2 매몰층상의 소정 영역에 n-드리프트 영역이 형성된 n-LDMOS 소자를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 BCD 소자의 제조 방법은 SiGe-HBT 소자 영역, n-MOS 소자 영역, p-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역을 확정한 후 SiGe-HBT 소자 영역의 실리콘 기판에 제 1 매몰층을 형성하고, 상기 SiGe-HBT 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 상기 실리콘 기판에 제 2 매몰층을 형성하는 제 1 단계와, 상기 실리콘 기판 전체에 에피층을 형성한 후 열처리 공정을 실시하여 상기 제 2 매몰층을 바깥 확산시키는 제 2 단계와, 상기 n-MOS 소자 영역 및 p-MOS 소자 영역의 상기 에피층상에 웰 영역을 형성하고, 상기 p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 상기 제 2 매몰층상에 웰 영역 및 드리프트 영역을 형성하며, SiGe-HBT 소자 영역의 소정 영역에 싱크 영역을 형성하는 제 3 단계와, 상기 실리콘 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성한 후 산화막 및 제 1 폴리실리콘막으로 상기 트렌치의 소정 부분을 매립시키는 제 4 단계와, 상기 실리콘 기판의 소정 영역에 필드 산화막을 형성한 후 문턱 전압 조절 이온 주입 공정을 실시하는 제 5 단계와, 상기 n-MOS 소자 영역, p-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 상기 기판 상부의 소정 영역에 게이트 산화막, 제 2 폴리실리콘막 및 제 1 캡 산화막이 적층된 다수의 게이트 전극을 형성하고 저농도 이온 주입 공정 및 열처리 공정을 실시하여 저농도 접합 영역을 형성하는 제 6 단계와, 상기 게이트 전극 측벽에 제 1 스페이서를 형성한 후 상기 SiGe-HBT 영역의 싱크 영역을 포함한 상기 영역에 고농도 이온 주입 공정을 실시하여 상기 실리콘 기판상에 소오스 및 드레인 전극과 콜렉터 전극을 형성하는 제 7 단계와, 상기 SiGe-HBT 소자 영역 상부에 SiGe 베이스 에피층, 저농도 도핑 실리콘층 및 제 2 캡 산화막을 적층하고, 상기 제 2 캡 산화막의 일부를 제거한 후 전체 구조 상부에 제 3 폴리실리콘막을 형성하고 상기 제 3 폴리실리콘막 및 제 2 캡 산화막을 패터닝하여 에미터 전극 및 베이스 전극을 형성하는 동시에 상기 제 1 캡 산화막 및 제 1 스페이서를 제거하는 제 8 단계와, 상기 에미터 전극 측벽 및 상기 게이트 전극 측벽에 제 2 스페이서를 형성한 후 상기 에미터 전극, 베이스 전극 및 콜렉터 전극과 상기 게이트 전극, 소오스 및 드레인 전극 상부에 티타늄 실리사이드막을 형성하는 제 9 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 각각의 전극을 노출시키는 콘택홀을 형성하는 제 10 단계와, 상기 콘택홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 패터닝하여 금속 배선을 형성하는 제 11 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(m)은 본 발명에 따른 SiGe-HBT 내장형 고속 BCD 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, SiGe-HBT 소자 영역, n-MOS 소자 영역, p-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역을 확정한다. 실리콘 기판(201) 상부에 제 1 산화막(202) 및 제 1 질화막(203)을 순차적으로 형성한다. 사진 및 식각 공정을 실시하여 SiGe-HBT 소자 영역의 제 1 질화막(203) 및 제 1 산화막(202)을 식각하여 실리콘 기판(201)의 소정 영역을 노출시킨다. 노출된 실리콘 기판(201)에 비소(Arsenic)를 이온 주입한 후 고온 열처리 공정에 의해 3㎛ 정도의 깊이로 확산시켜 n+ 매몰층(204)을 형성한다. 그리고, 사진 및 식각 공정을 실시하여 제 1 질화막(203) 및 제 1 산화막(202)의 다른 소정 영역을 식각하여 실리콘 기판(201)의 다른 소정 영역을 노출시킨다. 이때, 노출되는 실리콘 기판(201)은 이전 공정에서 노출된 SiGe-HBT 소자 영역을 포함하여 p-LDMOS 소자 및 n-LDMOS 소자 영역이다. 그리고, SiGe-HBT 소자의 콜렉터 농도, p-LDMOS 소자의 항복 전압과 n-LDMOS 소자의 R-on 저항을 고려하여 인(phosphorus)의 도즈(dose)량을 선택하여 이온 주입하고 산화 분위기에서 3㎛ 정도의 깊이로 확산시켜 n- 매몰층(205)을 형성한다.
도 2(b)를 참조하면, 제 1 질화막(203) 및 제 1 산화막(202)을 제거한 후 실리콘 기판(201) 상부에 p-에피층(206)을 성장시킨다. p-에피층(206)은 보론(boron)을 불순물로 하고 1E15 정도의 낮은 농도로 고온 및 감압 상태에서 약 3㎛ 정도의 두께로 성장시킨다. 이후 n- 매몰층(205)의 외부 확산을 위하여 전체 구조 상부에 제 2 산화막(207) 및 제 2 질화막(208)을 형성하고 1150℃ 정도의 질소 분위기에서 120분 정도 열처리 공정을 실시하여 n-매몰층(205)을 p-에피층(205) 높이의 절반까지 바깥 확산시킨다.
도 2(c)를 참조하면, 사진 및 식각 공정을 실시하여 제 2 질화막(208) 및 제2 산화막(207)의 소정 영역을 식각하여 p-에피층(205)의 소정 영역을 노출시킨다. 이때, p-에피층(205)이 노출되는 영역은 p-MOS 소자 및 p-LDMOS 소자의 n-웰이 형성될 영역과 n-LDMOS 소자의 n-드리프트 영역이 형성될 영역이다. 그리고, 노출된 p-에피층(205)에 인을 이온 주입하여 제 1 n형 불순물 영역(209)을 형성한 후 습식 산화 공정을 실시하여 p-에피층(205) 상부에 2000Å 정도의 두께로 제 3 산화막(210)을 형성한다. 제 2 질화막(208)을 제거한 후 SiGe-HBT 소자의 n+ 싱크 영역을 노출시키는 제 1 감광막 패턴(211)을 마스크로 인을 이온 주입하여 제 2 n형 불순물 영역(212)을 형성한다. 제 1 감광막 패턴(211)을 제거한 후 n-MOS 소자 및 n-LDMOS 소자의 p-웰 영역과 n-LDMOS 소자의 p-드리프트 영역이 형성될 부분을 노출시키는 제 2 감광막 패턴(213)을 형성한다. 제 2 감광막 패턴(213)을 마스크로 보론을 이온 주입하여 p형 불순물 영역(214)을 형성한다.
도 2(d)를 참조하면, 전체 구조 상부에 1000Å 정도의 두께로 제 3 질화막(215)을 형성한 후 1150℃ 정도의 질소 분위기에서 120분 정도 열처리 공정을 실시하여 각각의 불순물 영역(209, 212 및 214)의 불순물을 확산시킨다. 제 1 n형 불순물 영역(209)의 불순물 확산에 의해 p-MOS 소자 및 p-LDMOS 소자의 n-웰 영역(216a 및 216b)이 형성되고, n-LDMOS 소자의 n-드리프트 영역(216c)이 형성된다. 그리고, 제 2 n형 불순물 영역(212)의 불순물 확산에 의해 SiGe-HBT 소자의 n+ 싱크 영역(217)이 형성된다. 또한, p형 불순물 영역(214)의 불순물 확산에 의해 n-MOS 소자의 p-웰 영역(218a)과 p-LDMOS 소자의 p-드리프트 영역(218b) 및 n-LDMOS 소자의 p-웰 영역(218c)이 형성된다. 여기서, 확산 깊이는 n-웰 영역이 2.85㎛, p-웰 영역이 3.1㎛ 정도되도록 한다.
도 2(e)를 참조하면, 제 3 질화막(215), 제 3 산화막(210) 및 제 2 산화막 (207)을 제거한 후 전체 구조 상부에 TEOS 산화막(도시안됨)을 형성한다. 트렌치를 형성하기 위한 사진 및 현상 공정으로 제 3 감광막 패턴(도시안됨)을 형성한 후 이를 마스크로 TEOS 산화막(도시안됨)을 식각하여 패터닝한다. 제 3 감광막 패턴(도시안됨)을 제거한 후 패터닝된 TEOS 산화막(도시안됨)을 마스크로 실리콘 기판(201)을 4㎛ 정도의 깊이로 식각하여 트렌치(200)를 형성한다. 여기서, 트렌치 (200)는 SiGe-HBT 소자와 p-MOS 소자의 사이, n-MOS 소자와 p-LDMOS 소자의 사이, 그리고 p-LDMOS 소자와 n-LDMOS 소자의 사이에 형성된다. 그리고, 트렌치(200)를 포함한 전체 구조 상부에 제 4 산화막(219)을 형성하고, 트렌치가 매립되도록 제 4 산화막(219) 상부에 제 1 폴리실리콘막(220)을 형성한다. 제 4 산화막(219)는 열산화 공정으로 500Å 정도의 두께로 산화막을 성장하고, LPCVD 방법으로 3000Å 정도의 두께로 TEOS 산화막을 증착하여 형성한다. 한편, 제 1 폴리실리콘막(220)은 6000Å 정도의 두께로 형성한다. 그리고, 제 4 산화막(219)이 노출될 때까지 제 1 폴리실리콘막(220)을 래핑(lapping) 방법으로 제거하여 트렌치 내부에만 제 1 폴리실리콘막(220)이 잔류되도록 한다.
도 2(f)를 참조하면, 트렌치(200) 내부에 잔류하는 제 1 폴리실리콘막(220)을 2500Å 정도의 두께로 건식 식각하여 제거하고, 제 4 산화막(219)중 TEOS 산화막을 3000Å 정도 건식 식각하여 제거한 후 열산화막은 습식 식각으로 제거한다. 이에 의해 트렌치(200) 상부의 소정 부분이 노출되고, p-에피층(205)이 노출된다.전체 구조 상부에 열산화막을 400Å 정도의 두께로 형성하고, 그 상부에 제 4 질화막(221)을 1200Å 정도의 두께로 형성한다. 소자 분리 마스크를 이용한 사진 및 식각 공정으로 제 4 질화막(221)의 소정 영역을 식각한다. 그리고, 소자 분리 영역의 공핍층 형성을 방지하기 위하여 필드 문턱 전압 조절 마스크를 이용한 사진 및 현상 공정으로 제 4 감광막 패턴(222)을 형성한 후 이를 마스크로 보론을 5E13 정도의 양으로 이온 주입한다. 이후 제 4 감광막 패턴(222)을 제거하고 열산화 공정을 실시하여 필드 산화막(223)을 5500Å 정도의 두께로 형성한다. 여기서, 필드 산화막(223)은 SiGe-HBT 소자와 p-MOS 소자의 사이, n-MOS 소자와 p-LDMOS 소자의 사이, 그리고 p-LDMOS 소자와 n-LDMOS 소자의 사이에 형성된 트렌치(200) 상부에 형성되고, p-MOS 소자와 n-MOS 소자 사이에 형성된다. 또한, 필드 산화막(223)은 SiGe-HBT 소자의 n-매몰층(205) 상부, p-LDMOS 소자의 p-드리프트 영역(218b) 상부, 그리고 n-LDMOS 소자의 n-매몰층(205) 및 n-드리프트 영역(216c) 상부에 형성된다. 제 4 질화막(221) 및 그 하부의 열산화막을 제거한 후 200Å 정도의 두께로 열산화막을 다시 성장시킨다. 그리고, n-채널 문턱 전압 이온 주입을 위한 마스크를 이용한 사진 및 현상 공정으로 제 5 감광막 패턴(224)을 형성한 후 이를 마스크로 보론을 이온 주입한다. 제 5 감광막 패턴(224)을 제거하고, p-채널 문턱 전압 이온 주입을 위한 마스크를 이용한 사진 및 현상 공정으로 제 6 감광막 패턴(225)을 형성한 후 이를 마스크로 보론을 이온 주입한다.
도 2(g)를 참조하면, 문턱 전압 조절을 위한 이온 주입 공정에서 손상된 열산화막을 제거한 후 전체 구조 상부에 110Å 정도의 두께로 게이트 산화막(226)을성장시킨다. 그리고, 전체 구조 상부에 인시투(in-situ) 도핑의 화학 증착 장비를 이용하여 3000Å 정도의 두께로 제 2 폴리실리콘막(227)을 형성하고, 그 상부에 제 1 캡 산화막(228)을 1000Å 정도의 두께로 형성한다. 게이트 마스크를 이용한 사진 및 식각 공정으로 제 1 캡 산화막(228) 및 제 2 폴리실리콘막(227)의 소정 영역을 식각하여 게이트 전극을 형성한다. 게이트 전극은 p-MOS 소자의 n-웰 영역(216a) 상부, n-MOS 소자의 p-웰 영역(218a) 상부에 형성되고, p-LDMOS 소자의 n-웰 영역(216b) 및 p-드리프트 영역(218b)에 걸쳐 필드 산화막(223)과 일부 중첩되도록 형성되며, n-LDMOS 소자의 p-웰 영역(218c) 및 n-매몰층(205)에 걸쳐 필드 산화막(223)과 일부 중첩되도록 형성된다. 게이트 전극을 형성한 후 900℃ 정도의 질소 분위기에서 30분 정도 열처리 공정을 실시한 후 n-MOS 소자 및 n-LDMOS 소자의 p-웰 영역(218a 및 218c)에 저농도의 인을 이온 주입하여 n형 저농도 불순물 영역(229)을 형성한다. 그리고, p-MOS 소자 및 p-LDMOS 소자의 n-웰 영역(216a 및 216c)에 저농도의 보론을 이온 주입하여 p형 저농도 불순물 영역(230)을 형성한다.
도 2(h)를 참조하면, 전체 구조 상부에 TEOS 산화막을 2200Å 정도의 두께로 형성한 후 전면 식각 공정을 실시하여 게이트 전극 측벽에 제 1 스페이서(231)를 형성한다. 그리고, 100Å 정도의 두께로 열산화막을 성장시켜 제 1 스페이서(231)를 형성하기 위한 식각 공정에서 발생되는 p-에피층(205)의 손상을 보상한다. 다음은 디지털 부분의 p-MOS 소자 및 n-MOS 소자와 고전압용 p-LDMOS 소자 및 n-LDMOS 소자의 소오스 및 드레인 접합을 형성하는 단계로써, 사진 및 현상 공정에 의해 형성된 감광막 패턴을 마스크로 하여 고농도의 비소와 보론을 이온 주입하여 각각 n형 소오스 및 드레인 영역(232) 및 p형 소오스 및 드레인 영역(233)을 형성한다. 이때, SiGe-HBT 소자 영역의 n+ 싱크 영역(217)에도 보론이 이온 주입되어 콜렉터 영역이 형성된다. 이후 850℃ 정도의 질소 분위기에서 30분 정도 열처리 공정을 실시한 후 전체 구조 상부에 1000Å 정도의 두께로 TEOS 산화막(도시안됨)을 형성한다.
도 2(i)를 참조하면, 사진 및 식각 공정을 실시하여 SiGe-HBT 소자 영역의 TEOS 산화막(도시안됨)을 제거한다. 전체 구조 상부에 p+ SiGe 베이스 에피층(234)과 p형의 저농도 도핑 실리콘층(235)을 상압 화학 증착법(APCVD)을 이용하여 각각 800Å 및 400Å 정도의 두께로 형성한다. 그 상부에 TEOS 산화막을 1000Å 정도의 두께로 증착하여 제 2 캡 산화막(236)을 형성한다. 그리고, 사진 및 식각 공정을 실시하여 SiGe-HBT 소자 영역의 SiGe 베이스 부분에만 제 2 캡 산화막(236), 저농도 도핑 실리콘층(235) 및 p+ SiGe 베이스 에피층(234)을 잔류시키고, 나머지 부분은 모두 제거한다.
도 2(j)를 참조하면, 사진 및 식각 공정을 실시하여 에미터 접합 부분의 제 2 캡 산화막(236)을 제거한다. 그리고, 전체 구조 상부에 제 3 폴리실리콘막(237)을 형성한다. 여기서, 제 3 폴리실리콘막(237)은 인시투 도핑할 수 있는 LPCVD 방법을 이용하여 형성한다.
도 2(k)를 참조하면, SiGe-HBT 소자 영역의 제 3 폴리실리콘막(237) 및 제 2 캡 산화막(236)의 소정 영역만 잔류시키고 나머지 부분을 제거하여 에미터 전극 및 베이스 전극을 형성한다. 이때, 미리 형성된 p-MOS 소자 영역, n-MOS 소자 영역,p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 게이트 전극 상부 및 측벽에 형성된 제 1 캡 산화막(228) 및 제 1 스페이서(231)도 함께 제거한다.
도 2(l)을 참조하면, 전체 구조 상부에 2200Å 정도의 두께로 TEOS 산화막을 형성한 후 전면 식각 공정을 실시하여 SiGe-HBT 소자 영역의 에미터 전극 측벽 및 p-MOS 소자 영역, n-MOS 소자 영역, p-LDMOS 소자 영역, 그리고 n-LDMOS 소자 영역의 게이트 전극 측벽에 제 2 스페이서(238)를 형성한다. 전체 구조 상부에 400Å 정도의 두께로 티타늄(Ti)막을 형성한 후 급속 열처리 장비를 이용하여 715℃ 정도의 온도에서 1차 열처리 공정을 수행하여 티타늄막과 실리콘을 반응시킨다. 그리고, 수산화암모늄 혼합 용액으로 산화막 상부에 반응하지 않고 잔류하는 티타늄막을 제거한다. 이후 850℃ 정도의 온도에서 2차 급속 열처리 공정을 수행한다. 이러한 공정에 의해 에미터 전극, 베이스 전극 및 게이트 전극, 소오스 및 드레인 전극 상부에 티타늄 실리사이드막(239)이 형성된다.
도 2(m)을 참조하면, 1000Å 정도의 두께로 TEOS 산화막과 5000Å 정도의 두께로 플라즈마 형태의 오존(O3) 베이스 BPSG 산화막을 도포한 후 850℃ 정도의 N2분위기에서 급속 열처리 공정을 수행하여 층간 절연막(240)을 평탄화한다. 이후 사진 및 식각 공정으로 층간 절연막(240)의 소정 영역을 식각하여 p-MOS 소자 영역, n-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 게이트 전극과 소오스 및 드레인 전극을 노출시키고, SiGe-HBT 소자 영역의 에미터, 베이스 및 콜렉터 전극을 노출시키는 콘택홀을 형성한다. 그리고, 콘택홀을 포함한 전체 구조 상부에500Å 정도의 두께로 버퍼용 티타늄(Ti)막을 증착하고, 8000Å 정도의 두께로 Al-1%Cu막과 300Å 정도의 두께로 TiN 반사 방지막을 증착한 후 사진 및 식각 공정으로 패터닝하여 금속 배선(241)을 형성한다. 그리고, 접촉 저항을 개선하기 위하여 400℃ 정도의 N2/H2분위기에서 30분 정도 열처리 공정을 실시한다.
상기와 같은 방법에 의해 제조된 본 발명에 따른 SiGe-HBT 내장형 고속 BCD 소자의 최종 단면도 및 주요 부분을 도 3에 도시하였다.
상술한 바와 같이 본 발명에 의하면 서브마이크론급 이하의 디지털용 CMOS 소자와 50V 이상의 고내압 LDMOS 소자, 그리고 40㎓ 이상의 초고속 스위칭 특성을 갖는 SiGe-HBT 소자를 집적할 수 있어 고내압, 초고속 및 저전력 특성을 만족시키는 시스템-온-칩 제작이 가능하다. 또한, 본 발명에 따라 제조된 BCD 소자는 고성능, 다기능 및 소형화 특성이 요구되는 자동차 전자 제어 시스템 및 고속 하드 디스크 드라이버(Hard Disk Driver) 및 기타 정보 통신 시스템에 다양하게 이용될 수 있다.
Claims (4)
- 실리콘 기판상의 소정 영역에 형성된 제 1 매몰층 및 상기 제 1 매몰층상에 형성된 제 2 매몰층 상부에 에미터 전극, 베이스 전극 및 콜렉터 전극이 형성된 SiGe-HBT 소자와,상기 SiGe-HBT 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 에피층상의 n-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성된 n-MOS 소자와,상기 n-MOS 소자와 필드 산화막에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 상기 에피층상의 p-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성된 p-MOS 소자와,상기 p-MOS 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 상기 제 2 매몰층상의 소정 영역에 형성된 n-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성되며, 상기 제 2 매몰층상의 소정 영역에 p-드리프트 영역이 형성된 p-LDMOS 소자와,상기 p-LDMOS 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 상기 에피층상의 소정 영역에 형성된 p-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성되며, 상기 실리콘 기판상의 소정 영역에 형성된 상기 제 2 매몰층상의 소정 영역에 n-드리프트 영역이 형성된 n-LDMOS 소자를 포함하여 이루어진 것을 특징으로 하는 비씨디 소자.
- SiGe-HBT 소자 영역, n-MOS 소자 영역, p-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역을 확정한 후 SiGe-HBT 소자 영역의 실리콘 기판에 제 1 매몰층을 형성하고, 상기 SiGe-HBT 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 상기 실리콘 기판에 제 2 매몰층을 형성하는 제 1 단계와,상기 실리콘 기판 전체에 에피층을 형성한 후 열처리 공정을 실시하여 상기 제 2 매몰층을 바깥 확산시키는 제 2 단계와,상기 n-MOS 소자 영역 및 p-MOS 소자 영역의 상기 에피층상에 웰 영역을 형성하고, 상기 p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 상기 제 2 매몰층상에 웰 영역 및 드리프트 영역을 형성하며, SiGe-HBT 소자 영역의 소정 영역에 싱크 영역을 형성하는 제 3 단계와,상기 실리콘 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성한 후 산화막 및 제 1 폴리실리콘막으로 상기 트렌치의 소정 부분을 매립시키는 제 4 단계와,상기 실리콘 기판의 소정 영역에 필드 산화막을 형성한 후 문턱 전압 조절 이온 주입 공정을 실시하는 제 5 단계와,상기 n-MOS 소자 영역, p-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 상기 기판 상부의 소정 영역에 게이트 산화막, 제 2 폴리실리콘막 및 제 1 캡 산화막이 적층된 다수의 게이트 전극을 형성하고 저농도 이온 주입 공정 및 열처리 공정을 실시하여 저농도 접합 영역을 형성하는 제 6 단계와,상기 게이트 전극 측벽에 제 1 스페이서를 형성한 후 상기 SiGe-HBT 영역의 싱크 영역을 포함한 상기 영역에 고농도 이온 주입 공정을 실시하여 상기 실리콘 기판상에 소오스 및 드레인 전극과 콜렉터 전극을 형성하는 제 7 단계와,상기 SiGe-HBT 소자 영역 상부에 SiGe 베이스 에피층, 저농도 도핑 실리콘층 및 제 2 캡 산화막을 적층하고, 상기 제 2 캡 산화막의 일부를 제거한 후 전체 구조 상부에 제 3 폴리실리콘막을 형성하고 상기 제 3 폴리실리콘막 및 제 2 캡 산화막을 패터닝하여 에미터 전극 및 베이스 전극을 형성하는 동시에 상기 제 1 캡 산화막 및 제 1 스페이서를 제거하는 제 8 단계와,상기 에미터 전극 측벽 및 상기 게이트 전극 측벽에 제 2 스페이서를 형성한 후 상기 실리콘 기판 상부의 소정 영역에 티타늄 실리사이드막을 형성하는 제 9 단계와,전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 각각의 전극을 노출시키는 콘택홀을 형성하는 제 10 단계와,상기 콘택홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 패터닝하여 금속 배선을 형성하는 제 11 단계를 포함하여 이루어진 것을 특징으로 하는 비씨디 소자의 제조 방법.
- 제 2 항에 있어서, 상기 p-LDMOS 소자의 웰 영역, 상기 n-LDMOS 소자의 드리프트 영역 및 상기 SiGe-HBT 소자의 콜렉터 전극은 인 이온을 주입하여 형성한 상기 제 2 매몰층의 바깥 확산에 의해 형성하는 것을 특징으로 하는 비씨디 소자의 제조 방법.
- 제 2 항에 있어서, 상기 티타늄 실리사이드막은 상기 SiGe-HBT 소자의 베이스 전극, 에미터 전극 및 콜렉터 전극 상부와 상기 n-MOS 소자, p-MOS 소자 p-LDMOS 소자 및 n-LDMOS 소자 각각의 게이트 전극, 소오스 전극 및 드레인 전극 상부에 형성되는 것을 특징으로 하는 비씨디 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0044381A KR100412539B1 (ko) | 2001-07-24 | 2001-07-24 | 비씨디 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0044381A KR100412539B1 (ko) | 2001-07-24 | 2001-07-24 | 비씨디 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030009766A true KR20030009766A (ko) | 2003-02-05 |
| KR100412539B1 KR100412539B1 (ko) | 2003-12-31 |
Family
ID=27716298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0044381A KR100412539B1 (ko) | 2001-07-24 | 2001-07-24 | 비씨디 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100412539B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437828B1 (ko) * | 2001-12-18 | 2004-06-30 | 주식회사 하이닉스반도체 | 비씨디(ｂｃｄ) 소자의 제조방법 |
| US7923805B2 (en) | 2005-12-21 | 2011-04-12 | Samsung Electronics Co., Ltd. | Semiconductor device including high voltage and low voltage MOS devices |
| CN102315263A (zh) * | 2010-07-05 | 2012-01-11 | 旺宏电子股份有限公司 | 一种半导体及其制造方法 |
| KR101158393B1 (ko) * | 2005-05-31 | 2012-06-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| DE102006062397B4 (de) * | 2005-12-21 | 2012-09-20 | Samsung Electronics Co., Ltd. | Halbleiterbauelement mit MOS-Bauelementen und Herstellungsverfahren |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100523053B1 (ko) * | 2002-10-31 | 2005-10-24 | 한국전자통신연구원 | 실리콘게르마늄 이종접합바이폴라소자가 내장된 지능형전력소자 및 그 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422508A (en) * | 1992-09-21 | 1995-06-06 | Siliconix Incorporated | BiCDMOS structure |
| KR100188121B1 (ko) * | 1996-06-27 | 1999-06-01 | 김광호 | 비씨디 모스의 제조 공정 |
| KR100336502B1 (ko) * | 1999-12-10 | 2002-05-15 | 오길록 | 트렌치 게이트 모스 전력 소자를 포함한 스마트 전력 집적회로의 제조 방법 |
-
2001
- 2001-07-24 KR KR10-2001-0044381A patent/KR100412539B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437828B1 (ko) * | 2001-12-18 | 2004-06-30 | 주식회사 하이닉스반도체 | 비씨디(ｂｃｄ) 소자의 제조방법 |
| KR101158393B1 (ko) * | 2005-05-31 | 2012-06-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US7923805B2 (en) | 2005-12-21 | 2011-04-12 | Samsung Electronics Co., Ltd. | Semiconductor device including high voltage and low voltage MOS devices |
| DE102006062397B4 (de) * | 2005-12-21 | 2012-09-20 | Samsung Electronics Co., Ltd. | Halbleiterbauelement mit MOS-Bauelementen und Herstellungsverfahren |
| US8735238B2 (en) | 2005-12-21 | 2014-05-27 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device including high voltage and low voltage MOS devices |
| CN102315263A (zh) * | 2010-07-05 | 2012-01-11 | 旺宏电子股份有限公司 | 一种半导体及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100412539B1 (ko) | 2003-12-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6855581B2 (en) | Method for fabricating a high-voltage high-power integrated circuit device | |
| US5455190A (en) | Method of making a vertical channel device using buried source techniques | |
| US6617656B2 (en) | EDMOS device having a lattice type drift region | |
| US7741164B2 (en) | Method for fabricating SOI device | |
| EP0700093B1 (en) | Semiconductor device and method of manufacturing the same | |
| EP0387999B1 (en) | Process for forming high-voltage and low-voltage CMOS transistors on a single integrated circuit chip | |
| KR0169275B1 (ko) | 소자분리영역용의 트렌치구조를 갖춘 반도체장치 | |
| US5945710A (en) | Semiconductor device with doped contact impurity regions having particular doping levels | |
| US5534447A (en) | Process for fabricating MOS LDD transistor with pocket implant | |
| KR100420870B1 (ko) | Eeprom-반도체구조물의제조방법 | |
| GB2315159A (en) | Semiconductor device | |
| US6071763A (en) | Method of fabricating layered integrated circuit | |
| KR100412539B1 (ko) | 비씨디 소자 및 그 제조 방법 | |
| US6100144A (en) | Semiconductor processing method of providing electrical isolation between adjacent semiconductor diffusion regions of different field effect transistors and integrated circuitry having adjacent electrically isolated field effect transistors | |
| US6316299B1 (en) | Formation of laterally diffused metal-oxide semiconductor device | |
| KR100305594B1 (ko) | 스마트전력집적회로의제조방법 | |
| US6162668A (en) | Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region | |
| US5976923A (en) | Method for fabricating a high-voltage semiconductor device | |
| KR100523053B1 (ko) | 실리콘게르마늄 이종접합바이폴라소자가 내장된 지능형전력소자 및 그 제조 방법 | |
| KR100442785B1 (ko) | 바이-씨모스 트랜지스터 제조방법 | |
| KR100448889B1 (ko) | 에스오아이 기판을 이용한 전력 집적회로용 소자의 제조방법 | |
| KR100403053B1 (ko) | 비씨디 소자 및 그 제조 방법 | |
| KR100452947B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100211947B1 (ko) | 다결정규소 소오스/드레인 모스 트랜지스터 및 그 제조방법 | |
| KR100190045B1 (ko) | 반도체장치의 제조방법 및 그 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091113 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |