KR100324478B1 - 반도체장치 및 그 제조방법 - Google Patents

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KR100324478B1
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니시가키 코지
닛뽄덴끼 가부시끼가이샤
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    • H—ELECTRICITY
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Abstract

본 발명은 반도체장치 및 반도체장치를 제조하는 방법에 관한 것으로서, 반도체장치에 있어서, 채널영역, 소스영역 및 드레인영역으로 구성된 다수의 트랜지스터가 기판상에 제공되어 있으며, 상기 반도체장치는 절연물질로 구성되며, 한쌍의 인접한 트랜지스터(6과 6′ 또는 6′와 6″)의 트랜지스터소자 사이의 기판 표면으로부터 상기 기판의 내부까지 돌출한 풋(foot)과 상기 풋에 접속된 윙(wing)으로 구성되며, 상기 인접한 트랜지스터소자(6과 6′) 각각의 소스영역 또는 드레인영역의 상부를 피복하기 위하여 확장된 제1소자분리영역을 또한 포함한다.

Description

반도체장치 및 그 제조방법{ SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME }
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 확산층 및 소자분리절연막이 셀프얼라인먼트 방식으로 형성되는 반도체장치와 이러한 반도체장치를 제조하는 방법에 관한 것이다.
종래에, 플래시 메모리와 같은 비휘발성 반도체 메모리 장치를 제조하는 방법에 관하여, 다수의 공지 기술이 개시되어 있다.
예컨데, 종래의 플레시 메모리를 제조하는 방법의 일 예가 일본국 특개평 제6-283721호에 개시되어 있는데, 상기 종래기술의 기술적 요지가 도12(a) 내지 도12(g)와 관련하여 기술될 것이다.
특히, 종래의 상기 기술에 있어서는, 도 12(a)에 도시된 바와 같이, 먼저, 공지의 리소그라피기술이 사용되어 소자분리막(201 및 202)을 형성하고, 그 후, 도12(b) 도시된 바와 같이, 터널막으로 소용되는 실리콘산화막(203)이 형성된다.
다음에, 도12(c)에 도시된 바와 같이, 부유게이트로 소용될 폴리실리콘(204)과, 제어게이트와 부유게이트사이에서 용량막으로 소용될 ONO막(205)이 형성되고, 그 후, 도12(d)에서 도시된 바와 같이, 리소그라피 기술을 사용하여 상기 ONO막(205)과 상기 폴리실리콘(204)을 패터닝하고, 이온주입이 행해져서, 소스와 드레인(213과 214)을 형성한다.
또한, 도12(e)에 도시된 바와 같이, 소스영역에 높은 내압을 갖는 구조를 부여하기 위하여, 드레인 영역측만이 마스크로 피복되고 소스영역에는 이온주입이 행해진다.
최종적으로는, 도12(f)에 도시된 바와 같이, 레지스트가 제거되고, 확산막 및 부유게이트(204)의 측면을 산화한 후, 도 12(g)에 도시된 바와 같이, 제어게이트로 소용될 폴리실리콘(219)이 형성되어, 메모리 셀을 형성하기 위해 제어게이트(219), ONO막(205) 및 부유게이트(204)에 대한 패터닝 공정이 상기 순서대로 행해진다.
종래의 비휘발성 반도체 메모리 장치를 제조하는 방법에 있어서는, 채널영역과 소자분리영역이 별도의 리소그라피공정에 의해 형성되므로, 리소그라피 공정에있어서의 위치의 스큐(skew)는 채널영역과 소자분리영역의 폭을 변화시켜, 그 결과 메모리셀의 특성이 불균일하게 되었다.
상기와 같은 이유로 인해, 상기와 같은 변화에 관하여 충분한 확산막 폭을 제공하는 것이 필요해져, 그 결과, 메모리셀의 크기가 증가하는 문제점이 발생하였다.
일본국 특개평 제7-142618호에는 각각 셀프얼라인 되어 소스영역, 드레인영역 및 소자분리영역을 자기정합적(self-aligning)으로 형성하는 방법이 개시되어 있다.
그러나 상기 방법은 별개의 트랜지스터 각각의 사이즈를 소형화 하는것이 용이하지 않은데다가, 복잡한 성막공정, 공정수의 증가 및 고비용의 문제점을 안고있다.
따라서, 본 발명의 목적은 상기 언급된 종래기술의 단점을 개선하기 위한 것으로, 트랜지스터 소자의 채널영역, 확산층영역 및 소자분리영역 모두가 한번의 리소그라피공정에 의해 배설되는 반도체장치를 제공하여, 상기 영역 각각의 폭을 고유하게 배설하여, 메모리셀의 특성에 있어서의 불균일성을 억제하며, 트랜지스터 소자의 크기를 소형화 하는데 그 목적이 있다.
본 발명의 또다른 목적은 상기에서 언급한 반도체장치 제조방법을 제공하는 것이다.
상기에서 언급한 발명의 목적을 달성하기 위해, 본 발명은 이하의 기본적인 기술적구성을 채택한다.
구체적으로는, 본 발명에 따른 제1특징은 기판상에 다수의 트랜지스터소자가 있는 반도체장치에 그 특징이 있는 것으로서, 상기 트랜지스터소자는 채널영역, 소스영역 및 드레인 영역으로 구성되어 있으며, 또한 상기 반도체장치에는 절연물질로 구성되며, 한쌍의 인접 트랜지스터의 트랜지스터 소자 사이의 기판 표면에서부터 기판의 내부까지 돌출한 풋(foot) 및 상기 언급한 풋과 접속된 윙(wing)으로 구성되며 각각의 인접한 트랜지스터소자의 드레인 영역이나 소스영역의 상부를 피복하기위해 확장되는 제1소자분리영역이 최소로 제공되어 있다.
본 발명에 의한 제2특징은 반도체장치를 제조하는 방법에 그 특징이 있는 것으로서, 상기 방법은;
반도체기판 상에 실리콘산화막층, 폴리실리콘막층, 실리콘산화막층 및 실리콘질화막층을 순서대로 연속적으로 성막함으로써 형성되는 다층막 구조를 획득하는 제1공정과,
레지스트 마스크를 상기의 실리콘질화막층에 도포하고, 그 후, 상기 레지스트 마스크를 사용하여 에칭공정을 수행하여, 적어도 상기에 언급된 다층막 구조의 실리콘질화막층, 실리콘산화막층 및 폴리실리콘막층을 패터닝하여, 상기 다층막구조가 채널영역 및 소자분리영역을 형성하는데 사용되는 영역내에 최소로 잔존되며, 상기 다층막구조는 기판의 다른영역에서 제거되는 제2공정과,
상기 기판상에 있어서의 상기 언급된 레지스트와 실리콘산화막을 제거하는 제3공정과,
상기 기판 표면 및 상기 폴리실리콘막층의 측면상에 실리콘막층을 형성하는 제4공정과,
소스확산층과 드레인확산층을 형성하기 위해, 제4공정에서 형성된 상기 실리콘산화막을 통해 상기 기판에 불순물을 주입하는 제5공정과,
실리콘산화막을 이용하여 대향하는 소스영역과 드레인영역 사이에 형성된 공간을 충진하는 제6공정과,
상기 언급된 실리콘산화막을 레지스트막으로 피복하여, 그 후, 소자분리부가 형성될 다층막구조의 부분에 대향하는 실리콘산화막을 제거하기 위하여, 상기 레지스트를 패터닝하면서 에칭처리를 실행하는 제7공정과,
상기 언급된 레지스트를 제거하고, 그 후, 상기 언급된 실리콘산화막을 또한 에칭하여, 소자분리부가 형성될 기판의 일부에서, 다층막구조를 구성하는 실리콘질화막층과, 실리콘산화막층 및 폴리실리콘막층을 제거하는 것으로서, 상기의 에칭은 소자분리부가 형성될 기판의 일부에 트렌치를 형성하는 제8공정과,
실리콘산화막으로 상기의 언급된 트렌치 전체를 충진하여, 그 후, 채널영역이 형성될 기판 표면의 영역에 다층막구조의 실리콘질화막층을 노출하기 위하여 상기 실리콘산화막을 에칭 또는 폴리싱하는 제9공정과,
상기 폴리실리콘막층을 노출하기 위하여 상기에 언급된 실리콘산화막을 에칭하고, 채널영역이 형성될 다층막구조의 영역에서 실리콘질화막층과 실리콘산화막을 에칭하는 제10공정과,
상기 실리콘산화막의 표면상에 폴리실리콘막층의 일부를 남기기 위하여, 폴리실리콘막을 상기의 폴리실리콘막층과 실리콘산화막층상에 형성하며, 상기에 대해 소정의 패터닝을 실행하는 제11공정과,
ONO막(실리콘산화막-실리콘질화막-실리콘산화막)을 폴리실리콘막층상에 형성하는 제12공정과,
상기 언급된 ONO막상에 폴리실리콘막을 형성하는 제13공정을 포함한다.
상기에 기술된 기술적인 구성을 채용함으로써, 본 발명에 의한 반도체장치를 제조하는 방법은 한번의 리소그라피 공정으로 메모리셀의 채널영역, 확산영역 및 소자분리영역의 배설을 가능하게 하여, 상기 영역 각각의 폭을 고유하게 배설하게 하고, 메모리셀 특성의 불균일성을 억제하는 것이 가능하게 한다.
상기와 같은 이유로, 확산막의 폭에 마진을 부여할 필요성이 없으며, 확산막의 폭을 줄여 메모리셀표면영역을 작게하는 것이 가능하다.
도1은 본 발명에 따른 반도체장치의 일 실시예의 구성을 도시한 횡단면도.
도2는 본 발명에 따른 반도체장치의 다른 실시예의 구성을 도시한 횡단면도.
도3은 본 발명에 따른 반도체장치의 일 실시예에 대한 제조공정을 나타낸 횡단면도.
도4는 본 발명에 따른 반도체장치의 일 실시예에 대한 제조공정을 나타낸 횡단면도.
도5는 본 발명에 따른 반도체장치의 일 실시예에 대한 제조공정을 나타낸 횡단면도.
도6은 본 발명에 따른 반도체장치의 일 실시예에 대한 제조공정을 나타낸 횡단면도.
도7은 본 발명에 따른 반도체장치의 일 실시예에 대한 제조공정을 나타낸 횡단면도.
도8은 본 발명에 따른 반도체장치의 일 실시예에 대한 제조공정을 나타낸 횡단면도.
도9는 본 발명에 따른 반도체장치의 일 실시예에 대한 제조공정을 나타낸 횡단면도.
도10은 본 발명에 따른 반도체장치의 일 실시예에 대한 제조공정을 나타낸 횡단면도.
도11은 본 발명에 따른 반도체장치의 일 실시예에 대한 제조공정을 나타낸 횡단면도.
도12(a) 내지 도12(g)는 본 발명에 따른 반도체장치에 대한 제조공정을 나타낸 횡단면도.
<도면의 주요부에 대한 간단한 설명>
1 : 반도체장치 2 : 기판
3 : 채널영역 4 : 소스영역
5 : 드레인영역 6 :트랜지스터 소자
7 : 풋(foot) 8 : 윙(wing)
9 : 제1소자분리영역 10 : 제2소자분리영역
11 : 부유게이트 12 : 제어게이트
20 : 실리콘산화막 21 : 폴리실리콘막
22 : 실리콘산화막층 23 : 실리콘질화막층
24 : 레지스트 25 : 실리콘산화막
26 : 드레인확산막 28 : 실리콘산화막층
30 : 레지스트 32 : 트렌치
33 : 폴리실리콘막층 35 : 폴리실리콘막
70 : 다층막구조 120 : 실리콘
본 발명에 따른 반도체장치와 그 제조방법이 첨부된 도면과 관련하여 상세하게 기술될 것이다.
구체적으로는, 도1 및 도2는 본 발명에 따른 반도체장치의 일 실시예의 구성의 일 예를 도시한 횡단면도이다. 도1에는, 기판(2) 상에 채널영역(3), 소스영역(4), 드레인영역(5)으로 구성되는 다수의 트랜지스터 소자(6, 6', 및 6')가 배치된 반도체장치(1)로서, 적어도 상호 인접하는 한 쌍의 트랜지스터 소자(6과 6' 또는 6'과 6') 사이에 상기 기판(2) 표면으로부터 기판 내부로 돌출하는 풋(foot; 7)과 상기 풋(7)에 접속되며 상호 인접하는 상기 각 트랜지스터 소자(6, 6')의 드레인영역(5) 또는 소스영역(4)의 상부를 피복하도록 확장하는 윙(wing; 8)으로 구성된 절연성 재료로 이루어진 제1소자분리영역(9)이 설치되어 있는 반도체장치(1)를 도시하고 있다.
동일한 방식으로, 도2에는, 기판(2) 상에 채널영역(3), 소스영역(4), 드레인영역(5)으로 구성되는 다수의 트랜지스터 소자(6, 6', 및 6')가 배치된 반도체장치(1)로서, 적어도 상호 인접하는 한 쌍의 트랜지스터 소자(6'과 6') 사이에 상기 기판(2) 표면으로부터 기판 내부로 돌출하는 풋(7)과 상기 풋(7)에 접속되며 상호 인접하는 상기 각 트랜지스터 소자(6', 6')의 드레인영역(5) 또는 소스영역(4)의 상부를 피복하도록 확장하는 윙(8)으로 구성된 절연성 재료로 이루어진 제1소자분리영역(9)이 설치되고, 상호 인접하는 다른 한 쌍의 트랜지스터 소자(6, 6') 사이에는, 상기 각 트랜지스터 소자(6, 6')에 공통인 소스영역(4) 또는 드레인영역(5)이 설치되어 있는 것과 동시에, 상기 공통의 소스영역(4) 또는 드레인영역(5)의 상면부를 피복하도록 확장하도록 형성되어 있는 제2소자분리영역(10)이 설치되어 있는 반도체장치(1)가 도시되어 있다.
본 발명에 따른 반도체장치에 있어서, 제1소자분리영역(9)내의 윙(8)의 두께와 제2소자분리영역(10)의 두께는 동일한 것이 바람직하다.
본 발명에 있어서, 트랜지스터소자(6)는 메모리셀을 형성한다.
또한, 본 발명에 따른 상기 트랜지스터소자(6)는 비휘발성 메모리셀을 또한 형성한다.
본 발명에 있어서, 만일 상기 트랜지스터 소자가(6)가 비휘발성 메모리셀이라면, 부유게이트(11)는 상기 소스영역(4)과 상기 드레인영역(5)사이의 채널영역상에 제공되며, 상기 부유게이트(11)는 상기 제1소자분리영역(9)의 상기 윙(8)의 상부표면에 확장되는 것이 바람직하다.
또한, 본 발명에 있어서, 부유게이트(11)는 제2소자분리영역(10)의 상부면에 확장되는 것이 바람직하다.
본 발명에 있어서, 제어게이트는 상기 부유게이트(11)의 상부표면상에 제공된다.
본 발명에 따른 반도체장치에 있어서, 상기에 언급된 부유게이트(11)와 제어게이트(12) 사이에, 예컨데, ONO(실리콘산화막-실리콘질화막-실리콘산화막)가 제공되는 것이 바람직하다.
도2에 도시된 반도체장치를 제조하는 방법은 도3 내지 도11을 참조하여 본 발명의 실시예로서 이하에서 상세히 기술될 것이다.
구체적으로는, 도3을 참조하면, 막두께가 80 내지 120Å인 실리콘산화막층(20), 막두께가 1000 내지 1500Å인 폴리실리콘막층(21), 막두께가 100 내지 300Å인 실리콘산화막층(22) 및 막두께가 1500 내지 3000Å인 실리콘질화막층(23)이 반도체기판 상에 형성된다.
다음에, 도4에 도시된 바와 같이,실리콘질화막층(23), 실리콘산화막층(22) 및 폴리실리콘막층(21)을 패터닝하기 위해 레지스트 마스크(24)가 사용된다.
상기가 공정이 실행되는 경우, 에칭되지 않고 잔존하는 영역, 즉 도 4에 도시된 다층막구조(70)가 부분적으로 잔존하는 영역은, 최종적으로 메모리셀의 채널영역(3)이 형성될 영역(50)과, 제1소자분리영역(9)이 형성될 영역(40)이다.
다음에, 도5를 참조하면, 상기 기판(2)의 표면으로부터 상기 레지스트(24) 및 상기 실리콘산화막(20)을 제거한 후, 산화가 실행되어, 상기 폴리실리콘막층(120)의 측면에서 노출되는 상기 기판(2)의 표면상에 실리콘산화막(25)을 형성하고, 그 후, 소스확산층(27)과 드레인확산층(26)을 형성하기위해, 이온주입이 행해진다.
상기 공정이 행해지는 경우, 실리콘산화막 측벽을 형성하여 LDD구조를 획득하거나 소스측면을 옵셋하는 것이 가능하게 된다.
다음에 도6에 도시된 바와같이, 상호 대향하는 소스영역(4)과 드레인 영역(5) 사이에 형성된 공간(29)은 막두께가 대략 3000 내지 6000Å인 실리콘산화막층(28)에 의해 충진되고, 그 후, 레지스트(30)가 상기 실리콘산화막층(28)에 도포되고, 그 후, 트랜지스터소자(6)의 전면에 걸쳐 패터닝이 행해져 예컨데, 메모리셀로서 형성된다. 그 후, 제1소자분리영역(9)이 형성될 영역(40)에 대응하는 위치내의 다층막구조(70)에서 실리콘질화막(23)의 표면을 노출하도록 에칭이 행해진다.
그 후, 도7에 도시된 바와 같이, 상기 레지스트(30)를 제거한 다음, 에칭이 행해져, 제1소자분리영역(9)이 형성될 영역(40)상의 상기 실리콘질화막층(23), 상기 실리콘산화막층(22), 상기 폴리실리콘막층(21) 및 실리콘산화막층(20)을 제거하고, 또한 상기 반도체기판(2)에서 트렌치(32)를 형성하기 위해 에칭이 또한 행해진다.
다음에 도8에 도시된 바와 같이, 다른 실리콘산화막이 사용되어 상기 언급된 트렌치(32)를 충진하고, CMP 또는 에칭이 실행되어 메모리셀을 형성할 트랜지스터소자(6)의 채녈영역에서 실리콘질화막층(23)의 표면이 노출된다.
다음에, 도9에 도시된 바와 같이, 실리콘질화막(23)의 측면상의 실리콘산화막은 높이가 낮아지도록 에칭되고, 상기 채널영역(50)상의 실리콘산화막층(22)과 실리콘질화막층(23)이 상기 순서대로 제거되어, 폴리실리콘막층(21)이 표면에 나타난다.
상기 공정이 실행되는 경우, 상기 언급된 폴리실리콘막층(21)이 제1 또는 제2소자분리영역(9 또는 10)을 각각 형성하는 실리콘산화막의 표면보다 낮게되는 구성이면 바람직하다.
다음에, 도10을 참조하면, 폴리실리콘막층(33)은 상기 폴리실리콘막층(21)상에 형성되고 상기 폴리실리콘막층(33)은 패터닝된다.
먼저 형성되는 상기 폴리실리콘막층(33)과 상기 폴리실리콘막(21)은 상기 부유게이트(11)를 형성한다.
다음에, 도11에 도시된 바와 같이, 두께가 100 내지 200Å인 ONO막(실리콘산화막-실리콘질화막-실리콘산화막)이 상기 제어게이트(12)와 부유게이트(11) 사이의 층간절연막으로 형성된다.
다음에, 도2에 도시된 바와 같이, 제어게이트(12)로 소용될 폴리실리콘막(35)이 형성되고, 레지스트 마스크가 사용되어 제어게이트(12), ONO막(34) 및 부유게이트(11)을 동시에 패터닝한다.
상기 공정이 실행되는 경우, 제어게이트(12)에서 낮은 저항을 얻기 위하여, 텅스텐 실리사이드 등이 제어게이트(12)로서 소용될 폴리실리콘막층(35)상에 형성된다. 그 후, 공지의 기술을 사용하여, 배선 사이의 층간절연막, 콘택트홀 및 배선이 형성되어, 메모리셀이 완성된다.
상기에서 설명된 바와같이, 본 발명에 따르면, 메모리셀의 채널영역, 확산층영역 및 메모리셀의 소자분리영역이 단 한번의 리소그라피 공정으로 배설될 수 있기 때문에, 상기 영역 각각의 폭과 두께를 고유하게 배설하게 되어, 메모리셀의 전체 크기를 최소로 하게 된다.
본 발명에 있어서 주목할 것은, 예를 들면, 메모리 셀에서 확산영역의 폭을 소자분리영역의 폭과 동일하게 하거나 채널영역의 폭을 소자분리영역의 폭과 동일하게 하는 것이 가능하다는 점이다.
상기 언급된 반도체장치(1)의 동작에 대한 일 실시예는 이하에서 기술될 것이다.
구체적으로는, 본 발명에 따른 비휘발성 반도체장치에 있어서, 제어게이트(12)에 음의 전압(예컨데, -9V)을 가하고, 드레인(5)에 양의 전압(예컨데, 4V)을 가함으로써, FN 터널전류가 흐르게 되어, 부유게이트(11)로부터 드레인(5)으로의 전자의 인출이 기록된다.
제어게이트(12)에 양의 전압(예컨데, 12V)을 가하고, 드레인(5) 및 웰을 접지함으로써, FN 터널전류가 흐르게 되어, 드레인(5)으로부터 부유게이트(11)로의 전자의 주입이 소거된다.
상기 소거 방법에 있어서, 소스(4) 및 웰을 접지함으로써 소스(4)로부터의 전자를 주입하는 것이 가능하고, 소스(4), 드레인(5) 및 웰을 접지함으로써 양 측으로부터의 전자를 주입하는 것이 가능하다.
본 발명에 있어서, 비록 드레인 교란(disturb) 및 게이트 교란(disturb)이 기록시에 발생하더라도, 다수의 메모리셀로 동시에 기록을 함으로써, 게이트 교란에 있어서, 게이트 교란이 발생하는 지속시간이 짧아진다. 상기는 기록속도를 또한 개선한다.
드레인 교란에 관해서는, 각각의 다수의 메모리셀에 대해 선택트랜지스터를 형성하고, 메인비트라인과 서브비트라인을 분할함으로써, 서브비트라인이 기록시에 동시에 선택되어, 드레인 교란이 발생하는 총시간은 또한 단축이 가능하다.
본 발명에 있어서 데이터를 판독하는 경우, 0과 1 상태의 판별은, 양의 전압(예컨데, 3V)이 제어게이트(12)에 인가되고 양의 전압(예컨데, 1V)이 드레인(5)에 인가될 때 채널 전류가 흐르는가를 판단함으로써 이루어진다.
본 발명에 따른 반도체장치의 또다른 실시예는 도1에 도시된 반도체장치와 관련하여 기술된 상기에서 언급된 구성을 갖고, 위에서 기술된 것과 대략 동일한 방법에 의해 제조된다.
반면, 메모리셀 워드라인에 평형한 방향으로 절단된 도1에서 도시된 횡단면도에서 자명하듯이, 제1실시예에 있어서, 소스(4) 또는 드레인(5)을 두개의 트랜지스터소자(6과 6`)가 공유하지만, 제2실시예에 있어서는, 트랜지스터소자(6과 6′) 각각이 소스(4)와 드레인(5)을 갖는다.
상기의 기술로 부터 자명하듯이, 본 발명에 따른 반도체장치 제조방법의 일 예가 이하의 구성을 갖는 것으로 구상할 수 있다.
구체적으로는, 상기 언급된 반도체장치 제조방법은, 반도체기판상에 실리콘산화막층, 폴리실리콘막층, 실리콘산화막층 및 실리콘질화막층을 순서대로 연속적으로 성막함으로써 형성되는 다층막 구조를 획득하는 제1공정과,
레지스트 마스크를 상기의 실리콘질화막층에 도포하고, 그 후, 상기 레지스트 마스크를 사용하여 에칭공정을 수행하여, 적어도 상기에 언급된 다층막 구조의 실리콘질화막층, 실리콘산화막층 및 폴리실리콘막층을 패터닝하여, 상기 다층막구조가 채널영역 및 소자분리영역을 형성하는데 사용되는 영역내에 최소로 잔존되며, 상기 다층막구조는 기판의 다른영역에서 제거되는 제2공정과,
상기 기판상에 있어서의 상기 언급된 레지스트와 실리콘산화막을 제거하는제3공정과,
상기 기판 표면 및 상기 폴리실리콘막층의 측면상에 실리콘막층을 형성하는 제4공정과,
소스확산층과 드레인확산층을 형성하기위해, 제4공정에서 형성된 상기 실리콘산화막을 통해 상기 기판에 불순물을 주입하는 제5공정과,
실리콘산화막을 이용하여 대향하는 소스영역과 드레인영역 사이에 형성된 공간을 충진하는 제6공정과,
상기 언급된 실리콘산화막을 레지스트막으로 피복하여, 그 후, 소자분리부가 형성될 다층막구조의 부분에 대향하는 실리콘산화막을 제거하기 위하여, 상기 레지스트를 패터닝하면서 에칭처리를 실행하는 제7공정과,
상기 언급된 레지스트를 제거하고, 그 후, 상기 언급된 실리콘산화막을 또한 에칭하여, 소자분리부가 형성될 기판의 일부에서, 다층막구조를 구성하는 실리콘질화막층과, 실리콘산화막층 및 폴리실리콘막층을 제거하는 것으로서, 상기의 에칭은 소자분리부가 형성될 기판의 일부에 트렌치를 형성하는 제8공정과,
실리콘산화막으로 상기의 언급된 트렌치 전체를 충진하여, 그 후, 채널영역이 형성될 기판 표면의 영역에 다층막구조의 실리콘질화막층을 노출하기 위하여 상기 실리콘산화막을 에칭 또는 폴리싱하는 제9공정과,
상기 폴리실리콘막층을 노출하기 위하여 상기에 언급된 실리콘산화막을 에칭하고, 채널영역이 형성될 다층막구조의 영역에서 실리콘질화막층과 실리콘산화막을 에칭하는 제10공정과,
상기 실리콘산화막의 표면상에 폴리실리콘막층의 일부를 남기기 위하여, 폴리실리콘막을 상기의 폴리실리콘막층과 실리콘산화막층상에 형성하며, 상기에 대해 소정의 패터닝을 실행하는 제11공정과,
ONO막(실리콘산화막-실리콘질화막-실리콘산화막)을 폴리실리콘막층상에 형성하는 제12공정과,
상기 언급된 ONO막상에 폴리실리콘막을 형성하는 제13공정을 포함하고 있다.
본 발명에 따른 반도체장치를 제조하는 방법에 있어서, 상기의 제11번째 공정에 의해 형성된 폴리실리콘막층은 부유게이트를 형성하는것이 바람직하고, 상기 제13공정에 의해 형성된 폴리실리콘막층은 제어게이트를 형성하는것이 바람직하다.
종래의 기술에 의한 반도체장치 제조방법에 따르면, 채널영역과 소자분리영역을 형성하기 위해 개별적인 리소그라피공정이 사용되기 때문에, 리소그라피공정에서의 위치의 스큐(skew)는 채널영역과 소자분리영역의 폭의 변화를 야기하여, 결과적으로, 메모리셀 특성이 불균일하게 되었다. 상기와 같은 이유로 인해, 상기 변화에 관해 충분한 확산층 폭을 제공하는 것이 필요하여, 그 결과 메모리셀의 크기가 증가하는 문제가 발생하였다.
그러나 상기에 기술된 구성을 채용함으로써, 본 발명에 의한 반도체장치와 그 제조방법에 있어서, 트랜지스터소자(6)의 예로서 나타난 바와 같은 메모리셀의 경우에, 채널영역, 확산층영역 및 소자분리영역은 단 한번의 리소그라피공정으로 배설되어, 그들의 폭은 고유하게 배설되며, 메모리셀의 특성에서의 불균일성을 억제하는 것이 가능하게 된다. 상기와 같은 이유로 인해, 본 발명을 사용함으로써, 확산층의 폭에 마진을 줄 필요성이 없게 되어, 확산막의 폭을 작게하여 메모리 셀의 표면적을 작게 할 수가 있다.
설계규격이 0.4μm인 종래의 비휘발성 반도체장치에 있어서, 확산층 폭은 상당히 크기 때문에, 리소그라피에 있어서의 스큐(skew)에 의해 야기된 확산층 폭의 변화는 대단한 문제가 되지 않았다.
그러나, 메모리셀 크기의 지속적인 소형화에 수반하여, 확산층의 폭이 계속 감소하게 되어, 그 결과, 리소그라피 위치의 정확도가 양호하지 않아, 위치상의 스큐(skew)에 의해 야기된 메모리셀의 특성의 변화라는 문제가 나타났다.
특히, 설계규격이 0.2μm 이하인 경우에 있어서, 확산층 폭을 대략 0.3μm로 만들 필요가 있었다.
그러나, 위치상의 스큐의 정확도는 단지 대략 ±0.06μm 정도이므로, 확산층 폭에 있어서의 ±20％정도의 변화는 수용할 수가 없다.
정상적인 동작을 보장하기 위해서는 메모리셀의 특성을 ±10％ 이내로 제한할 필요성이 있으므로, 확산막을 0.6μm 이하로 만드는 것은 가능하지 않다.
결과적으로, 설계규격이 0.2μm인 비휘발성 반도체 메모리장치를 제조할때, 채널길이가 0.2μm인 경우, 메모리셀의 크기는 다음과 같이, 즉, 소자분리거리는 0.2μm이고, 확산막의 폭은 0.6μm이고, 제어게이트의 L/S는 0.1/0.2μm이다.
공통 소스라인 구조를 갖는 메모리 셀에 있어서, 소자분리와 소스가 각각 다른 메모리셀과 공유하고 있기 때문에, 소스확산층 폭은 0.3μm이다.
종래의 기술에 의한 메모리셀의 크기는;
(0.1 + 0.6 + 0.2 + 0.15) × (0.2 + 0.2) = 0.42μm2.
본 발명에 있어서, 메모리셀의 크기는;
(0.1 + 0.3 + 0.2 + 0.15) × (0.2 + 0.2) = 0.30μm2로서 상기는 종래의 기술에 의한 메모리셀 크기의 5/7이 된다.
개별적인 소스라인 구조를 갖는 메모리셀에 있어서, 소자분리만이 다른셀과 공통이므로, 종래의 기술에 의한 메모리셀의 크기는;
(0.1 + 0.6 + 0.2 + 0.6 + 0.1) × (0.2 + 0.2) = 0.64μm2.
상기와 대조적으로, 본 발명에 의한 메모리셀의 크기는;
(0.1 + 0.3 + 0.2 + 0.3 + 0.1) × (0.2 + 0.2) = 0.40μm2로서 종래기술에 의한 메모리셀의 크기의 5/8에 불과하다.
상기에 기술된 기술적인 구성을 채용함으로서, 본 발명에 의한 반도체장치를 제조하는 방법은 한번의 리소그라피 공정에서 메모리셀의 채널영역, 확산영역 및 소자분리영역의 배설을 가능하게 하여 상기 영역 각각의 폭을 고유하게 배설하게 하고, 메모리셀의 특성에 있어서의 불균일성을 억제하는 것이 가능하게 된다.
상기와 같은 이유로, 확산막의 폭에 마진을 부여할 필요성이 없으며, 확산막의 폭을 줄여 메모리셀 표면영역을 작게한다.

Claims (21)

  1. 청구항1는 삭제 되었습니다.
  2. 청구항2는 삭제 되었습니다.
  3. 청구항3는 삭제 되었습니다.
  4. 청구항4는 삭제 되었습니다.
  5. 청구항5는 삭제 되었습니다.
  6. 청구항6는 삭제 되었습니다.
  7. 청구항7는 삭제 되었습니다.
  8. 청구항8는 삭제 되었습니다.
  9. 청구항9는 삭제 되었습니다.
  10. 청구항10는 삭제 되었습니다.
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  12. 청구항12는 삭제 되었습니다.
  13. 청구항13는 삭제 되었습니다.
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  16. 청구항16는 삭제 되었습니다.
  17. 청구항17는 삭제 되었습니다.
  18. 청구항18는 삭제 되었습니다.
  19. 실리콘산화막층, 폴리실리콘막층, 실리콘산화막층 및 실리콘질화막층이 순서대로 반도체기판상에 형성되는 반도체장치의 제조방법에 있어서,
    반도체기판상에 실리콘산화막층, 폴리실리콘막층, 실리콘산화막층 및 실리콘질화막층을 순서대로 연속적으로 형성하여 형성되는 다층막 구조를 획득하는 제1공정과,
    레지스트 마스크를 상기의 실리콘질화막층에 도포하고, 그 후, 상기 레지스트 마스크를 사용하여 에칭공정을 수행하며, 상기 다층막구조의 적어도 상기 실리콘질화막층, 실리콘산화막층 및 폴리실리콘막층을 패터닝하여, 상기 다층막구조가 상기 기판상에서 채널영역 및 소자분리영역의 형성에 사용될 영역내에 최소로 잔존되며, 상기 다층막구조는 상기 기판의 다른영역에서 제거되는 제2공정과,
    상기 기판상의 상기 레지스트와 실리콘산화막을 제거하는 제3공정과,
    상기 기판 표면 및 상기 폴리실리콘막층의 측면상에 실리콘막층을 형성하는 제4공정과,
    소스확산층과 드레인확산층을 형성하기위해, 제4공정에서 형성된 상기 실리콘산화막을 통해 상기 기판에 불순물을 주입하는 제5공정과,
    상기 대향하는 소스영역과 드레인영역 사이에 형성된 공간을 실리콘산화막을 사용하여 충진하는 제6공정과,
    상기 실리콘산화막을 레지스트막으로 피복하며, 그 후, 소자분리부가 형성될 다층막구조의 부분에 대향하는 실리콘산화막을 제거하기 위하여, 상기 레지스트를 패터닝하면서 에칭처리를 실행하는 제7공정과,
    상기 레지스트를 제거하고, 그 후, 상기 실리콘산화막을 재 에칭하여, 소자분리부가 형성될 기판의 일부에 존재하는 상기 다층막구조를 구성하는 상기 실리콘질화막층과, 상기 실리콘산화막층 및 상기 폴리실리콘막층을 제거하는 것으로서, 상기의 재 에칭은 상기 소자분리부가 형성될 상기 기판의 일부에 트렌치를 형성하는 제8공정과,
    실리콘산화막으로 상기 트렌치 전체를 충진하고, 그 후, 상기 채널영역이 형성될 기판 표면의 영역에 상기 다층막구조의 상기 실리콘질화막층을 노출하기 위하여, 상기 실리콘산화막을 에칭하거나 또는 폴리싱하는 제9공정과,
    상기 폴리실리콘막층을 노출하기 위하여, 상기 실리콘산화막을 에칭하고, 채널영역이 형성될 다층막구조의 영역에서 상기 실리콘질화막과 실리콘산화막을 에칭하는 제10공정과,
    상기 실리콘산화막의 표면상에 상기 폴리실리콘막층의 일부를 남기기 위하여, 폴리실리콘막을 상기의 폴리실리콘막층과 실리콘산화막층상에 형성하며, 상기에 대해 소정의 패터닝을 실행하는 제11공정과,
    ONO막(실리콘산화막-실리콘질화막-실리콘산화막)을 상기 폴리실리콘막층상에 형성하는 제12공정과,
    상기 ONO막상에 폴리실리콘막을 형성하는 제13공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  20. 제19항에 있어서, 상기 제11공정에서 형성되는 상기 폴리실리콘막층은 부유게이트를 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  21. 제19항에 있어서, 상기 제13공정에서 형성되는 상기 폴리실리콘막층은 제어게이트를 형성하는 것을 특징으로 하는 반도체장치 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714916A (ja) * 1993-06-22 1995-01-17 Nec Corp Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法
JPH1012750A (ja) * 1996-06-24 1998-01-16 Hitachi Ltd 不揮発性半導体記憶装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2880599B2 (ja) 1991-12-27 1999-04-12 三菱電機株式会社 不揮発性半導体記憶装置の製造方法
JPH06283721A (ja) 1992-03-06 1994-10-07 Oko Denshi Kofun Yugenkoshi 不揮発性メモリ・セル、アレー装置、製造方法、及びそのメモリ回路
US5420061A (en) 1993-08-13 1995-05-30 Micron Semiconductor, Inc. Method for improving latchup immunity in a dual-polysilicon gate process
US6201277B1 (en) * 1993-08-31 2001-03-13 Texas Instruments Incorporated Slot trench isolation for flash EPROM
JP2956455B2 (ja) * 1993-11-17 1999-10-04 日本電気株式会社 半導体記憶装置の製造方法
JP3400231B2 (ja) 1996-03-12 2003-04-28 株式会社東芝 半導体記憶装置及び製造方法
JPH09275196A (ja) 1996-04-03 1997-10-21 Sony Corp 半導体装置及びその製造方法
US6153467A (en) * 1998-06-03 2000-11-28 Texas Instruments - Acer Incorporated Method of fabricating high density buried bit line flash EEPROM memory cell with a shallow trench floating gate
JP3246447B2 (ja) * 1998-07-21 2002-01-15 日本電気株式会社 不揮発性半導体メモリ装置の製造方法
TW449919B (en) * 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6228713B1 (en) * 1999-06-28 2001-05-08 Chartered Semiconductor Manufacturing Ltd. Self-aligned floating gate for memory application using shallow trench isolation
US6103573A (en) * 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714916A (ja) * 1993-06-22 1995-01-17 Nec Corp Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法
JPH1012750A (ja) * 1996-06-24 1998-01-16 Hitachi Ltd 不揮発性半導体記憶装置の製造方法

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Publication number Publication date
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