JPH0213827B2 - - Google Patents
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- JPH0213827B2 JPH0213827B2 JP54060344A JP6034479A JPH0213827B2 JP H0213827 B2 JPH0213827 B2 JP H0213827B2 JP 54060344 A JP54060344 A JP 54060344A JP 6034479 A JP6034479 A JP 6034479A JP H0213827 B2 JPH0213827 B2 JP H0213827B2
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- gate electrode
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- 239000012535 impurity Substances 0.000 claims description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に
高集積化に伴つて微細化するMOSトランジスタ
の特性劣化を補償する方法に関する。
高集積化に伴つて微細化するMOSトランジスタ
の特性劣化を補償する方法に関する。
第１図はｎチヤネルMOS集積回路におけるト
ランジスタ部の概略構造を示している。１は
（100）p-型Si基板、２は選択酸化法によるフイー
ルド酸化膜、３はゲート酸化膜、４はゲート電
極、５，６はそれぞれソース、ドレイン領域とな
るn+型層である。通常、ゲート酸化膜３は1000
℃程度の熱酸化により例えば500Å厚に形成し、
この上に約3500Åの多結晶シリコン膜を堆積して
これをパターニングしてゲート電極４を形成し、
n+型層５，６は燐あるいは砒素は拡散してゲー
ト領域に自己整合させて形成している。
ランジスタ部の概略構造を示している。１は
（100）p-型Si基板、２は選択酸化法によるフイー
ルド酸化膜、３はゲート酸化膜、４はゲート電
極、５，６はそれぞれソース、ドレイン領域とな
るn+型層である。通常、ゲート酸化膜３は1000
℃程度の熱酸化により例えば500Å厚に形成し、
この上に約3500Åの多結晶シリコン膜を堆積して
これをパターニングしてゲート電極４を形成し、
n+型層５，６は燐あるいは砒素は拡散してゲー
ト領域に自己整合させて形成している。
このような構造において、n+型層５，６は高
集積化に伴つてその拡散深さxjが増々小さくなり
つつある。そしてxjが小さくなると、n+型層５，
６と基板１との間の接合耐圧が低くなるという問
題が生じる。これは文献（例えば、A.S.Grove，
Physics and Technology of Semiconductor
Devices，1967）にも明らかにされているよう
に、n+型層５，６の端部の曲率半径がxjが小さく
なるにつれて小さくなり、逆バイアス時の電界集
中が大きくなるためである。また、n+型層５，
６がゲート領域と接する部分ではゲート電位の影
響を受けて電界集中が厳しくなるが、これは素子
の微細化に伴つてゲート酸化膜３の膜厚tpxが小
さくなる程影響が大きくなる。例えば、xj＝
0.4μm、tpx＝750Åでは耐圧が20V程度であるの
に対し、xj＝0.4μm、tpx＝400Åではそれが13V程
度に低くなる。
集積化に伴つてその拡散深さxjが増々小さくなり
つつある。そしてxjが小さくなると、n+型層５，
６と基板１との間の接合耐圧が低くなるという問
題が生じる。これは文献（例えば、A.S.Grove，
Physics and Technology of Semiconductor
Devices，1967）にも明らかにされているよう
に、n+型層５，６の端部の曲率半径がxjが小さく
なるにつれて小さくなり、逆バイアス時の電界集
中が大きくなるためである。また、n+型層５，
６がゲート領域と接する部分ではゲート電位の影
響を受けて電界集中が厳しくなるが、これは素子
の微細化に伴つてゲート酸化膜３の膜厚tpxが小
さくなる程影響が大きくなる。例えば、xj＝
0.4μm、tpx＝750Åでは耐圧が20V程度であるの
に対し、xj＝0.4μm、tpx＝400Åではそれが13V程
度に低くなる。
この発明は上記した点に鑑み、半導体基板にこ
れと逆導電型の浅いソース・ドレイン不純物層を
形成する場合に、その不純物層と基板との間の耐
圧低下を補償するようにした半導体装置の製造方
法を提供するものである。
れと逆導電型の浅いソース・ドレイン不純物層を
形成する場合に、その不純物層と基板との間の耐
圧低下を補償するようにした半導体装置の製造方
法を提供するものである。
この発明は、ソース、ドレインのうち少なくと
もドレイン不純物層を形成すべき領域の基板表面
を予め浅くエツチングしておき、その後形成され
るドレイン不純物層の端部の曲率半径を実効的に
大きくする。またその場合、ドレイン不純物層形
成領域をエツチングするに当たつては、ゲート電
極とその側壁に設けた絶縁膜をマスクとして用い
ることにより、エツチング端部がゲート電極の下
に食込まないようにする。
もドレイン不純物層を形成すべき領域の基板表面
を予め浅くエツチングしておき、その後形成され
るドレイン不純物層の端部の曲率半径を実効的に
大きくする。またその場合、ドレイン不純物層形
成領域をエツチングするに当たつては、ゲート電
極とその側壁に設けた絶縁膜をマスクとして用い
ることにより、エツチング端部がゲート電極の下
に食込まないようにする。
この発明をｎチヤネルMOSトランジスタに適
用した実施例を第２図ａ〜ｆを用いて説明する。
まず、p-型Si基板１１に選択酸化法によりフイー
ルド酸化膜１２を形成した後、1000℃での熱酸化
によりゲート酸化膜となる約400Åのシリコン酸
化膜１３を形成し、次いでCVD法によりゲート
電極となる約5000Åの燐添加多結晶シリコン膜１
４を堆積する(a)、この後、多結晶シリコン膜１４
を選択エツチングしてゲート電極を形成し、得ら
れたゲート電極をマスクとしてシリコン酸化膜１
３をエツチングして基板面を露出させる(b)。次い
で850℃でのスチーム酸化を40分行い、シリコン
酸化膜１５を形成する(c)。このシリコン酸化膜１
５は下地の違いにより、基板１１面上では500Å、
多結晶シリコン膜１４面上では2000Åとなる。そ
して次に、例えば弗化アンモニウム溶液により再
び基板１１面が露出するまでエツチングを行う
(d)。このとき、多結晶シリコン膜１４の表面およ
び側壁には約1500Åのシリコン酸化膜１５が残
る。こうして、多結晶シリコン膜１４の表面およ
び側壁をシリコン酸化膜１５で覆つた状態で、露
出させた基板１１表面を、例えば水酸化カリウ
ム：イソプロピルアルコール＝１：２の混合液で
約2000Åエツチングする(e)。このエツチング部の
側面は図示のように角度θ＝55゜の傾斜面となる。
また、このエツチング部のチヤネル側端部は多結
晶シリコン膜１４からなるゲート電極の下には食
込まない。このように基板面をエツチングした
後、例えば砒素のイオン注入を行つてソース、ド
レイン領域となるxj＝0.3μm程度の浅いn+型層１
６，１７を形成する(f)。この後、図では省略した
が、例えば全面にCVD法によりシリコン酸化膜
を堆積し、コンタクトホールをあけ、Alの蒸着、
パターニングにより電極取出しを行つて完成す
る。
用した実施例を第２図ａ〜ｆを用いて説明する。
まず、p-型Si基板１１に選択酸化法によりフイー
ルド酸化膜１２を形成した後、1000℃での熱酸化
によりゲート酸化膜となる約400Åのシリコン酸
化膜１３を形成し、次いでCVD法によりゲート
電極となる約5000Åの燐添加多結晶シリコン膜１
４を堆積する(a)、この後、多結晶シリコン膜１４
を選択エツチングしてゲート電極を形成し、得ら
れたゲート電極をマスクとしてシリコン酸化膜１
３をエツチングして基板面を露出させる(b)。次い
で850℃でのスチーム酸化を40分行い、シリコン
酸化膜１５を形成する(c)。このシリコン酸化膜１
５は下地の違いにより、基板１１面上では500Å、
多結晶シリコン膜１４面上では2000Åとなる。そ
して次に、例えば弗化アンモニウム溶液により再
び基板１１面が露出するまでエツチングを行う
(d)。このとき、多結晶シリコン膜１４の表面およ
び側壁には約1500Åのシリコン酸化膜１５が残
る。こうして、多結晶シリコン膜１４の表面およ
び側壁をシリコン酸化膜１５で覆つた状態で、露
出させた基板１１表面を、例えば水酸化カリウ
ム：イソプロピルアルコール＝１：２の混合液で
約2000Åエツチングする(e)。このエツチング部の
側面は図示のように角度θ＝55゜の傾斜面となる。
また、このエツチング部のチヤネル側端部は多結
晶シリコン膜１４からなるゲート電極の下には食
込まない。このように基板面をエツチングした
後、例えば砒素のイオン注入を行つてソース、ド
レイン領域となるxj＝0.3μm程度の浅いn+型層１
６，１７を形成する(f)。この後、図では省略した
が、例えば全面にCVD法によりシリコン酸化膜
を堆積し、コンタクトホールをあけ、Alの蒸着、
パターニングにより電極取出しを行つて完成す
る。
この方法によれば、n+型層１６，１７を形成
する前に予めその表面をエツチングしているた
め、例えば拡散深さxjが第１図の場合と同じであ
つても、n+型層１６，１７の端部の曲率半径は
第１図の場合より大きくなり、従つて基板１１と
の間の耐圧が高くなる。またドレイン、ソース領
域の基板面のエツチングは、ゲート電極下に食込
まないような条件で行つているから、ゲート長に
比べてチヤネル長が極端に短くなるという事態が
防止される。これは、短チヤネル効果の防止に有
効である。しかも、n+型層１６，１７のゲート
領域に接する端面は角合θ＝55゜の傾斜面となる
ため、ゲート領域に対して略垂直の端面をもつ従
来のものに比べてゲート電位の影響による電界集
中がより緩和され、これも耐圧向上に寄与する。
従つてこの方法によれば、素子の微細化した
MOS集積回路の特性向上、歩留り向上を図るこ
とができる。
する前に予めその表面をエツチングしているた
め、例えば拡散深さxjが第１図の場合と同じであ
つても、n+型層１６，１７の端部の曲率半径は
第１図の場合より大きくなり、従つて基板１１と
の間の耐圧が高くなる。またドレイン、ソース領
域の基板面のエツチングは、ゲート電極下に食込
まないような条件で行つているから、ゲート長に
比べてチヤネル長が極端に短くなるという事態が
防止される。これは、短チヤネル効果の防止に有
効である。しかも、n+型層１６，１７のゲート
領域に接する端面は角合θ＝55゜の傾斜面となる
ため、ゲート領域に対して略垂直の端面をもつ従
来のものに比べてゲート電位の影響による電界集
中がより緩和され、これも耐圧向上に寄与する。
従つてこの方法によれば、素子の微細化した
MOS集積回路の特性向上、歩留り向上を図るこ
とができる。
なお、上記実施例では、ソース、ドレイン形成
領域全体をエツチングしたが、例えば第３図に示
すように、電界集中が問題となるゲート領域寄り
の部分を選択的にエツチングするようにしても同
様の効果が得られる。また上記実施例では、エツ
チング部側面が傾斜面となるようなエツチングを
行つたが、第４図に示すように側面がほぼ垂直と
なるエツチングを行つてもよい。これは例えばリ
アクテイブイオンエツチングを用いて可能とな
り、これでも得られるn+型層１６，１７端部の
曲率半径が大きくなり、耐圧向上が図られる。更
に、上記実施例ではソース、ドレイン領域の両方
共エツチングをしたが、第５図に示すように、通
常逆バイアスが印加されて耐圧が問題となるドレ
イン領域側のみエツチングしても同様の効果が得
られる。
領域全体をエツチングしたが、例えば第３図に示
すように、電界集中が問題となるゲート領域寄り
の部分を選択的にエツチングするようにしても同
様の効果が得られる。また上記実施例では、エツ
チング部側面が傾斜面となるようなエツチングを
行つたが、第４図に示すように側面がほぼ垂直と
なるエツチングを行つてもよい。これは例えばリ
アクテイブイオンエツチングを用いて可能とな
り、これでも得られるn+型層１６，１７端部の
曲率半径が大きくなり、耐圧向上が図られる。更
に、上記実施例ではソース、ドレイン領域の両方
共エツチングをしたが、第５図に示すように、通
常逆バイアスが印加されて耐圧が問題となるドレ
イン領域側のみエツチングしても同様の効果が得
られる。
第１図は従来のMOSトランジスタの概略構造
例を示す図、第２図ａ〜ｆはこの発明の一実施例
の製造工程を示す図、第３図〜第５図は別の実施
例を説明するための図である。 １１…p-型−Si基板、１２…フイールド酸化
膜、１３…シリコン酸化膜（ゲート酸化膜）、１
４…多結晶シリコン膜（ゲート電極）、１５…シ
リコン酸化膜、１６…n+型層（ソース領域）、１
７…n+型層（ドレイン領域）。
例を示す図、第２図ａ〜ｆはこの発明の一実施例
の製造工程を示す図、第３図〜第５図は別の実施
例を説明するための図である。 １１…p-型−Si基板、１２…フイールド酸化
膜、１３…シリコン酸化膜（ゲート酸化膜）、１
４…多結晶シリコン膜（ゲート電極）、１５…シ
リコン酸化膜、１６…n+型層（ソース領域）、１
７…n+型層（ドレイン領域）。
Claims (1)
- １ 半導体基板にゲート絶縁膜を介してゲート電
極を形成し、その後基板にこれと逆導電型の浅い
ドレイン、ソース不純物層を形成してMOSトラ
ンジスタを製造するに際し、ドレイン、ソース不
純物層形成前にゲート電極およびその側壁に設け
た絶縁膜をマスクとして用いて少なくともドレイ
ン領域の基板表面を浅くエツチングしておくこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6034479A JPS55153370A (en) | 1979-05-18 | 1979-05-18 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6034479A JPS55153370A (en) | 1979-05-18 | 1979-05-18 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153370A JPS55153370A (en) | 1980-11-29 |
| JPH0213827B2 true JPH0213827B2 (ja) | 1990-04-05 |
Family
ID=13139442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6034479A Granted JPS55153370A (en) | 1979-05-18 | 1979-05-18 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55153370A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130260U (ja) * | 1984-07-26 | 1986-02-24 | 新電元工業株式会社 | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS62150886A (ja) * | 1985-12-25 | 1987-07-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291656A (en) * | 1976-01-28 | 1977-08-02 | Toshiba Corp | Production of semiconductor device |
| JPS52129285A (en) * | 1976-04-21 | 1977-10-29 | Fujitsu Ltd | Production of igfet |
| JPS55118674A (en) * | 1979-03-05 | 1980-09-11 | Nec Corp | Fabricating method of semiconductor device |
-
1979
- 1979-05-18 JP JP6034479A patent/JPS55153370A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291656A (en) * | 1976-01-28 | 1977-08-02 | Toshiba Corp | Production of semiconductor device |
| JPS52129285A (en) * | 1976-04-21 | 1977-10-29 | Fujitsu Ltd | Production of igfet |
| JPS55118674A (en) * | 1979-03-05 | 1980-09-11 | Nec Corp | Fabricating method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153370A (en) | 1980-11-29 |
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