JP3086906B1 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
【要約】
【課題】本発明は、自己整合型二重ゲ−ト電界効果トラ
ンジスタとその製造を目的とする。 【解決手段】SOI（Semiconductor On Insulator）基板
の表面から、SOI半導体層と埋め込み絶縁層を貫通し、
支持基板に達する溝、あるいは埋め込み絶縁層の内部に
達する溝を形成する。この溝の周辺のSOI半導体層をソ
ース及びドレイン電極として用い、かつ溝の底から順
次、ゲ−ト電極、ゲ−ト絶縁層、半導体伝導チャネル、
上部ゲ−ト絶縁層、上部ゲ−ト電極を形成することによ
って、二重ゲ−ト電界効果トランジスタを自己整合的に
形成する。
ンジスタとその製造を目的とする。 【解決手段】SOI（Semiconductor On Insulator）基板
の表面から、SOI半導体層と埋め込み絶縁層を貫通し、
支持基板に達する溝、あるいは埋め込み絶縁層の内部に
達する溝を形成する。この溝の周辺のSOI半導体層をソ
ース及びドレイン電極として用い、かつ溝の底から順
次、ゲ−ト電極、ゲ−ト絶縁層、半導体伝導チャネル、
上部ゲ−ト絶縁層、上部ゲ−ト電極を形成することによ
って、二重ゲ−ト電界効果トランジスタを自己整合的に
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、微細な高性能トランジ
スタを実現するための二重ゲ−ト電界効果トランジスタ
とその製造方法に関するものである。
スタを実現するための二重ゲ−ト電界効果トランジスタ
とその製造方法に関するものである。
【０００２】
【従来の技術】トランジスタの微細化が進むに従って、
トランジスタのゲ−ト長さの揺らぎによって閾値が変動
する短チャネル効果が顕著になってきた。短チャネル効
果を防ぐためには、トランジスタに二重ゲ−ト構造（特
公昭６２−１２７０号公報参照）を用いるのが最適であ
ることが知られている。
トランジスタのゲ−ト長さの揺らぎによって閾値が変動
する短チャネル効果が顕著になってきた。短チャネル効
果を防ぐためには、トランジスタに二重ゲ−ト構造（特
公昭６２−１２７０号公報参照）を用いるのが最適であ
ることが知られている。
【０００３】
【発明が解決しようとする課題】しかしながら現在ま
で、実際に二重ゲ−ト構造を製造する産業的方法は知ら
れていない。特に、上下のゲ−ト電極とソース及びドレ
イン電極を自己整合的に形成して電界効果トランジスタ
の高速動作を阻害する寄生容量を最小にする構造とその
製造方法は全く目処がたっていない。この発明は、上記
の問題点を解決するためになされたもので、微細な高性
能トランジスタを実現するための自己整合二重ゲ−ト電
界効果トランジスタの構造とそれを製造する産業的方法
を提供することを目的とする。
で、実際に二重ゲ−ト構造を製造する産業的方法は知ら
れていない。特に、上下のゲ−ト電極とソース及びドレ
イン電極を自己整合的に形成して電界効果トランジスタ
の高速動作を阻害する寄生容量を最小にする構造とその
製造方法は全く目処がたっていない。この発明は、上記
の問題点を解決するためになされたもので、微細な高性
能トランジスタを実現するための自己整合二重ゲ−ト電
界効果トランジスタの構造とそれを製造する産業的方法
を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明にかかる自己整
合二重ゲ−ト構造トランジスタ及びその製造方法は、Ｓ
ＯＩ基板に、表面からＳＯＩ半導体層と埋め込み絶縁層
を貫通し支持基板に達する溝、あるいは埋め込み絶縁層
の内部に達する溝を形成する。この溝の周辺のＳＯＩ半
導体層をソース及びドレイン電極として用い、かつ溝の
底から順次、ゲート電極、ゲ−ト絶縁層、半導体伝導チ
ャネル、上部ゲ−ト絶縁層、上部ゲ−ト電極を形成する
ことによって、二重ゲ−ト構造電界効果トランジスタを
自己整合的に形成する。この発明によれば、ＳＯＩ基板
のゲ−トを形成する領域に表面から、ＳＯＩ半導体層と
埋め込み絶縁層を貫通し支持基板に達する溝、あるいは
埋め込み絶縁層の内部に達する溝を掘り込む。この溝お
よび周囲に均一に多層膜を製膜すると、溝の部分と周囲
の部分に段差があるので、溝の部分と周囲の部分で異な
る膜を接続することができる。溝の部分の半導体伝導チ
ャネルと溝の周辺のＳＯＩ半導体層を接続し、ＳＯＩ半
導体層をソース及びドレイン電極として用いれば、溝を
掘った領域に、ゲ−ト及びソースとドレインに挟まれた
半導体伝導チャネル及び上部ゲ−トを形成することが可
能になり、自己整合した二重ゲ−ト電界効果トランジス
タが実現できる。
合二重ゲ−ト構造トランジスタ及びその製造方法は、Ｓ
ＯＩ基板に、表面からＳＯＩ半導体層と埋め込み絶縁層
を貫通し支持基板に達する溝、あるいは埋め込み絶縁層
の内部に達する溝を形成する。この溝の周辺のＳＯＩ半
導体層をソース及びドレイン電極として用い、かつ溝の
底から順次、ゲート電極、ゲ−ト絶縁層、半導体伝導チ
ャネル、上部ゲ−ト絶縁層、上部ゲ−ト電極を形成する
ことによって、二重ゲ−ト構造電界効果トランジスタを
自己整合的に形成する。この発明によれば、ＳＯＩ基板
のゲ−トを形成する領域に表面から、ＳＯＩ半導体層と
埋め込み絶縁層を貫通し支持基板に達する溝、あるいは
埋め込み絶縁層の内部に達する溝を掘り込む。この溝お
よび周囲に均一に多層膜を製膜すると、溝の部分と周囲
の部分に段差があるので、溝の部分と周囲の部分で異な
る膜を接続することができる。溝の部分の半導体伝導チ
ャネルと溝の周辺のＳＯＩ半導体層を接続し、ＳＯＩ半
導体層をソース及びドレイン電極として用いれば、溝を
掘った領域に、ゲ−ト及びソースとドレインに挟まれた
半導体伝導チャネル及び上部ゲ−トを形成することが可
能になり、自己整合した二重ゲ−ト電界効果トランジス
タが実現できる。
【０００５】
【発明の実施の形態】以下、この発明を図示の例に基づ
いて詳細に説明する。図１に、この発明による自己整合
二重ゲ−ト電界効果トランジスタの構造と製作工程例を
半導体伝導チャネルを挟むソース電極とドレイン電極間
の断面図で示す。本例は、ＳＯＩ（Semiconductor On I
nsulator）基板の表面から、ＳＯＩ半導体層と埋め込み
絶縁層を貫通し支持半導体基板に達する溝を掘り、ゲ−
ト電極に単結晶シリコン、ゲ−ト絶縁層にシリコン酸化
膜、半導体伝導チャネルに再結晶化シリコン、上部ゲ−
ト絶縁層にシリコン酸化膜、上部ゲ−ト電極に多結晶シ
リコンを用いたｎチャネルシリコン二重ゲ−ト電界効果
トランジスタの例である。
いて詳細に説明する。図１に、この発明による自己整合
二重ゲ−ト電界効果トランジスタの構造と製作工程例を
半導体伝導チャネルを挟むソース電極とドレイン電極間
の断面図で示す。本例は、ＳＯＩ（Semiconductor On I
nsulator）基板の表面から、ＳＯＩ半導体層と埋め込み
絶縁層を貫通し支持半導体基板に達する溝を掘り、ゲ−
ト電極に単結晶シリコン、ゲ−ト絶縁層にシリコン酸化
膜、半導体伝導チャネルに再結晶化シリコン、上部ゲ−
ト絶縁層にシリコン酸化膜、上部ゲ−ト電極に多結晶シ
リコンを用いたｎチャネルシリコン二重ゲ−ト電界効果
トランジスタの例である。
【０００６】（い）：単結晶シリコンの支持半導体およ
び酸化シリコンの埋め込み絶縁層および単結晶シリコン
のＳＯＩ(Semiconductor On Insulator)半導体層の３層
構造からなるＳＯＩ基板から製作工程例を説明する。Ｓ
ＯＩ基板の製法は問わない。本例では電子が電流を担う
ｎチャネルトランジスタを説明するので、後からソース
及びドレイン電極となるＳＯＩ半導体層は低抵抗の高濃
度ｎ型単結晶シリコン、支持半導体はｐ型単結晶シリコ
ンとする。正孔が電流を担うｐチャネルトランジスタの
場合は、ＳＯＩ半導体層は高濃度ｐ型単結晶シリコン、
支持半導体はｎ型単結晶シリコンとする。ｎチャネルト
ランジスタとｐチャネルトランジスタが共存する場合
は、局所的な不純物添加により、ｎチャネルトランジス
タを形成する領域のＳＯＩ半導体層を高濃度ｎ型単結晶
シリコン、その直下の支持半導体の埋め込み絶縁膜に接
する部分をｐ型単結晶シリコンとする一方、ｐチャネル
トランジスタを形成する領域のＳＯＩ半導体層を高濃度
ｐ型単結晶シリコン、その直下の支持半導体をｎ型単結
晶シリコンとする。以下の（ろ）の工程で埋め込み絶縁
層を残す場合は、局所的な不純物添加により、ｎチャネ
ルトランジスタを形成する領域のＳＯＩ半導体層を高濃
度ｎ型単結晶シリコンにし、ｐチャネルトランジスタを
形成する領域のＳＯＩ半導体層を高濃度ｐ型単結晶シリ
コンにする。この場合は支持半導体はｎ型ｐ型のどちら
でも構わない。
び酸化シリコンの埋め込み絶縁層および単結晶シリコン
のＳＯＩ(Semiconductor On Insulator)半導体層の３層
構造からなるＳＯＩ基板から製作工程例を説明する。Ｓ
ＯＩ基板の製法は問わない。本例では電子が電流を担う
ｎチャネルトランジスタを説明するので、後からソース
及びドレイン電極となるＳＯＩ半導体層は低抵抗の高濃
度ｎ型単結晶シリコン、支持半導体はｐ型単結晶シリコ
ンとする。正孔が電流を担うｐチャネルトランジスタの
場合は、ＳＯＩ半導体層は高濃度ｐ型単結晶シリコン、
支持半導体はｎ型単結晶シリコンとする。ｎチャネルト
ランジスタとｐチャネルトランジスタが共存する場合
は、局所的な不純物添加により、ｎチャネルトランジス
タを形成する領域のＳＯＩ半導体層を高濃度ｎ型単結晶
シリコン、その直下の支持半導体の埋め込み絶縁膜に接
する部分をｐ型単結晶シリコンとする一方、ｐチャネル
トランジスタを形成する領域のＳＯＩ半導体層を高濃度
ｐ型単結晶シリコン、その直下の支持半導体をｎ型単結
晶シリコンとする。以下の（ろ）の工程で埋め込み絶縁
層を残す場合は、局所的な不純物添加により、ｎチャネ
ルトランジスタを形成する領域のＳＯＩ半導体層を高濃
度ｎ型単結晶シリコンにし、ｐチャネルトランジスタを
形成する領域のＳＯＩ半導体層を高濃度ｐ型単結晶シリ
コンにする。この場合は支持半導体はｎ型ｐ型のどちら
でも構わない。
【０００７】（ろ）：後にゲ−ト電極となる部分のＳＯ
Ｉ半導体層と埋め込み絶縁層を除去して支持半導体基板
に達する溝を形成する。この工程で後にゲ−ト電極とな
る部分の埋め込み絶縁層を完全に除去せずに一部を残し
て支持半導体基板を露出しない場合にも本発明を適用で
きる。
Ｉ半導体層と埋め込み絶縁層を除去して支持半導体基板
に達する溝を形成する。この工程で後にゲ−ト電極とな
る部分の埋め込み絶縁層を完全に除去せずに一部を残し
て支持半導体基板を露出しない場合にも本発明を適用で
きる。
【０００８】（は）：（ろ）の工程で形成した溝の埋め
込み絶縁層に接する部分に低抵抗材料からなるゲ−ト電
極を形成する。ゲ−ト電極の厚さは（に）の工程を経た
後にゲ−ト電極とＳＯＩ半導体層が電気的に絶縁される
ような厚さとする。ｎチャネルトランジスタを製造する
本例では（ろ）の工程で露出した支持基板からエピタキ
シャル成長した低抵抗高濃度ｎ型単結晶シリコンをゲ−
ト電極とする。同時にＳＯＩ半導体層上にも低抵抗高濃
度ｎ型単結晶シリコンがエピタキシャル成長するので、
低抵抗ｎ型ＳＯＩ半導体層の膜厚がゲ−ト電極の厚さ分
増加する。本例ではゲ−ト電極と支持基板が接している
が、支持基板はｐ型の半導体に選んであるのでゲ−ト電
極と支持基板はｐｎ接合で電気的に絶縁される。（ろ）
の工程で埋め込み絶縁層を残す場合は、ゲ−ト電極と支
持基板を電気的に絶縁できるが、ゲ−ト電極を単結晶シ
リコンとすることは困難である。しかしこの場合でも埋
め込み絶縁層上で形成が容易な多結晶シリコンあるいは
金属またはそれらの積層膜をゲ−ト電極として用いるこ
とができる。
込み絶縁層に接する部分に低抵抗材料からなるゲ−ト電
極を形成する。ゲ−ト電極の厚さは（に）の工程を経た
後にゲ−ト電極とＳＯＩ半導体層が電気的に絶縁される
ような厚さとする。ｎチャネルトランジスタを製造する
本例では（ろ）の工程で露出した支持基板からエピタキ
シャル成長した低抵抗高濃度ｎ型単結晶シリコンをゲ−
ト電極とする。同時にＳＯＩ半導体層上にも低抵抗高濃
度ｎ型単結晶シリコンがエピタキシャル成長するので、
低抵抗ｎ型ＳＯＩ半導体層の膜厚がゲ−ト電極の厚さ分
増加する。本例ではゲ−ト電極と支持基板が接している
が、支持基板はｐ型の半導体に選んであるのでゲ−ト電
極と支持基板はｐｎ接合で電気的に絶縁される。（ろ）
の工程で埋め込み絶縁層を残す場合は、ゲ−ト電極と支
持基板を電気的に絶縁できるが、ゲ−ト電極を単結晶シ
リコンとすることは困難である。しかしこの場合でも埋
め込み絶縁層上で形成が容易な多結晶シリコンあるいは
金属またはそれらの積層膜をゲ−ト電極として用いるこ
とができる。
【０００９】（に）：（は）の工程で形成したゲ−ト電
極上にゲ−ト絶縁層を形成する。ゲ−ト絶縁層は溝周囲
の埋め込み絶縁層と接するように形成しゲ−ト電極とＳ
ＯＩ半導体層が電気的に絶縁されるようにする。また溝
周囲のＳＯＩ半導体層の側壁には絶縁層を形成しないよ
うにする。本例では高濃度ｎ型単結晶シリコンのゲ−ト
電極を酸化して酸化シリコンのゲ−ト絶縁膜を形成す
る。同時にＳＯＩ半導体層上にも酸化シリコンの絶縁膜
が形成される。ＳＯＩ半導体層の側壁に窒化シリコン等
の酸化防止膜を事前に形成してＳＯＩ半導体層の側壁が
酸化されないようにする。あるいは、酸化後にＳＯＩ半
導体層の側壁の酸化膜を取り除く。
極上にゲ−ト絶縁層を形成する。ゲ−ト絶縁層は溝周囲
の埋め込み絶縁層と接するように形成しゲ−ト電極とＳ
ＯＩ半導体層が電気的に絶縁されるようにする。また溝
周囲のＳＯＩ半導体層の側壁には絶縁層を形成しないよ
うにする。本例では高濃度ｎ型単結晶シリコンのゲ−ト
電極を酸化して酸化シリコンのゲ−ト絶縁膜を形成す
る。同時にＳＯＩ半導体層上にも酸化シリコンの絶縁膜
が形成される。ＳＯＩ半導体層の側壁に窒化シリコン等
の酸化防止膜を事前に形成してＳＯＩ半導体層の側壁が
酸化されないようにする。あるいは、酸化後にＳＯＩ半
導体層の側壁の酸化膜を取り除く。
【００１０】（ほ）：（に）の工程で形成したゲ−ト絶
縁層上に、溝周囲のＳＯＩ半導体層と電気的に接続する
ように半導体伝導チャネル層を形成する。周囲のＳＯＩ
半導体層をソース及びドレイン電極にすると、半導体伝
導チャネルとゲ−ト電極が自己整合した電界効果トラン
ジスタ構造が形成される。ここでは半導体伝導チャネル
として、ゲ−トのシリコン酸化膜上に堆積したアモルフ
ァスシリコンをＳＯＩ半導体層を種とした固相成長で再
結晶化させた結晶シリコンを用いる例を示す。同時にＳ
ＯＩ半導体層上にもアモルファスシリコンが堆積する
が、こちらは再結晶化の種となる単結晶シリコンに接し
ていないので多結晶となる。
縁層上に、溝周囲のＳＯＩ半導体層と電気的に接続する
ように半導体伝導チャネル層を形成する。周囲のＳＯＩ
半導体層をソース及びドレイン電極にすると、半導体伝
導チャネルとゲ−ト電極が自己整合した電界効果トラン
ジスタ構造が形成される。ここでは半導体伝導チャネル
として、ゲ−トのシリコン酸化膜上に堆積したアモルフ
ァスシリコンをＳＯＩ半導体層を種とした固相成長で再
結晶化させた結晶シリコンを用いる例を示す。同時にＳ
ＯＩ半導体層上にもアモルファスシリコンが堆積する
が、こちらは再結晶化の種となる単結晶シリコンに接し
ていないので多結晶となる。
【００１１】（へ）：（ほ）の工程で形成した半導体伝
導チャネル層の上面およびＳＯＩ半導体層の側面から構
成される溝の表面を覆う上部ゲ−ト絶縁層を形成する。
本例では結晶シリコン半導体伝導チャネルの上面と高濃
度ｎ型単結晶シリコンのＳＯＩ半導体層の側壁とを酸化
して、酸化シリコンの上部ゲ−ト絶縁膜を形成する。同
時にＳＯＩ半導体層上の多結晶シリコンも酸化して絶縁
膜を形成する。
導チャネル層の上面およびＳＯＩ半導体層の側面から構
成される溝の表面を覆う上部ゲ−ト絶縁層を形成する。
本例では結晶シリコン半導体伝導チャネルの上面と高濃
度ｎ型単結晶シリコンのＳＯＩ半導体層の側壁とを酸化
して、酸化シリコンの上部ゲ−ト絶縁膜を形成する。同
時にＳＯＩ半導体層上の多結晶シリコンも酸化して絶縁
膜を形成する。
【００１２】（と）：（へ）の工程で形成した上部ゲ−
ト絶縁層で下面および側面を覆われた溝の中に低抵抗材
料を埋め込み、上部ゲ−ト電極を形成する。この工程
で、ゲ−ト電極と上部ゲ−ト電極が自己整合した二重ゲ
−ト電界効果トランジスタ構造が形成される。ここで
は、低抵抗高濃度ｎ型多結晶シリコンを全面に堆積した
後、表面より平坦に研磨して（ろ）の工程で形成した溝
の部分に高濃度ｎ型多結晶シリコンを埋め残して上部ゲ
−ト電極を形成する例を示す。上部ゲ−ト電極の材料は
多結晶シリコンあるいは金属またはそれらの積層膜でも
構わない。
ト絶縁層で下面および側面を覆われた溝の中に低抵抗材
料を埋め込み、上部ゲ−ト電極を形成する。この工程
で、ゲ−ト電極と上部ゲ−ト電極が自己整合した二重ゲ
−ト電界効果トランジスタ構造が形成される。ここで
は、低抵抗高濃度ｎ型多結晶シリコンを全面に堆積した
後、表面より平坦に研磨して（ろ）の工程で形成した溝
の部分に高濃度ｎ型多結晶シリコンを埋め残して上部ゲ
−ト電極を形成する例を示す。上部ゲ−ト電極の材料は
多結晶シリコンあるいは金属またはそれらの積層膜でも
構わない。
【００１３】（ち）：トランジスタ素子領域以外の部分
を埋め込み絶縁層に達するまで除去して、異なるトラン
ジスタ素子の間を埋め込み絶縁層で電気的に絶縁分離す
る。
を埋め込み絶縁層に達するまで除去して、異なるトラン
ジスタ素子の間を埋め込み絶縁層で電気的に絶縁分離す
る。
【００１４】図２に、ゲ−ト電極と上部ゲ−ト電極を電
気的に接続する場合の、自己整合二重ゲ−ト電界効果ト
ランジスタの構造と、ゲ−ト電極取り出し方法の例を示
す。本構造の自己整合二重ゲ−ト電界効果トランジスタ
の専有面積は、従来型の上部ゲ−トだけを有する電界効
果トランジスタの専有面積と変わらず、二重ゲ−ト構造
にすることによる電界効果トランジスタの専有面積の増
大を防ぐことができる。（り）：図１（ろ）の工程で、
ゲ−ト領域とゲ−ト取り出し領域を一体とした溝を形成
する。
気的に接続する場合の、自己整合二重ゲ−ト電界効果ト
ランジスタの構造と、ゲ−ト電極取り出し方法の例を示
す。本構造の自己整合二重ゲ−ト電界効果トランジスタ
の専有面積は、従来型の上部ゲ−トだけを有する電界効
果トランジスタの専有面積と変わらず、二重ゲ−ト構造
にすることによる電界効果トランジスタの専有面積の増
大を防ぐことができる。（り）：図１（ろ）の工程で、
ゲ−ト領域とゲ−ト取り出し領域を一体とした溝を形成
する。
【００１５】（ぬ）：上部ゲ−ト絶縁層形成工程（図１
（へ））の後に、ゲ−ト取り出し領域の一部を、表面か
らゲ−ト電極が露出するまで除去して開口部を形成す
る。
（へ））の後に、ゲ−ト取り出し領域の一部を、表面か
らゲ−ト電極が露出するまで除去して開口部を形成す
る。
【００１６】（る）：上部ゲ−ト電極形成工程（図１
（と））で、ゲ−ト電極と上部ゲ−ト電極が（ぬ）の工
程で形成した開口部を介して電気的に接続される。同時
に、上部ゲ−ト電極材料が（り）の工程で溝を形成した
部分に埋め込まれて、上部ゲ−ト電極とゲ−ト取り出し
電極が自己整合的に形成される。このゲ−ト取り出し電
極に外部の回路への配線を設ければ、ゲ−ト電極と上部
ゲ−ト電極を外部回路と電気的に接続できる。
（と））で、ゲ−ト電極と上部ゲ−ト電極が（ぬ）の工
程で形成した開口部を介して電気的に接続される。同時
に、上部ゲ−ト電極材料が（り）の工程で溝を形成した
部分に埋め込まれて、上部ゲ−ト電極とゲ−ト取り出し
電極が自己整合的に形成される。このゲ−ト取り出し電
極に外部の回路への配線を設ければ、ゲ−ト電極と上部
ゲ−ト電極を外部回路と電気的に接続できる。
【００１７】図３に、ゲ−ト電極と上部ゲ−ト電極と外
部回路への電気的接続を個別にとる場合の、自己整合二
重ゲ−ト電界効果トランジスタの構造と、上下のゲ−ト
電極取り出し方法の例を示す。本構造の自己整合二重ゲ
−ト電界効果トランジスタでは、ゲ−ト電極と上部ゲ−
ト取り出し領域との重なり面積を最小限にできるので、
ゲ−トと上部ゲ−トに異なる信号電圧を加えたときに問
題となる、上下のゲ−ト電極間の寄生容量を最小にする
ことができる。
部回路への電気的接続を個別にとる場合の、自己整合二
重ゲ−ト電界効果トランジスタの構造と、上下のゲ−ト
電極取り出し方法の例を示す。本構造の自己整合二重ゲ
−ト電界効果トランジスタでは、ゲ−ト電極と上部ゲ−
ト取り出し領域との重なり面積を最小限にできるので、
ゲ−トと上部ゲ−トに異なる信号電圧を加えたときに問
題となる、上下のゲ−ト電極間の寄生容量を最小にする
ことができる。
【００１８】（を）：上部ゲ−ト絶縁層形成工程（図１
（へ））よりも前に、上部ゲ−ト取り出し領域を埋め込
み絶縁層の上面まで掘り込む。この上部ゲ−ト取り出し
領域はゲ−ト領域と接するあるいは重なるようにする。
（へ））よりも前に、上部ゲ−ト取り出し領域を埋め込
み絶縁層の上面まで掘り込む。この上部ゲ−ト取り出し
領域はゲ−ト領域と接するあるいは重なるようにする。
【００１９】（わ）：図１（ろ）の工程で形成したゲ−
ト領域の溝および（を）の工程で形成した上部ゲ−ト取
り出し領域の溝に、上部ゲ−ト電極形成工程（図１
（と））で上部ゲ−ト電極材料を埋め込む。両者の溝は
接続しているので、電気的に接続された上部ゲ−ト電極
と上部ゲ−ト取り出し電極が自己整合的に形成される。
ト領域の溝および（を）の工程で形成した上部ゲ−ト取
り出し領域の溝に、上部ゲ−ト電極形成工程（図１
（と））で上部ゲ−ト電極材料を埋め込む。両者の溝は
接続しているので、電気的に接続された上部ゲ−ト電極
と上部ゲ−ト取り出し電極が自己整合的に形成される。
【００２０】（か）：素子分離工程（図１（ち））で、
ソース・ドレイン領域および半導体伝導チャネル上の上
部ゲ−ト電極および上部ゲ−ト取り出し電極からなる領
域以外の部分を埋め込み絶縁層に達するまで除去する
と、ゲ−ト取り出し領域のゲ−ト電極が自己整合的に露
出する。以上の工程で形成されたゲ−ト取り出し電極と
上部ゲ−ト取り出し電極にそれぞれ外部の回路への配線
を設ければ、ゲ−ト電極と上部ゲ−ト電極を個別に外部
回路と電気的に接続できる。
ソース・ドレイン領域および半導体伝導チャネル上の上
部ゲ−ト電極および上部ゲ−ト取り出し電極からなる領
域以外の部分を埋め込み絶縁層に達するまで除去する
と、ゲ−ト取り出し領域のゲ−ト電極が自己整合的に露
出する。以上の工程で形成されたゲ−ト取り出し電極と
上部ゲ−ト取り出し電極にそれぞれ外部の回路への配線
を設ければ、ゲ−ト電極と上部ゲ−ト電極を個別に外部
回路と電気的に接続できる。
【００２１】
【発明の効果】以上要するに、この発明は自己整合した
二重ゲ−ト電界効果トランジスタの実現可能な構造とそ
の製造手法を提供する。
二重ゲ−ト電界効果トランジスタの実現可能な構造とそ
の製造手法を提供する。
【図１】本発明による自己整合二重ゲ−ト電界効果トラ
ンジスタの構造と製作工程例を示す半導体伝導チャネル
を挟むソース電極とドレイン電極間の断面図である。
ンジスタの構造と製作工程例を示す半導体伝導チャネル
を挟むソース電極とドレイン電極間の断面図である。
【図２】ゲ−ト電極と上部ゲ−ト電極を電気的に接続す
る場合の、自己整合二重ゲ−ト電界効果トランジスタの
構造と、ゲ−ト電極取り出し方法の例を示す図である。
る場合の、自己整合二重ゲ−ト電界効果トランジスタの
構造と、ゲ−ト電極取り出し方法の例を示す図である。
【図３】ゲ−ト電極と上部ゲ−ト電極と外部との電気的
接続を個別にとる場合の、自己整合二重ゲ−ト電界効果
トランジスタの構造と、上下のゲ−ト電極取り出し方法
の例を示す図である。
接続を個別にとる場合の、自己整合二重ゲ−ト電界効果
トランジスタの構造と、上下のゲ−ト電極取り出し方法
の例を示す図である。
フロントページの続き (56)参考文献 特開 平４−334030（ＪＰ，Ａ) 特開 平３−155166（ＪＰ，Ａ) 特開 平３−266469（ＪＰ，Ａ) 特開 平３−54865（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (8)
- 【請求項１】 支持半導体基板の表面に埋め込み絶縁層
を、そしてさらにその上にＳＯＩ半導体層を形成したＳ
ＯＩ基板の表面から、ＳＯＩ半導体層と埋め込み絶縁層
を貫通し支持半導体基板に達する溝、あるいは埋め込み
絶縁層の内部に達する溝を形成し、 その溝の埋め込み絶縁層に接する部分にゲ−ト電極を形
成し、 前記ゲ−ト電極上に、溝周囲の埋め込み絶縁層と接する
ようにゲ−ト絶縁層を形成し、 前記ゲ−ト絶縁層上に、溝周囲のＳＯＩ半導体層に接す
るように半導体伝導チャネル層を形成し、周囲のＳＯＩ
半導体層をソース及びドレイン電極として用いることに
よって、半導体伝導チャネルとゲ−ト電極が自己整合
し、 前記半導体伝導チャネル層の上面およびＳＯＩ半導体層
の側面から構成される溝の表面に、上部ゲ−ト絶縁層を
形成し、 前記上部ゲ−ト絶縁層で下面および側面を囲まれた溝の
中に、上部ゲ−ト電極を埋め込むことによって形成され
る、前記ゲ−ト電極と前記上部ゲ−ト電極が自己整合し
た、 二重ゲート構造の 電界効果トランジスタ。 - 【請求項２】 前記ゲ−ト電極を支持半導体基板に達す
る溝に形成する場合に、前記ゲ−ト電極の支持半導体基
板に接する部分と直下の支持半導体部分を互いに異なる
伝導型の半導体として、異なるトランジスタ間を絶縁す
る請求項１に記載の電界効果トランジスタ。 - 【請求項３】 前記ゲ−ト電極と前記上部ゲ−ト電極を
電気的に接続する場合に、前記上部ゲ−ト電極形成前
に、ゲ−ト取り出し領域の前記ゲ−ト電極の一部を露出
することによって上部ゲ−ト電極形成時に上部ゲ−ト電
極と前記ゲ−ト電極を電気的に接続する請求項１に記載
の電界効果トランジスタ。 - 【請求項４】 前記ゲ−ト電極と前記上部ゲ−ト電極と
外部回路への電気的接続を個別にとる場合、前記上部ゲ
−ト絶縁層形成よりも前に、前記ゲ−ト電極と接するあ
るいは重なる位置に設けた上部ゲ−ト取り出し領域を掘
り込むことによって、自己整合的に形成される上部ゲ−
ト取り出し電極を有する請求項１に記載の電界効果トラ
ンジスタ。 - 【請求項５】 支持半導体基板の表面に埋め込み絶縁層
を、そしてさらにその上にＳＯＩ半導体層を形成したＳ
ＯＩ基板の表面から、ＳＯＩ半導体層と埋め込み絶縁層
を貫通し支持半導体基板に達する溝、あるいは埋め込み
絶縁層の内部に達する溝を形成し、 その溝の埋め込み絶縁層に接する部分にゲ−ト電極を形
成し、 前記ゲ−ト電極上に、溝周囲の埋め込み絶縁層と接する
ようにゲ−ト絶縁層を形成し、 前記ゲ−ト絶縁層上に、溝周囲のＳＯＩ半導体層に接す
るように半導体伝導チャネル層を形成し、周囲のＳＯＩ
半導体層をソース及びドレイン電極として用いることに
よって、半導体伝導チャネルとゲ−ト電極が自己整合
し、 前記半導体伝導チャネル層の上面およびＳＯＩ半導体層
の側面から構成される溝の表面に、上部ゲ−ト絶縁層を
形成し、 前記上部ゲ−ト絶縁層で下面および側面を囲まれた溝の
中に、上部ゲ−ト電極を埋め込むことによって形成され
る、前記ゲ−ト電極と前記上部ゲ−ト電極が自己整合し
た、 二重ゲート構造の 電界効果トランジスタの製造方法。 - 【請求項６】 前記ゲ−ト電極を支持半導体基板に達す
る溝に形成する場合に、前記ゲ−ト電極の支持半導体基
板に接する部分と直下の支持半導体部分を互いに異なる
伝導型の半導体として、異なるトランジスタ間を絶縁す
る請求項５に記載の電界効果トランジスタの製造方法。 - 【請求項７】 前記ゲ−ト電極と前記上部ゲ−ト電極を
電気的に接続する場合に、前記上部ゲ−ト電極形成前
に、ゲ−ト取り出し領域の前記ゲ−ト電極の一部を露出
することによって上部ゲ−ト電極形成時に上部ゲ−ト電
極と前記ゲ−ト電極を電気的に接続する請求項５に記載
の電界効果トランジスタの製造方法。 - 【請求項８】 前記ゲ−ト電極と前記上部ゲ−ト電極と
外部回路への電気的接続を個別にとる場合、前記上部ゲ
−ト絶縁層形成よりも前に、前記ゲ−ト電極と接するあ
るいは重なる位置に設けた上部ゲ−ト取り出し領域を掘
り込むことによって、自己整合的に形成される上部ゲ−
ト取り出し電極を形成した請求項５に記載の電界効果ト
ランジスタの製造方法。
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|---|---|---|---|
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| US09/536,681 US6316296B1 (en) | 1999-05-28 | 2000-03-28 | Field-effect transistor and method of manufacturing same |
| DE60036249T DE60036249T2 (de) | 1999-05-28 | 2000-03-30 | Feldeffekttransistor und dessen Herstellungsverfahren |
| EP00302663A EP1056135B1 (en) | 1999-05-28 | 2000-03-30 | Field-effect transistor and method of manufacturing same |
| CA002303471A CA2303471A1 (en) | 1999-05-28 | 2000-03-30 | Field-effect transistor and method of manufacturing same |
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|---|---|---|---|
| JP11149008A JP3086906B1 (ja) | 1999-05-28 | 1999-05-28 | 電界効果トランジスタ及びその製造方法 |
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|---|---|---|---|
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| WO2001065609A1 (en) * | 2000-02-29 | 2001-09-07 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
| DE10045045C2 (de) * | 2000-09-12 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen |
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| KR100481209B1 (ko) | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
| KR100499956B1 (ko) * | 2002-10-24 | 2005-07-05 | 전자부품연구원 | 양자채널이 형성된 모스펫을 이용한 포토디텍터 및 그제조방법 |
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| KR100625177B1 (ko) | 2004-05-25 | 2006-09-20 | 삼성전자주식회사 | 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법 |
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