JP2586508B2 - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- mos transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体層を挟む一対のゲート電極を有する
MOSトランジスタに関する。
MOSトランジスタに関する。
［発明の概要］ 本発明は、半導体層を挟んで対向する一対のゲート電
極を有するMOSトランジスタにおいて、 一方のゲート電極とセルフアラインに形成されるソー
ス領域とドレイン領域との間のチャネル長よりも、他方
のゲート電極の長さを短くしたことにより、 寄生容量を小さくし、しかも作成を容易にしたもので
ある。
極を有するMOSトランジスタにおいて、 一方のゲート電極とセルフアラインに形成されるソー
ス領域とドレイン領域との間のチャネル長よりも、他方
のゲート電極の長さを短くしたことにより、 寄生容量を小さくし、しかも作成を容易にしたもので
ある。
［従来の技術］ 従来のMOSトランジスタを、第２図に示すように、石
英基板１に多結晶シリコン（Poly-Si）を堆積した後、
パターニングにより第１ゲート電極２を形成する。次
に、石英基板１及び第１ゲート電極２の露呈面にSiO2を
CVD法を用いて堆積させてゲート絶縁層３を形成する。
さらに、ゲート絶縁層３の上に多結晶シリコンをCVD法
にて堆積させた後所定の活性層４に形成する。次に、Si
O2でなるゲート絶縁層５をCVD法にて堆積させ、このゲ
ート絶縁層５を介して活性層４の上方に、前記第１ゲー
ト２と同じゲート長を有する第２ゲート電極６を多結晶
シリコンで形成する。そして、第２ゲート電極６とセル
フアラインにソース用不純物とドレイン用不純物とをイ
オン注入してソース領域4A,ドレイン領域4Bを形成し、
これら両領域4A,4Bの間にチャネル領域4Cが形成され
る。その他、絶縁層７や、Alでなる取り出し電極8,8を
設けて大略製造されている。
英基板１に多結晶シリコン（Poly-Si）を堆積した後、
パターニングにより第１ゲート電極２を形成する。次
に、石英基板１及び第１ゲート電極２の露呈面にSiO2を
CVD法を用いて堆積させてゲート絶縁層３を形成する。
さらに、ゲート絶縁層３の上に多結晶シリコンをCVD法
にて堆積させた後所定の活性層４に形成する。次に、Si
O2でなるゲート絶縁層５をCVD法にて堆積させ、このゲ
ート絶縁層５を介して活性層４の上方に、前記第１ゲー
ト２と同じゲート長を有する第２ゲート電極６を多結晶
シリコンで形成する。そして、第２ゲート電極６とセル
フアラインにソース用不純物とドレイン用不純物とをイ
オン注入してソース領域4A,ドレイン領域4Bを形成し、
これら両領域4A,4Bの間にチャネル領域4Cが形成され
る。その他、絶縁層７や、Alでなる取り出し電極8,8を
設けて大略製造されている。
［発明が解決しようとする問題点］ しかしながら、このような従来例にあっては、第１ゲ
ート電極２と第２ゲート電極６とが同一のゲート長であ
るにも拘わらず、第１ゲート電極２と第２ゲート電極６
のズレが発生し易い。ソース領域4A,ドレイン領域4Bは
第２ゲート電極６とセルフアラインで形成されるため、
両領域4A,4Bの間に形成されるチャネル領域4Cと第１ゲ
ート電極２とにズレΔｌが発生し、第１ゲート電極２と
ソース領域4A（又はドレイン領域4B）とが相対向して重
なり合い寄生容量が大きくなり、素子特性を悪化させる
問題点を有していた。
ート電極２と第２ゲート電極６とが同一のゲート長であ
るにも拘わらず、第１ゲート電極２と第２ゲート電極６
のズレが発生し易い。ソース領域4A,ドレイン領域4Bは
第２ゲート電極６とセルフアラインで形成されるため、
両領域4A,4Bの間に形成されるチャネル領域4Cと第１ゲ
ート電極２とにズレΔｌが発生し、第１ゲート電極２と
ソース領域4A（又はドレイン領域4B）とが相対向して重
なり合い寄生容量が大きくなり、素子特性を悪化させる
問題点を有していた。
このため、第１ゲート電極２と第２ゲート電極６との
位置を正確に合わせようとすると、手間を要し、製造上
の因難性を有していた。
位置を正確に合わせようとすると、手間を要し、製造上
の因難性を有していた。
本発明は、このような問題点に着目して創案されたも
のであって、寄生容量が小さく、しかも作成容易なMOS
トランジスタを得んとするものである。
のであって、寄生容量が小さく、しかも作成容易なMOS
トランジスタを得んとするものである。
［問題点を解決するための手段］ 本発明は、半導体層を挟んで対向する一対のゲート電
極を有するMOSトランジスタにおいて、 一方のゲート電極とセルフアラインに形成されるソー
ス領域とドレイン領域との間のチャネル長よりも、他方
のゲート電極の長さを短くしたことを、その構成として
いる。
極を有するMOSトランジスタにおいて、 一方のゲート電極とセルフアラインに形成されるソー
ス領域とドレイン領域との間のチャネル長よりも、他方
のゲート電極の長さを短くしたことを、その構成として
いる。
［作用］ ソース領域及びドレイン領域は、ゲート長の長い方の
ゲート電極とセルフアラインに形成されるため、ゲート
長の短い方のゲート電極は、両ゲート電極の位置に多少
のズレが製造により生じても、ドレイン領域とソース領
域の間の領域（チャネル領域）の長さの範囲内にその両
端がおさまり、ソース領域又はドレイン領域と相対向し
て重なり合うことなく位置付けられる。そのため、寄生
容量が大きくなることが防止される。
ゲート電極とセルフアラインに形成されるため、ゲート
長の短い方のゲート電極は、両ゲート電極の位置に多少
のズレが製造により生じても、ドレイン領域とソース領
域の間の領域（チャネル領域）の長さの範囲内にその両
端がおさまり、ソース領域又はドレイン領域と相対向し
て重なり合うことなく位置付けられる。そのため、寄生
容量が大きくなることが防止される。
［実施例］ 以下、本発明に係るMOSトランジスタの詳細を図面に
示す実施例に基づいて説明する。なお、従来例と同一部
分には同一の符号を付してその説明を省略する。
示す実施例に基づいて説明する。なお、従来例と同一部
分には同一の符号を付してその説明を省略する。
本実施例においては、第１ゲート電極２のゲート長l1
を第２ゲート電極６のゲート長l2よりも稍々短くなるよ
うに、多結晶シリコンで形成する。次に、ゲート絶縁層
３はSiO2で形成され、さらに、その上面に活性層４が多
結晶シリコンで形成されている。そして、活性層４の上
面には、ゲート絶縁層５を介して第２ゲート電極６が形
成されている。ここで、第２ゲート電極６を形成する工
程においては、第２ゲート電極６の中心が、前記第１ゲ
ート電極２の中心の真上に位置するべく形成されるので
あるが、ゲート絶縁層3,活性層4,ゲート絶縁層５と積層
する工程を経てから行われるため、わずかに位置がズレ
る場合が多い。
を第２ゲート電極６のゲート長l2よりも稍々短くなるよ
うに、多結晶シリコンで形成する。次に、ゲート絶縁層
３はSiO2で形成され、さらに、その上面に活性層４が多
結晶シリコンで形成されている。そして、活性層４の上
面には、ゲート絶縁層５を介して第２ゲート電極６が形
成されている。ここで、第２ゲート電極６を形成する工
程においては、第２ゲート電極６の中心が、前記第１ゲ
ート電極２の中心の真上に位置するべく形成されるので
あるが、ゲート絶縁層3,活性層4,ゲート絶縁層５と積層
する工程を経てから行われるため、わずかに位置がズレ
る場合が多い。
前記活性層４には、第２ゲート電極６セルフアライン
にソース領域4A及びドレイン領域4Bが形成されるため、
両領域4A,4B間のチヤネル領域4Cのチヤネル長は第２ゲ
ート電極６のゲート長と同一となっている。
にソース領域4A及びドレイン領域4Bが形成されるため、
両領域4A,4B間のチヤネル領域4Cのチヤネル長は第２ゲ
ート電極６のゲート長と同一となっている。
そのため、第１ゲート電極２は、ゲート絶縁層３を介
してチヤネル領域4Cの範囲内におさまって対向配置する
ことになる。
してチヤネル領域4Cの範囲内におさまって対向配置する
ことになる。
以上、実施例について説明したが、この他に各種の設
計変更が可能であり、所謂両面ゲートを有すMOSトラン
ジスタであれば、他の材質を用いて成るものでも本発明
を適用出来ることは勿論である。
計変更が可能であり、所謂両面ゲートを有すMOSトラン
ジスタであれば、他の材質を用いて成るものでも本発明
を適用出来ることは勿論である。
［発明の効果］ 以上の説明から明らかなように、本発明に係るMOSト
ランジスタにあっては、寄生容量が小さくなり、しかも
製造が容易となる効果がある。
ランジスタにあっては、寄生容量が小さくなり、しかも
製造が容易となる効果がある。
第１図は本発明に係るMOSトランジスタの断面図、第２
図は従来例を示す断面図である。 ２……第１ゲート電極、４……活性層、4A……ソース領
域、4B……ドレイン領域、4C……チャネル領域、６……
第２ゲート電極。
図は従来例を示す断面図である。 ２……第１ゲート電極、４……活性層、4A……ソース領
域、4B……ドレイン領域、4C……チャネル領域、６……
第２ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大嶋 健文 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 林 祐司 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 前川 敏一 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 松下 孟史 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭61−281558（ＪＰ，Ａ) 特開 昭63−237575（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体層を挟んで対向する一対のゲート電
極を有するMOSトランジスタにおいて、 一方のゲート電極とセルフアラインに形成されるソース
領域とドレイン領域との間のチャネル長よりも、他方の
ゲート電極の長さを短くしたことを特徴とするMOSトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216589A JP2586508B2 (ja) | 1987-08-31 | 1987-08-31 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216589A JP2586508B2 (ja) | 1987-08-31 | 1987-08-31 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6459864A JPS6459864A (en) | 1989-03-07 |
| JP2586508B2 true JP2586508B2 (ja) | 1997-03-05 |
Family
ID=16690788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62216589A Expired - Lifetime JP2586508B2 (ja) | 1987-08-31 | 1987-08-31 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586508B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3086906B1 (ja) | 1999-05-28 | 2000-09-11 | 工業技術院長 | 電界効果トランジスタ及びその製造方法 |
| JP6166128B2 (ja) * | 2013-08-20 | 2017-07-19 | ソニーセミコンダクタソリューションズ株式会社 | 放射線撮像装置および放射線撮像表示システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281558A (ja) * | 1985-06-07 | 1986-12-11 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPS6230379A (ja) * | 1985-07-31 | 1987-02-09 | Seiko Epson Corp | 薄膜トランジスタ |
-
1987
- 1987-08-31 JP JP62216589A patent/JP2586508B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6459864A (en) | 1989-03-07 |
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