KR0167267B1 - 반도체 소자의 측벽 제조방법 및 그 구조 - Google Patents
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Abstract
본 발명은 반도체 소자의 측벽 제조 방법에 관한 것으로, 실리콘 기판상의 액티브 영역에 형성된 게이트와; 상기 게이트의 측면에 순차로 형성된 얇은 산화막 스페이서 및 질화 규소막 스페이서로 구성하는 것을 특징으로 하는 반도체 소자의 측벽 구조이며, 소자 격리 영역과 액티브 영역이 정의된 기판 실리콘 상의 액티브 영역에 게이트를 형성하는 공정과; 상기 게이트 형성후 그 위에 얇은 산화막을 형성하는 공정과; 상기 산화막위에 질화 규소막을 형성하는 공정과; 상기 질화 규소막을 식각하여 스페이서를 형성하는 공정을 포함하여 소자 제조를 완료함으로써, 실리콘 기판과 폴리 실리콘 상단부의 손상을 최소화 할 수 있고 고절연 LDD 스페이서의 형성을 가능하게 한다.
Description
제1도는 종래 기술에 따른 반도체 소자의 측벽 제조 방법의 제1실시예를 도시한 공정 수순도.
제2도는 종래 기술에 따른 반도체 소자의 측벽 제조 방법의 제2실시예를 도시한 공정 수순도.
제3도는 본 발명에 따른 반도체 소자의 측벽 제조 방법을 도시한 공정 수순도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 실리콘 기판 2, 12 : 필드 산화막
3, 13 : 게이트 산화막 4, 14 : 폴리 실리콘
5, 15 : 산화막 6, 16 : 질화규소막
5a, 15a : 산화막 스페이서 6a, 16a : 질화규소막 스페이서
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 엘디디(LDD) 구조를 위한 측벽 스페이서 형성 제조 방법에 질화규소막을 이용함으로써 폴리 실리콘의 손상이 없는 고절연의 반도체 메모리 소자 LDD 제조에 적용가능하도록 한 반도체 소자의 측벽 제조 방법 및 그 구조에 관한 것이다.
일반적으로, 숏 채널 효과의 핫 캐리어 이펙트의 방지책으로써 LDD 구조를 이용하는데, 이 LDD 구조는 게이트 폴리 실리콘에 측벽을 형성함으로써 이루어진다.
종래의 측벽 스페이서 형성 제조의 공정 수순도를 첨부된 제1도 및 제2도에 도시한다.
먼저, 제1도에 도시된 공정 수순도를 참조하여 산화막 스페이서 제조 공정을 살펴보면 다음과 같다.
우선, 제1도의 (a)에 도시된 바와 같이 실리콘 기판(1)에 LOCOS(LOCAL OXIDATION OF SILICION) 공정으로 필드 산화막(2)을 형성하고 제1도의 (b)에 도시된 바와 같이 게이트 산화막(3)과 폴리 실리콘(4)을 형성한다.
이때, 폴리 실리콘(4)의 도핑을 위하여 그 폴리 실리콘(4)의 표면에 오산화인(P2O5)을 증착시켜 확산 주입한 후 제거한다. 그 다음 사진 식각 공정을 수행하여 제1도의 (c)에 도시된 바와 같이 게이트 산화막(3) 및 폴리 실리콘(4) 게이트를 형성한다.
상기 공정 후, 제1도의 (d)에 도시된 바와 같이 LDD 측벽 스페이서의 형성을 위한 산화막(5)을 증착시킨 다음 이 산화막(5)을 에치 백하여 제1도의 (e)에 도시된 바와 같이 산화막 스페이서(5a)를 형성함으로써 공정 진행이 완료된다.
그러나, 상기 언급한 산화막 스페이서(5a)는 고절연(HIGH DIELECTIC) LDD 구조를 형성하기 어렵다는 단점을 가지게 된다.
다음으로, 제2도에 도시된 공정 수순도를 참조하여 질화 규소막 스페이서 제조 공정을 살펴보면 다음과 같다.
우선, 제1도의 (a)내지 (c)에서 설명된 바와 같이 게이트 산화막(3) 및 폴리 실리콘(4) 게이트를 형성하고 제2도의 (a) 및 제2도의 (b)에 도시된 바와 같이 질화 규소막(6)을 형성한 후 식각하여 질화 규소막 스페이서(6a)를 형성함으로써 공정 진행을 완료한다.
그러나, 상기 언급한 질화 규소막 스페이서(6a)는 질화 규소막 식각시 게이트 폴리 실리콘과 활성 영역의 실리콘이 손상되는 단점을 가지게 된다.
이에 본 발명은 상기와 같은 단점들을 개선하기 위하여 창안된 것으로, 얇은 산화막의 완충(BUPPER)효과를 이용함으로써 기판 실리콘과 폴리 실리콘 상단부의 손상을 최소로 하고 고절연의 LDD 구조 형성 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 측벽 제조 방법은 소자 격리 영역과 액티브 영역이 정의된 실리콘 기판 상의 액티브 영역에 게이트를 형성하는 공정과; 상기 게이트 형성 후 그 위에 얇은 산화막을 증착하는 공정과; 상기 얇은 산화막가위에 질화 규소막을 증착하는 공정과; 상기 질화 규소막을 식각하여 스페이서를 형성하는 공정을 포함하여 제조되는 것을 특징으로 한다.
상기 공정 결과, 실리콘 기판과 폴리 실리콘의 손상을 줄일 수 있고 고절연의 스페이서를 형성시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 실리콘 기판과 폴리 실리콘의 손상을 줄여서 고절연 LDD 구조를 형성할 목적으로 스페이서의 형성구조를 변화시킨 것으로, 제3도에 도시된 공정 수순도를 참조하여 살펴보면 다음과 같다.
먼저, 상기 제1도의 (a)내지 (c)에서 설명된 바와 같이 실리콘 기판(11)상의 액티브 영역에 게이트 산화막(13) 및 폴리 실리콘(14) 게이트를 형성한 후 제3도의 (a)에 도시된 바와 같이 얇은 산화막(13)을 형성한다.
여기서, 그 얇은 산화막(15)은 500Å 이하의 두께로 증착한다.
이 후, 그 얇은 산화막(15)에 제3도의 (b)에 도시된 바와 같이 질화 규소막(16)을 증착한다.
이어서, 제3도의 (c)에 도시된 바와 같이 질화 규소막(16)을 식각하여 산화막 스페이서(15a) 및 질화 규소막 스페이서(16a)를 형성한다.
이때, 질화 규소막(16) 식각 공정시 단순히 질화 규소막(16)만 있는 상태에서 식각하는 것보다 얇은 산화막(15)과 함께 식각하는 것이 공정이 더 용이하다.
이 경우, 질화 규소막(16)과 얇은 산화막(15)의 식각 선택비(SELECTIVITY)로 인해 실리콘 기판(11)과 폴리 실리콘(4)에 절대로 손상을 가하지 않게 된다.
상술한 바와 같이 본 발명에 의하면, 얇은 산화막의 완충 효과로 실리콘 기판과 폴리 실리콘의 손상을 최소화 할 수 있고 얇은 산화막을 포함한 질화 규소막의 식각 공정으로 공정이 용이해질 뿐 아니라 고절연 LDD 스페이서의 형성을 가능하게 한다.
Claims (4)
- 소자 격리 영역과 액티브 영역이 정의된 실리콘 기판 상의 액티브 영역에 게이트를 형성하는 공정과; 상기 게이트 형성 후 그 위에 얇은 산화막을 증착하는 공정과; 상기 산화막위에 질화 규소막을 증착하는 공정과; 상기 질하 규소막을 식각하여 스페이서를 형성하는 공정으로 제조되는 것을 특징으로 하는 반도체 소자의 측벽 제조 방법.
- 제1항에 있어서, 얇은 산화막은 500Å 이하의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 측벽 제조 방법.
- 실리콘 기판상의 액티브 영역에 형성된 게이트와; 상기 게이트의 측면에 순차로 형성된 얇은 산화막 스페이서 및 질화 규소막 스페이서로 구성하는 것을 특징으로 하는 반도체 소자의 측벽 구조.
- 제3항에 있어서, 얇은 산화막 스페이서는 500Å 이하의 두께로 형성하여 된 것을 특징으로 하는 반도체 소자의 측벽 구조.
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