TWI828907B - 半導體製程 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 184
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 111
- 239000000243 solution Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- KCWYOFZQRFCIIE-UHFFFAOYSA-N ethylsilane Chemical compound CC[SiH3] KCWYOFZQRFCIIE-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一種半導體製程，包含提供基板；形成閘極疊層於基板上；形成側壁間隔物於閘極疊層的側壁；形成虛置間隔物於基板上且側壁間隔物旁，虛置間隔物包含第一絕緣間隔層及第二絕緣間隔層，第一絕緣間隔層介於側壁間隔物及第二絕緣間隔層之間；以及利用具高蝕刻選擇比的磷酸溶液移除第二絕緣間隔層，且保留第一絕緣間隔層，藉以利用第一絕緣間隔層保護側壁間隔物避免被磷酸損傷，因此可減少後續需再形成側壁間隔物的製程，具有節省製程成本的優點。
Description
本發明有關一種半導體製程，尤其是一種關於側壁間隔物的半導體製程。
一般金屬氧化物半導體(MOS)器件的製程中，常需利用材料間隔物(material spacer)的建構來幫助控制和定義MOS的源極和汲極區域中摻雜劑的注入。例如，在LDD(輕摻雜汲極)區域的製程中，經常使用間隔物以促進汲極/源極區域和LDD區域的不同摻雜水平，LDD區域可以由橫向間隔物尺寸和熱驅動週期控制，並且可以獨立於源極和汲極注入深度。
因此，對於在MOS器件之閘極疊層的側壁上形成間隔物的製程而言，如何有效增加間隔物的製程可靠度且降低製程成本是業界所極力追求的。
本發明提供一種半導體製程，可減少後續需再形成側壁間隔物的製程，具有節省製程成本的優點。
本發明所提供的半導體製程包括提供基板；形成閘極疊層於基板上；形成側壁間隔物於閘極疊層的側壁；形成虛置間隔物於基板上且側壁間隔物旁，虛置間隔物包含第一絕緣間隔層及第二絕緣間隔層，第一絕緣
間隔層介於側壁間隔物及第二絕緣間隔層之間；以及利用具高蝕刻選擇比的磷酸溶液移除第二絕緣間隔層，且保留第一絕緣間隔層。
在本發明的一實施例中，上述之第一絕緣間隔層為氧化物，第二絕緣間隔層為氮化矽物。
在本發明的一實施例中，上述之磷酸溶液對氮化矽物及氧化物的蝕刻選擇比大於150。
在本發明的一實施例中，上述之磷酸溶液的溫度介於150度至175度之間。
在本發明的一實施例中，於移除上述之第二絕緣間隔層之後，更包含利用氫氟酸完全移除第一絕緣間隔層。
在本發明的一實施例中，於移除上述之第二絕緣間隔層之後，更包含利用氫氟酸部分移除第一絕緣間隔層，使殘留之第一絕緣間隔層具有一寬度。
在本發明的一實施例中，於移除上述之第一絕緣間隔層之後，更包含以側壁間隔物作為罩幕，於基板內進行輕摻雜汲極佈植。
在本發明的一實施例中，上述之側壁間隔物包括第一間隔層及第二間隔層，第二間隔層位於第一間隔層的外側，虛置間隔物位於第二間隔層旁。
在本發明的一實施例中，上述之第一間隔層為氧化物，第二間隔層為氮化矽物。
在本發明的一實施例中，上述之第一絕緣間隔層的厚度大於第一間隔層的厚度，第二絕緣間隔層的厚度大於第二間隔層的厚度。
在本發明的一實施例中，上述之閘極疊層由下而上包括閘極介電層、複晶矽層以及硬遮罩。
本發明因採用在閘極疊層的側壁設置側壁間隔物後，將包含有第一絕緣間隔層及第二絕緣間隔層的虛置間隔物設置在側壁間隔物旁，並以具有高選擇比的磷酸溶液去除第二絕緣間隔層，保留第一絕緣間隔層，藉以保護側壁間隔物避免被磷酸損傷，因此可減少後續需再形成側壁間隔物的製程，具有節省製程成本的優點。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下。
10:基板
12:閘極疊層
14:閘極介電層
16:複晶矽層
18:硬遮罩
20:側壁間隔物
22:第一間隔層
24:第二間隔層
26:第一絕緣層
28:第二絕緣層
30:虛置間隔物
32,32':第一絕緣間隔層
34:第二絕緣間隔層
w:厚度
36:輕摻雜汲極區域
38:磷酸溶液
40:氫氟酸
圖1A至圖1I是本發明一實施例半導體製程的剖面示意圖。
圖1A至圖1I是本發明一實施例半導體製程的剖面示意圖，如圖1A所示，提供一基板10，例如矽基板(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基板(silicon germanium substrate)、碳化矽基板(silicon carbide substrate)或矽覆絕緣(silicon on insulation，SOI)基板。之後，如圖1B所示，形成閘極疊層12於基板10上，於一實施例中，閘極疊層12包含閘極介電層14、複晶矽層16及硬遮罩18，其中閘極介電層14例如包含氧化矽或氮化矽，可由臭氧氧化法、化學氣相沉積、原子層沉積或其他合適方式形成；複晶矽層16例如為不具任何摻質的複晶矽材料，或者為具有摻質的複晶矽材料，複晶矽層16可在化學氣相沉積製程中使用矽烷或乙矽烷作為化學氣體以形成；硬遮罩18例如為為氮化矽、氮氧化矽、氧化矽，或其他類似之材質。
之後，如圖1C所示，形成側壁間隔物20於閘極疊層12的側壁，於一實施例中，側壁間隔物20例如包含第一間隔層22及第二間隔層24，第二間隔層24位於第一間隔層22的外側，第一間隔層22較佳為氧化物，第二間隔層24較佳為氮化矽物，在其他實施例中，側壁間隔物20可為單層或多層結構，材質可為氧化層、氮化矽層、氮氧化矽層、且/或其他的介電材料。形成側壁間隔物20的方法可為一般常見之技術，如電漿增強式化學氣相沈積(PECVD)、低壓化學氣相沉積法(LPCVD)、次大氣壓化學氣相沉積技術(sub-atmosphere CVD，簡稱SACVD)、或其他合適之方法。於一實施例中，第一間隔層22的厚度例如為15唉(Å)，第二間隔層24的厚度例如為165Å。
之後，形成虛置間隔物於基板10上且側壁間隔物20旁，圖1D至圖1F所示為形成虛置間隔物的方法，其中，如圖1D所示，先形成第一絕緣層26以覆蓋基板10、閘極疊層12及側壁間隔物20，於一實施例中，第一絕緣層26例如以原子層沈積(Atomic Layer Deposition，ALD)方式形成，且第一絕緣層26的材質例如為氧化物；接著，如圖1E所示，形成第二絕緣層28以覆蓋第一絕緣層26，第二絕緣層28的材質例如為氮化矽物；之後進行蝕刻製程以移除部分第一絕緣層26及部分第二絕緣層28，保留部分第一絕緣層26及部分第二絕緣層28作為虛置間隔物30，虛置間隔物30設置於側壁間隔物20的第二間隔層24旁，如圖1F所示，其中虛置間隔物30包含第一絕緣間隔層32及第二絕緣間隔層34，第一絕緣間隔層32介於側壁間隔物20(第二間隔層24)及第二絕緣間隔層34之間；於一實施例中，第一絕緣間隔層32例如呈L形且設置於側壁間隔物20的側邊，第二絕緣間隔層34位於第一絕緣間隔層32的外側。於一實施例中，第一絕緣間隔層32的厚度大於第一間隔層22的厚度，第二絕緣間隔層34的厚度大於第二間隔層24的厚度，其中第一絕緣間隔層32的厚度例如為30Å，第二絕緣間隔層34的厚度例如為220Å。
之後，利用一具高蝕刻選擇比的磷酸溶液38移除第二絕緣間隔層34，且保留第一絕緣間隔層32，如圖1G所示。其中，磷酸溶液38對氮化矽物及氧化物的蝕刻選擇比大於150，亦即磷酸溶液38對氧化物的蝕刻速率非常低，在移除以氮化矽物作為材質的第二絕緣間隔層34時，不致傷害以氧化物作為材質的第一絕緣間隔層32，如此將第一絕緣間隔層32保留於側壁間隔物20的側邊。於一實施例中，磷酸溶液38的溫度可介於150度至175度之間。
其中，於一實施例中，硬遮罩18(標示於圖1F)的材質較佳者為使用與第二絕緣間隔層34相同的材質，優選為氮化矽，如圖1G所示，使得當利用磷酸溶液38移除第二絕緣間隔層34時可同時移除硬遮罩18。
於一實施例中，可接續依據需求利用氫氟酸40對第一絕緣間隔層32進行完全移除移除或部分移除，如圖1H所示，於一實施例中，利用氫氟酸40移除第一絕緣間隔層32的一部份，使剩餘之第一絕緣間隔層32'具有一厚度w，其中，氫氟酸40以蝕刻方式移除部分第一絕緣間隔層32，且經由先進製程控制(advanced process control，APC)控制第一絕緣間隔層32'的剩餘厚度w，以達到減少後段製程變異的目的。其中，先進製程控制系統中具有資料庫，資料庫中包含離子植入之導電型、摻質的種類、離子植入製程的參數對於第一絕緣間隔層32'的材料與膜厚的對應關係的查詢表或查詢程式，其中，查詢表或查詢程式包括由各種第一絕緣間隔層32'實際測量膜層的膜厚以及以具有該膜厚的第一絕緣間隔層32'為罩幕改變各種參數進行各種離子植入製程所得到臨界電壓的對應關係。
於一實施例中，於完全或部分移除第一絕緣間隔層32之後，如圖1I所示，更以側壁間隔物20及可控制厚度的剩餘之第一絕緣間隔層32'作為罩幕，於基板10內進行輕摻雜汲極佈植，以形成輕摻雜汲極區域36，其中
輕摻雜汲極佈植例如為N型淡摻植汲極佈植。又於一實施例中，於進行輕摻雜汲極佈植之後所進行的清洗過程中，並可同時將部分之側壁間隔物20及可控制的剩餘之第一絕緣間隔層32'移除，使側壁間隔物20及第一絕緣間隔層32'未凸出於複晶矽層16。
在本發明實施例半導體製程中，在閘極疊層的側壁設置側壁間隔物後，將包含有第一絕緣間隔層(氧化物)及第二絕緣間隔層(氮化矽物)的虛置間隔物設置在側壁間隔物旁，並以具有高蝕刻選擇比的磷酸溶液去除第二絕緣間隔層，保留第一絕緣間隔層，如此藉由第一絕緣間隔層保護側壁間隔物避免被磷酸溶液損害，以減少由於側壁間隔物的損傷而需利用更多其他製程來進行側壁間隔物的再形成(reform)所導致之高製程成本的問題，因此本發明實施例半導體製程因減少後續側壁間隔物的再形成製程，而具有降低成本的優點。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20:側壁間隔物
32:第一絕緣間隔層
38:磷酸溶液
Claims (14)
- 一種半導體製程，包括：提供一基板；形成一閘極疊層於該基板上；形成一側壁間隔物於該閘極疊層的一側壁；形成一虛置間隔物於該基板上且該側壁間隔物旁，該虛置間隔物包含一第一絕緣間隔層及一第二絕緣間隔層，該第一絕緣間隔層介於該側壁間隔物及該第二絕緣間隔層之間；以及利用一具高蝕刻選擇比的磷酸溶液移除該第二絕緣間隔層，且保留該第一絕緣間隔層。
- 如請求項1所述之半導體製程，其中，形成該虛置間隔物的方法包括：形成一第一絕緣層以覆蓋該基板、該閘極疊層及該側壁間隔物；形成一第二絕緣層覆蓋該第一絕緣層；以及利用一蝕刻製程移除部分該第一絕緣層及部分該第二絕緣層，以致形成L形的該第一絕緣間隔層於該側壁間隔物的一側邊，且該第二絕緣間隔層位於該第一絕緣間隔層的外側。
- 如請求項1所述之半導體製程，其中，該第一絕緣間隔層為氧化物，該第二絕緣間隔層為氮化矽物。
- 如請求項3所述之半導體製程，其中，該磷酸溶液對該氮化矽物及該氧化物的蝕刻選擇比大於150。
- 如請求項3所述之半導體製程，其中，該磷酸溶液的溫度介於150度至175度之間。
- 如請求項1所述之半導體製程，其中，於移除該第二絕緣間隔層之後，更包含利用一氫氟酸完全移除該第一絕緣間隔層。
- 如請求項1所述之半導體製程，其中，於移除該第二絕緣間隔層之後，更包含利用一氫氟酸部分移除該第一絕緣間隔層，使剩餘之該第一絕緣間隔層具有一寬度。
- 如請求項6所述之半導體製程，其中，於移除該第一絕緣間隔層之後，更包含以該側壁間隔物作為罩幕，於該基板內進行輕摻雜汲極佈植。
- 如請求項1所述之半導體製程，其中，該側壁間隔物包括一第一間隔層及一第二間隔層，該第二間隔層位於該第一間隔層的外側，該虛置間隔物位於該第二間隔層旁。
- 如請求項9所述之半導體製程，其中，該第一間隔層為氧化物，該第二間隔層為氮化矽物。
- 如請求項9所述之半導體製程，其中，該第一絕緣間隔層的厚度大於該第一間隔層的厚度，該第二絕緣間隔層的厚度大於該第二間隔層的厚度。
- 如請求項1所述之半導體製程，其中，該閘極疊層由下而上包括一閘極介電層、一複晶矽層以及一硬遮罩。
- 如請求項12所述之半導體製程，其中，該硬遮罩的材質與該第二絕緣間隔層的材質相同。
- 如請求項13所述之半導體製程，其中，移除該第二絕緣間隔層時，同時移除該硬遮罩。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109115658A TWI828907B (zh) | 2020-05-12 | 2020-05-12 | 半導體製程 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109115658A TWI828907B (zh) | 2020-05-12 | 2020-05-12 | 半導體製程 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202143337A TW202143337A (zh) | 2021-11-16 |
| TWI828907B true TWI828907B (zh) | 2024-01-11 |
Family
ID=80783374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109115658A TWI828907B (zh) | 2020-05-12 | 2020-05-12 | 半導體製程 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI828907B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517766B2 (en) * | 2006-09-12 | 2009-04-14 | United Microelectronics Corp. | Method of removing a spacer, method of manufacturing a metal-oxide-semiconductor transistor device, and metal-oxide-semiconductor transistor device |
| US8835936B2 (en) * | 2012-11-15 | 2014-09-16 | Globalfoundries Inc. | Source and drain doping using doped raised source and drain regions |
-
2020
- 2020-05-12 TW TW109115658A patent/TWI828907B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517766B2 (en) * | 2006-09-12 | 2009-04-14 | United Microelectronics Corp. | Method of removing a spacer, method of manufacturing a metal-oxide-semiconductor transistor device, and metal-oxide-semiconductor transistor device |
| US8835936B2 (en) * | 2012-11-15 | 2014-09-16 | Globalfoundries Inc. | Source and drain doping using doped raised source and drain regions |
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|---|---|
| TW202143337A (zh) | 2021-11-16 |
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