JP2007142430A - オフセット・スペーサ形成用の酸化に先立つ半導体基板への窒素のイオン注入方法 - Google Patents
オフセット・スペーサ形成用の酸化に先立つ半導体基板への窒素のイオン注入方法 Download PDFInfo
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Abstract
【解決手段】ゲート誘電体膜とその上のゲート電極とを含むゲート電極スタックを形成する。2窒素原子または窒素原子あるいはその両方を、2窒素原子は最大エネルギー10keV以下、窒素原子は最大エネルギー5keV以下で、かつ1000℃以下の温度と30分以下の時間で、スタックを除く基板内に注入する。次いで、スタックのサイドウォール上に酸化シリコンのオフセット・スペーサを形成し、ソース/ドレイン・エクステンション領域を形成する。オフセット・スペーサの外面上に窒化物のサイドウォール・スペーサを形成する。次いで、サイドウォール・スペーサを除く基板にソース/ドレイン領域を形成する。
【選択図】なし
Description
図1は、シャロー・トレンチ13Tが形成されている上面を有する半導体基板11を含む、製造初期段階のデバイス10の略断面図である。シャロー・トレンチ13Tには誘電体材料が充填され、シャロー・トレンチ・アイソレーション(STI)誘電体領域13を形成している。基板11のSTI誘電体領域13は、図16のステップAに従って形成される。STI誘電体領域13は、当分野の技術者がよく理解しているように、半導体基板11の左側のPFET領域の上部を、半導体基板11の右側のNFET領域の上部から分離している。
図16のステップBに明記したように、次のステップは、基板11のPFET領域をドーピングすることである。図2は、図16のステップBを実行中の図1のデバイス10を示す。このステップでは、第1の一時的フォト(好ましくはフォトレジストPR)マスク14Mを、STI誘電体領域13の右側のNFET領域の上に形成し、少なくともその表面の一部を覆う。図示のように、マスク14Mを所定の位置に置いた状態でSTI誘電体領域13の左側のPFET領域をN型ドーパント・イオン14Iでドーピングし、これによりSTI誘電体領域13の左側にN−SUB領域14を形成する。好ましくは、N−SUB領域14は基板11に形成されたN型ウェルを含む。次いで、マスク14MをはがしてNFET領域の上面を露出させる。
図16のステップCに明記したように、次のステップは、基板11のNFET領域をドーピングすることである。図3は、図16のステップCを実行中の図2のデバイス10を示す。このステップでは、第2の一時的フォト(好ましくはフォトレジストPR)マスク15Mを、STI誘電体領域13の左側のPFET領域の上に形成し、少なくともその表面の一部を覆う。図示のように、マスク15Mを所定の位置に置いた状態でデバイス10の右側のNFET領域をP型ドーパント・イオン15Iでドーピングし、これによりシャロー・トレンチ13Tの右側にP−SUB領域15を形成する。次いで、マスク15MをはがしてPFET領域のN−SUB領域14の上面を露出させる。
図4は、図16におけるステップDの後の図3のデバイス10を示す。このステップでは、ブランケット・ゲート誘電体薄膜12が形成され、基板11とSTI誘電体領域13を覆う。ゲート誘電体膜12は、通常約0.8nmから約10nmの厚みであり、好ましくは、熱酸化法または化学堆積法などの方法によって堆積される。好ましくは、ゲート誘電体膜12は、酸化シリコン、酸窒化シリコン、酸化ハフニウム、ケイ酸ハフニウム、酸化アルミニウム、ケイ酸アルミニウム、窒化シリコン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、ケイ酸タンタルからなる群から選択される材料からなる。類似の特性を有する材料を使用することができる。
図5は、図16におけるステップEの後の図4のデバイス10を示す。このステップでは、ゲート誘電体膜12の上にゲート電極層20を堆積する。ゲート電極層20はポリシリコンから構成することが好ましいが、アモルファス・シリコン、あるいは、タングステン、タングステン・シリサイド、またはニッケル・シリサイドなどの金属または金属シリサイドから構成してもよい。ゲート電極層20がポリシリコンからなる場合、その厚みは通常約50nmから約200nmであることが好ましく、ポリシリコンは低圧化学気相成長(LPCVD)法または常圧化学気相成長などのプロセスによって堆積される。ゲート電極20がアモルファス・シリコン(a−Si)膜16からなる場合、その厚みは通常約50nmから約200nmであることが好ましく、アモルファス・シリコン膜は低圧化学気相成長(LPCVD)法または常圧化学気相成長(APCVD)法などのプロセスによって堆積される。アモルファス・シリコン(a−Si)薄膜20を堆積するには、プロセスは、シラン(SiH4)またはジクロロシラン(SiH2Cl2)などの代表的な前駆体で開始することができる。アモルファス・シリコン(a−Si)薄膜16は、LPCVDを用いて、約490℃から540℃の範囲の温度、かつ約0.05トルから50トルの範囲の圧力で、SiH4の流量を約100slmから1500slmの範囲として堆積することが好ましい。
図6は、図16におけるステップFを実行後の図5のデバイス10を示す。このステップでは、基板11の左側のPFET領域を覆うゲート電極層20のP型ドープPFET領域20Aを形成する。図6は、図16におけるステップFを実行中の図5のデバイス10を示す。このステップでは、第3の一時的フォト(好ましくはフォトレジストPR)マスク27Pが、NFET領域上方のゲート電極層20の右側を覆って形成されている。図示のように、STI誘電体領域13の左側のPFET領域上方のゲート電極層20の部分は、P型ドーパント・イオン21Pでドーピングされている。これによりSTI誘電体領域13の左側にP型ドープ・ポリシリコンのゲート電極領域20Aが形成される。次いで、マスク27Pを剥ぎ取って、デバイス10の右側のドーピングされていないポリシリコンのゲート電極領域20Bを露出させる。
図7は、図16におけるステップGを実行後の図6のデバイス10を示す。このステップでは、基板11の右側のNFET領域を覆うゲート電極層20のN型ドープNFETゲート電極領域20Bを形成する。図7は、図16におけるステップGを実行中の図6のデバイス10を示す。このステップでは、第4の一時的フォト(好ましくはフォトレジストPR)マスク27Nが、PFET領域上方のゲート電極層20の左側を覆って形成されている。図示のように、STI誘電体領域13の右側のNFET領域上方のゲート電極層20の部分は、N型ドーパント・イオン21Nでドーピングされている。これによりSTI誘電体領域13の右側にN型ドープ・ポリシリコンのゲート電極領域20Bが形成される。次いで、マスク27Nを剥ぎ取って、デバイス10の左側のP型ドープ・ポリシリコンのゲート電極領域20Aを露出させる。
図8は、図16におけるステップGの後の図7のデバイス10を示す。このステップでは、PFET領域のN−SUB領域14の中央部を覆って配置されたゲート電極マスク26P、ならびにNFET領域のP−SUB領域15の中央部を覆って配置された同様のゲート電極マスク26Nが形成される。
図9は、図16におけるステップIの後の図8のデバイス10を示す。このステップでは、ドープ・ポリシリコン層20を異方性エッチングして、マスク26P/26Nを除いて、ゲート電極領域20A/20B(P型ドープ・ポリシリコンのゲート電極領域20AおよびNFETゲート電極領域20B)ならびにゲート誘電体膜12から形成されたゲート誘電体領域12を形成し、N−SUB領域14の上にゲート電極スタック23Pを、P−SUB領域15の上にゲート電極スタック23Nを形成する。ゲート電極スタック23P/23Nは、ドープ・ポリシリコン領域20A/20Bの垂直に延出している側部およびゲート誘電体領域12の垂直に延出している側部に、露出したサイドウォールSWを有する。
図10は、図16におけるステップJを実行中の図9のデバイス10を示す。このステップでは、窒素分子(N2)または窒素原子あるいはその両方22Nを、ゲート電極スタック23P/23Nを除くN−SUB領域14およびP−SUB領域15を含む基板11の上面に注入して、N−SUB領域14とP−SUB領域15両方の上面に薄い窒素注入領域22を形成する。上記の窒素分子または窒素原子あるいはその両方22Nは、N−SUB領域14とP−SUB領域15両方の露出した上面を含めて、半導体基板11の露出した水平面、すなわち上面に酸化物が形成されるのを抑制する目的でイオン注入される。このステップで注入される窒素の化学種は、通常、2窒素原子または窒素原子あるいはその両方である。すなわち、窒素の注入は、窒素原子または2窒素原子あるいはその両方の形態の窒素を用いて行い、前記ゲート電極スタック23P/23Nを除く基板11に注入される。窒素注入の典型的な条件は、約2keVから約10keVの範囲の低エネルギーで行われる。2窒素原子の場合は、その用量は約5×1013/cm2から約1×1015/cm2の範囲であり、好ましくは約2×1014/cm2である。窒素原子の場合は、そのエネルギーは約1keVから約5keVであり、その用量は約1×1014/cm2から約2×1015/cm2の範囲である。
図11は、図16におけるステップKの後の図10のデバイス10を示す。このステップでは、ゲート電極スタック23P/23Nの上面からマスク26P/26Nを剥ぎ取った後、酸化シリコン(例えば、二酸化シリコン)からなるオフセット・スペーサ24を形成する。このオフセット・スペーサ24は、半導体基板11の一部の上方、ゲート電極スタック23P/23Nの垂直に延在するサイドウォールSW上に、ゲート電極スタックを酸化してオフセット・スペーサを形成する通常の方法に従って酸化することによって形成される。窒素注入領域22は、半導体基板11のN−SUB領域14およびP−SUB領域15両方の上(外部水平)面に酸化シリコンが形成されるのを抑制する役割を果たす。次いで、酸化シリコンは、ゲート電極スタック23P/23NのサイドウォールSW上に優先的に成長する。これは、エクステンション・インプラント31P/31N(図12に示す)をオフセットさせるのに必要である。サイドウォールSWと比べると、エクステンション・インプラント31P/31NをステップLにおいて受入れるN−SUB領域14およびP−SUB領域15両方の上(外部水平)シリコン面には酸化シリコンの成長は少ない。酸化は、炉内で、約800℃(700℃から1000℃の間)で約10分間(5から30分間)行われる。窒素注入によって、水平シリコン面上の酸化シリコンはゲート電極スタックのサイドウォール上の酸化シリコンより著しく薄いので、本プロセスのこの時点において、最少のDHFエッチングにより、ゲート・サイドウォールからの酸化シリコンを完全には除去することなく、この水平部分の酸化シリコンを完全に除去することができる。約20Åを目標にDHFで酸化物をエッチングすると、図19/20に示す寸法に基づくゲート電極スタックのサイドウォール上には約20Åが残るであろう。本発明による窒素注入方法をさらに最適化することにより、ゲート電極サイドウォール上のオフセット・スペーサの酸化シリコンの厚みと、半導体基板11の上面の酸化シリコンの厚みの間に、さらに大きな酸化の差を達成することができると思われる。
図12は、図16におけるステップLの後の図11のデバイス10を示す。このステップでは、オフセット・スペーサ24と位置を合わせて、ゲート・スタックに隣接してS/Dエクステンション31P/31Nを形成する。エクステンション31P/31Nの形成には、デバイス10のPFETおよびNFET領域を順次マスキングし、P型ドーパントをPFET領域のN−SUB14の表面に注入してP型ドープ・エクステンション領域31Pを形成し、N型ドーパントをNFET領域のP−SUB15の表面に注入してN型ドープ・エクステンション領域31Nを形成する通常のステップを要する。要約すると、当分野の技術者がよく理解しているように、通常のマスクを形成した後イオン注入ステップを行う。イオン注入はPFETおよびNFET領域で順次行われる。
図13は、図16におけるステップMの後の図12のデバイス10を示す。このステップでは、ゲート電極スタック23P/23Nおよびオフセット・スペーサ24を含めて、デバイス10の上面を覆ってブランケット窒化シリコン層28Bを堆積する。ブランケット窒化シリコン層28Bは、当分野の技術者に周知の方法を用いて、窒化シリコンCVD堆積法によって形成されることが好ましい。
図14は、図16におけるステップNの後の図13のデバイス10を示す。このステップでは、当分野の技術者に周知の方法を用いて、窒化シリコン層28Bを異方性エッチバックすることにより窒化シリコンなどの誘電体からなるサイドウォール・スペーサ28を形成する。
図15は、図16におけるステップNの後の図14のデバイス10を示す。このステップでは、それぞれサイドウォール・スペーサ28に位置を合わせて、ゲート・スタック23P/23Nに隣接してソース/ドレイン(S/D)領域25P/25Nを形成する。当分野の技術者がよく理解しているように、S/D領域25P/25Nの形成には、デバイス10のPFETおよびNFET領域を順次マスキングし、P型ドーパントをPFET領域のN−SUB14の表面に注入してP型ドープS/D領域25Pを形成し、N型ドーパントをNFET領域のP−SUB15の表面に注入してN型ドープS/D領域25Nを形成する通常のステップを要する。要約すると、当分野の技術者がよく理解しているように、通常のマスクを形成した後イオン注入ステップを行う。イオン注入はPFETおよびNFET領域で順次行われる。
10 MOSFETデバイス
11 半導体基板
12 ゲート誘電体膜
13 シャロー・トレンチ・アイソレーション(STI)誘電体領域
13T シャロー・トレンチ
14 N−SUB領域
14I N型ドーパント・イオン
14M 第1の一時的フォト(好ましくはフォトレジストPR)マスク
15 P−SUB領域
15I P型ドーパント・イオン
15M 第2の一時的フォト(好ましくはフォトレジストPR)マスク
16 アモルファス・シリコン(a−Si)膜
20 ゲート電極層
20A P型ドープ・ポリシリコンのゲート電極領域
20B ドーピングされていないポリシリコンのゲート電極領域
20B N型ドープ・ポリシリコンのゲート電極領域
21P P型ドーパント・イオン
22 薄い窒素注入領域
22N 窒素分子(N2)または窒素原子あるいはその両方
23 ゲート電極スタック
23N ゲート電極スタック
23P ゲート電極スタック
24 オフセット・スペーサ
25P/25N ソース/ドレイン(S/D)領域
26N ゲート電極マスク
26P ゲート電極マスク
27P 第3の一時的フォト(好ましくはフォトレジストPR)マスク
27N 第4の一時的フォト(好ましくはフォトレジストPR)マスク
28 サイドウォール・スペーサ
28B ブランケット窒化シリコン層
31N S/Dエクステンション
31P S/Dエクステンション
40 凹部
42 RIE残膜
43 凹部の深さ
140 シリコン凹部
142 RIE残膜
143 凹部の厚み
Claims (20)
- 集積回路デバイスを形成する方法であって、
半導体基板の一部を覆ってゲート電極スタックを形成するステップであって、前記ゲート電極スタックが、ゲート誘電体膜と、前記ゲート誘電体膜の上に重なるゲート電極とを含むステップと、
前記ゲート電極スタックを除く前記基板内に窒素を注入して、前記基板に窒素注入層を形成するステップと、
前記ゲート電極スタックのサイドウォール上に、前記窒素注入層の一部を覆ってオフセット・スペーサを形成するステップと
を含む方法。 - 第1レベルのドーパントを注入して、前記オフセット・スペーサを除く前記基板にソース/ドレイン・エクステンション領域を形成するステップと、
前記オフセット・スペーサの外面上に、前記窒素注入層の別の部分を覆ってサイドウォール・スペーサを形成するステップと、
より高いレベルのドーパントを注入して、前記サイドウォール・スペーサを除く前記基板にソース/ドレイン領域を形成するステップと
を含む、請求項1に記載の方法。 - 前記オフセット・スペーサが酸化シリコンからなり、
前記サイドウォール・スペーサが窒化シリコンからなる、
請求項1に記載の方法。 - 炉内で、700℃以下の温度で30分以下の間酸化することにより、前記オフセット・スペーサ層を形成する、請求項1に記載の方法。
- 前記酸化が、炉内で、700℃から1000℃の範囲で、5分から30分の範囲の時間行われる、請求項1に記載の方法。
- 前記窒素の注入が、窒素原子または2窒素原子あるいはその両方の形態の窒素を用いて行われ、2窒素原子の場合は最大エネルギー10keV以下、窒素原子の場合は最大エネルギー5keV以下で、前記ゲート電極スタックを除く前記基板内に注入され、
前記オフセット・スペーサ層が、1000℃以下の温度、30分以下の時間で形成される、
請求項1に記載の方法。 - 窒素原子または2窒素原子あるいはその両方の形態の窒素を、前記ゲート電極スタックを除く前記基板内に注入する前記ステップが、
2窒素原子の場合は、2keVから10keVの範囲のエネルギー、および5×1013/cm2から1×1015/cm2の範囲の用量で行われ、
窒素原子の場合は、1keVから5keVの範囲のエネルギー、および1×1014/cm2から2×1015/cm2の範囲の用量で行われる、
請求項1に記載の方法。 - 前記オフセット・スペーサ層が、700℃から1000℃の範囲の温度、かつ5分から30分の範囲の時間で形成される、請求項1に記載の方法。
- 窒素原子または2窒素原子あるいはその両方の形態の窒素を、前記ゲート電極スタックを除く前記基板内に注入する前記ステップが、
2窒素原子の場合は、2keVから10keVの範囲のエネルギー、および5×1013/cm2から1×1015/cm2の範囲の用量で行われ、
窒素原子の場合は、1keVから5keVの範囲のエネルギー、および1×1014/cm2から2×1015/cm2の範囲の用量で行われる、
請求項8に記載の方法。 - 集積回路デバイスを形成する方法であって、
ゲート誘電体膜と、前記ゲート誘電体膜の上に重なるゲート電極とを含むゲート電極スタックを、半導体基板の一部を覆って形成するステップと、
窒素原子または2窒素原子あるいはその両方の形態の窒素を、2窒素原子の場合は最大エネルギー10keV以下、窒素原子の場合は最大エネルギー5keV以下で、かつ1000℃以下の温度と30分以下の時間で、前記ゲート電極スタックを除く前記基板内に注入するステップと、
前記ゲート電極スタックのサイドウォール上に、オフセット・スペーサを形成するステップと、
第1レベルのドーパントを注入して、前記オフセット・スペーサを除く前記基板にソース/ドレイン・エクステンション領域を形成するステップと、
前記オフセット・スペーサの外面上に、前記窒素注入層の別の部分を覆ってサイドウォール・スペーサを形成するステップと、
より高いレベルのドーパントを注入して、前記サイドウォール・スペーサを除く前記基板にソース/ドレイン領域を形成するステップと
を含む方法。 - 窒素原子または2窒素原子あるいはその両方の形態の窒素を、前記ゲート電極スタックを除く前記基板内に注入する前記ステップが、
2窒素原子の場合は、2keVから10keVの範囲のエネルギー、および5×1013/cm2から1×1015/cm2の範囲の用量で行われ、
窒素原子の場合は、1keVから5keVの範囲のエネルギー、および1×1014/cm2から2×1015/cm2の範囲の用量で行われる、
請求項10に記載の方法。 - 前記酸化が、炉内で、700℃から1000℃の範囲で、5分から30分の範囲の時間行われる、請求項10に記載の方法。
- 前記酸化が、炉内で、700℃から1000℃の範囲で、5分から30分の範囲の時間行われる、請求項11に記載の方法。
- 前記オフセット・スペーサが酸化シリコンから形成される、請求項11に記載の方法。
- 前記サイドウォール・スペーサが窒化シリコンから形成される、請求項11に記載の方法。
- 前記サイドウォール・スペーサが窒化シリコンから形成される、請求項14に記載の方法。
- 半導体基板と、
ゲート誘電体膜およびゲート電極を含むゲート電極スタックであって、前記半導体基板の一部を覆って延在し、サイドウォールを有するゲート電極スタックと、
前記ゲート電極スタックを除く前記半導体基板の層であって、前記ゲート電極スタックを除いて窒素が注入されている層と、
前記サイドウォール上に形成されたオフセット・スペーサと、
前記オフセット・スペーサを除く前記半導体基板に形成されたソース/ドレイン・エクステンション領域と、
前記サイドウォールに沿って前記オフセット・スペーサを覆って形成されたサイドウォール・スペーサと、
前記サイドウォール・スペーサを除く前記半導体基板に形成されたソース/ドレイン領域と
を含む半集積回路。 - 前記オフセット・スペーサが酸化シリコンから形成される、請求項17に記載の集積回路。
- 前記サイドウォール・スペーサが窒化シリコンから形成される、請求項17に記載の集積回路。
- 前記サイドウォール・スペーサが窒化シリコンから形成される、請求項18に記載の集積回路。
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