CN107481936A - 低温多晶硅薄膜晶体管及其制备方法 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 164
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 160
- 238000002360 preparation method Methods 0.000 title claims abstract description 35
- 239000012212 insulator Substances 0.000 claims abstract description 63
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000008569 process Effects 0.000 claims abstract description 32
- 238000005516 engineering process Methods 0.000 claims abstract description 22
- 238000005468 ion implantation Methods 0.000 claims abstract description 18
- 238000000137 annealing Methods 0.000 claims abstract description 16
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 232
- 239000010408 film Substances 0.000 claims description 49
- 238000000059 patterning Methods 0.000 claims description 28
- 239000011229 interlayer Substances 0.000 claims description 23
- 150000002500 ions Chemical class 0.000 claims description 23
- 239000010409 thin film Substances 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 230000007547 defect Effects 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- -1 Nitrogen ion Chemical class 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000012545 processing Methods 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 4
- 238000010276 construction Methods 0.000 claims description 4
- 238000005224 laser annealing Methods 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims 1
- 238000001259 photo etching Methods 0.000 description 9
- 230000000873 masking effect Effects 0.000 description 4
- 238000001953 recrystallisation Methods 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910007991 Si-N Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Abstract
本发明公开了一种低温多晶硅薄膜晶体管的制备方法，其包括：在衬底基板上依次制备形成多晶硅有源层和覆盖所述多晶硅有源层的栅极绝缘层；应用离子植入工艺，在所述多晶硅有源层的朝向所述栅极绝缘层的表面上注入氮离子，形成离子注入层；应用高温退火工艺，使所述离子注入层重结晶，在所述多晶硅有源层和所述栅极绝缘层之间形成氮化硅间隔层。本发明还公开了一种低温晶硅薄膜晶体管，包括依次设置在衬底基板上的多晶硅有源层、栅极绝缘层、栅电极、源电极和漏电极，其中，所述多晶硅有源层和所述栅极绝缘层之间的连接界面形成有氮化硅间隔层，所述氮化硅间隔层与所述多晶硅有源层是一体相互连接的结构。
Description
技术领域
本发明涉及半导体器件的制造工艺,尤其涉及一种低温多晶硅薄膜晶体管及其制备方法。
背景技术
平板显示装置具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。现有的平板显示装置主要包括液晶显示装置(Liquid Crystal Display，LCD)及有机电致发光显示装置(Organic Light Emitting Display，OLED)。薄膜晶体管(ThinFilmTransistor，TFT)是平板显示装置的重要组成部分，可形成在玻璃基板或塑料基板上，通常作为开光装置和驱动装置用在诸如LCD、OLED。
近年来，显示技术得到快速发展，薄膜晶体管技术由原来的非晶硅(a-Si)薄膜晶体管发展到低温多晶硅(Low Temperature Poly-Silicon，LTPS)薄膜晶体管。LTPS薄膜晶体管具有多方面的优势，例如，LTPS薄膜晶体管具有较高的电子迁移率，其不仅可有效减小薄膜晶体管的面积，提高开口率，而且可以在提高显示亮度的同时降低整体功耗。又如，较高的电子迁移率可以将部分驱动电路集成在基板上，减少驱动集成电路IC，大幅度提升显示面板的可靠度，大幅度降低制造成本。因此，LTPS薄膜晶体管逐步成为显示技术领域的研究热点。
现有的LTPS薄膜晶体管的结构，主要包括衬底基板以及依次设置在衬底基板上的多晶硅有源层、栅极绝缘层、栅电极、源电极和漏电极，源电极和漏电极通过过孔电性连接到多晶硅有源层。其中，覆盖在多晶硅有源层的栅极绝缘层是通过沉积工艺制备形成，栅极绝缘层的缺陷密度较大，多晶硅有源层中的载流子易于扩散到栅极绝缘层中，形成较大的漏电流，增加LTPS薄膜晶体管的电性能的不稳定性。因此，现有技术还有待于改善和发展。
发明内容
有鉴于此，本发明提供了一种低温多晶硅薄膜晶体管及其制备方法，其可以减小多晶硅有源层和栅极绝缘层连接界面的缺陷密度，降低薄膜晶体管的漏电流，使得薄膜晶体管具有良好且稳定的电性能。
为了实现上述目的，本发明采用了如下的技术方案：
一种低温多晶硅薄膜晶体管的制备方法，其包括：在衬底基板上依次制备形成多晶硅有源层和覆盖所述多晶硅有源层的栅极绝缘层；应用离子植入工艺，在所述多晶硅有源层的朝向所述栅极绝缘层的表面上注入氮离子，形成离子注入层；应用高温退火工艺，使所述离子注入层重结晶，在所述多晶硅有源层和所述栅极绝缘层之间形成氮化硅间隔层。
其中，所述制备方法包括步骤：
S1、在衬底基板上制备形成多晶硅薄膜层；
S21、应用离子植入工艺，在所述多晶硅薄膜层的表面上注入氮离子，形成离子注入层；
S31、将所述多晶硅薄膜层刻蚀形成图案化的多晶硅有源层，所述多晶硅有源层的表面上保留所述离子注入层；
S41、在所述衬底基板上沉积形成覆盖所述多晶硅有源层的栅极绝缘层；
S5、在所述栅极绝缘层上依次制备形成栅电极和层间介质层；
S6、应用高温退火工艺，使所述离子注入层重结晶，在所述多晶硅有源层和所述栅极绝缘层之间形成氮化硅间隔层；
S7、在所述层间介质层和所述栅极绝缘层中刻蚀形成暴露出所述多晶硅有源层的第一过孔和第二过孔；
S8、在所述层间介质层上制备形成图案化的源电极和漏电极，所述源电极通过所述第一过孔连接到所述多晶硅有源层，所述漏电极通过所述第二过孔连接到所述多晶硅有源层。
其中，所述制备方法包括步骤：
S1、在衬底基板上制备形成多晶硅薄膜层；
S22、将所述多晶硅薄膜层刻蚀形成图案化的多晶硅有源层；
S32、在所述衬底基板上沉积形成覆盖所述多晶硅有源层的栅极绝缘层；
S42、应用离子植入工艺，从所述栅极绝缘层的上方注入氮离子，在所述多晶硅有源层的表面上形成离子注入层；
S5、在所述栅极绝缘层上依次制备形成栅电极和层间介质层；
S6、应用高温退火工艺，使所述离子注入层重结晶，在所述多晶硅有源层和所述栅极绝缘层之间形成氮化硅间隔层；
S7、在所述层间介质层和所述栅极绝缘层中刻蚀形成暴露出所述多晶硅有源层的第一过孔和第二过孔；
S8、在所述层间介质层上制备形成图案化的源电极和漏电极，所述源电极通过所述第一过孔连接到所述多晶硅有源层，所述漏电极通过所述第二过孔连接到所述多晶硅有源层。
其中，步骤S1具体包括：S11、在所述衬底基底上依次沉积缓冲层和非晶硅薄膜层；S12、应用准分子激光退火工艺进行处理，使所述非晶硅薄膜层结晶形成多晶硅薄膜层。
其中，所述缓冲层包括依次形成在所述衬底基底上的氮化硅层和氧化硅层。
其中，在进行步骤S1之前还包括步骤：S0、在所述衬底基底上制备形成图案化的遮光单元，所述遮光单元正对于后续工艺中制备形成的图案化的多晶硅有源层。
其中，在制备形成所述图案化的多晶硅有源层之后，应用离子植入工艺对所述多晶硅有源层进行掺杂处理，使所述多晶硅有源层从中间向两端依次形成有未掺杂区、轻掺杂区和重掺杂区；其中，所述源电极电性连接到所述多晶硅有源层的其中一端的重掺杂区，所述漏电极电性连接到所述多晶硅有源层的另一端的重掺杂区。
其中，所述栅极绝缘层为氧化硅层或氮化硅层或者是氧化硅层与氮化硅层叠加的复合结构层。
本发明还提供了一种低温晶硅薄膜晶体管，包括依次设置在衬底基板上的多晶硅有源层、栅极绝缘层、栅电极、源电极和漏电极，其中，所述多晶硅有源层和所述栅极绝缘层之间的连接界面形成有氮化硅间隔层，所述氮化硅间隔层与所述多晶硅有源层是一体相互连接的结构。
其中，所述氮化硅间隔层是在所述多晶硅有源层的表面上通过离子植入工艺和高温退火工艺制备形成，所述栅极绝缘层是通过沉积工艺形成在所述多晶硅有源层上，所述氮化硅间隔层的缺陷密度小于所述栅极绝缘层的缺陷密度。
本发明实施例中提供的低温多晶硅薄膜晶体管及其制备方法，通过离子植入工艺和高温退火工艺，在多晶硅有源层和栅极绝缘层的连接界面制备形成氮化硅间隔层，所述氮化硅间隔层可以减小多晶硅有源层和栅极绝缘层连接界面的缺陷密度，降低了薄膜晶体管的漏电流，增大击穿电压，使得薄膜晶体管具有良好且稳定的电性能。
附图说明
图1是本发明实施例1提供的低温多晶硅薄膜晶体管的结构示意图；
图2是如图1中A部分的放大示意图；
图3a～3k是本发明实施例2提供的低温多晶硅薄膜晶体管的制备方法中，各个步骤对应获得的器件结构的示例性图示；
图4a～4f是本发明实施例3提供的低温多晶硅薄膜晶体管的制备方法中，各个步骤对应获得的器件结构的示例性图示。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式进行详细说明。这些优选实施方式的示例在附图中进行了例示。附图中所示和根据附图描述的本发明的实施方式仅仅是示例性的，并且本发明并不限于这些实施方式。
在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。
实施例1
本实施例提供了一种低温晶硅薄膜晶体管，如图1所示，所述低温晶硅薄膜晶体管包括依次设置在衬底基板1上的多晶硅有源层2、栅极绝缘层3、栅电极4、源电极5a和漏电极5b。其中，所述多晶硅有源层2和所述栅极绝缘层3之间的连接界面形成有氮化硅间隔层6，所述氮化硅间隔层6与所述多晶硅有源层2是一体相互连接的结构。
具体地，如图1和图2所示，所述衬底基板1上首先设置有缓冲层7，所述缓冲层7包括依次形成在所述衬底基底上的氮化硅层71和氧化硅层72。所述多晶硅有源层2制备形成在所述缓冲层7上。所述氮化硅间隔层6通过离子植入工艺和高温退火工艺制备形成在所述多晶硅有源层2的表面上。所述栅极绝缘层3是通过沉积工艺形成在所述缓冲层7上并覆盖所述多晶硅有源层2和所述氮化硅间隔层6，所述氮化硅间隔层6形成在所述多晶硅有源层2和所述栅极绝缘层3的连接界面上。所述栅电极4形成在所述栅极绝缘层3上并且相对位于所述多晶硅有源层2的正上方，所述栅电极4上覆设有层间介质层8。所述源电极5a和漏电极5b形成在所述层间介质层8上，所述源电极5a通过设置在所述层间介质层8和所述栅极绝缘层3中的第一过孔81电性连接到所述多晶硅有源层2的一端，所述漏电极5b则通过设置在所述层间介质层8和所述栅极绝缘层3中的第二过孔82电性连接到所述多晶硅有源层2的另一端。
进一步地，如图1所示，所述衬底基底1和所述缓冲层7之间还设置有图案化的遮光单元9，所述遮光单元9正对于上方的图案化的多晶硅有源层2。
进一步地，如图2所示，所述多晶硅有源层2还进行分区域掺杂处理，所述多晶硅有源层2从中间向两端依次形成有未掺杂(Undoped)区21、轻掺杂(Lightiy Drain Doping，LDD)区22和重掺杂(Heavily Drain Doping，HDD)区23。所述源电极5a穿透所述氮化硅间隔层6电性连接到所述多晶硅有源层2的其中一端的重掺杂区23，所述漏电极2b穿透所述氮化硅间隔层6电性连接到所述多晶硅有源层2的另一端的重掺杂区23。
如上实施例提供的低温多晶硅薄膜晶体管，在多晶硅有源层和栅极绝缘层的连接界面制备形成氮化硅间隔层，所述氮化硅间隔层是通过离子植入工艺和高温退火工艺制备形成在多晶硅有源层的表面上，与多晶硅有源层是一体相互连接的结构，其缺陷密度远远小于栅极绝缘层的缺陷密度。所述氮化硅间隔层减小了多晶硅有源层和栅极绝缘层连接界面的缺陷密度，降低了薄膜晶体管的漏电流，增大击穿电压，使得薄膜晶体管具有良好且稳定的电性能。
实施例2
本实施例提供了一种低温多晶硅薄膜晶体管的制备方法，参阅图3a～3k，所述制备方法包括步骤：
S0、如图3a所示，提供衬底基板1，在所述衬底基底1上制备形成图案化的遮光单元9。具体地，所述衬底基板1可以是选用玻璃基板，依次通过沉积工艺和光刻工艺，制备形成图案化的遮光单元9。
S1、在衬底基板1上制备形成多晶硅薄膜层2a。该步骤具体包括：
其中，步骤S1具体包括：
S11、如图3b所示，应用半导体沉积工艺，在所述衬底基底1上依次沉积缓冲层7和非晶硅薄膜层2b，所述缓冲层7包括依次形成在所述衬底基底1上的氮化硅层71和氧化硅层72，所述缓冲层7覆盖所述遮光单元9。
S12、如图3c所示，应用准分子激光退火(ELA)工艺进行处理，使所述非晶硅薄膜层2b结晶形成多晶硅薄膜层2a。
在优选的方案中，在进行步骤S12的ELA工艺之前，还对所述非晶硅薄膜层2b进行加热去氢处理，由此使得最终制备得到的多晶硅薄膜层2a具有更良好的电性能。具体地，加热去氢处理的温度可以选择为350～450℃。
S21、如图3d所示，应用离子植入工艺，在所述多晶硅薄膜层2a的表面上注入氮离子，形成离子注入层6a。
S31、如图3e所示，应用光刻工艺，将所述多晶硅薄膜层2a刻蚀形成图案化的多晶硅有源层2，所述多晶硅有源层2的表面上保留所述离子注入层6a。其中，所述图案化的多晶硅有源层2正对于下方的所述图案化的遮光单元9。
进一步地，如图3f所示，应用离子植入工艺对所述多晶硅有源层2进行掺杂处理，使所述多晶硅有源层2从中间向两端依次形成有未掺杂(Undoped)区21、轻掺杂(LightiyDrain Doping，LDD)区22和重掺杂(Heavily Drain Doping，HDD)区23。具体地，可以采用半色调掩膜工艺或者是灰色调掩膜工艺，分两次对所述多晶硅有源层2进行离子植入掺杂，从而形成所述未掺杂区21、轻掺杂区22和重掺杂区23。
S41、如图3g所示，在所述衬底基板1上沉积形成覆盖所述多晶硅有源层2的栅极绝缘层3。具体地，所述栅极绝缘层3形成在所述缓冲层7上并覆盖所述多晶硅有源层2和所述离子注入层6a，所述栅极绝缘层3可以是氧化硅(SiOx)层或氮化硅(SiNx)层或者是氧化硅层与氮化硅层叠加的复合结构层。
S5、如图3h所示，在所述栅极绝缘层3上依次制备形成栅电极4和层间介质层8。具体地，首先依次通过沉积工艺和光刻工艺，制备形成图案化的栅电极4，所述栅电极4相对位于所述多晶硅有源层2的正上方，所述栅电极4的材料选自但不限于Cr、Mo、Al、Cu中的一种或多种，可为一层或多层堆叠。然后在通过沉积工艺制备形成层间介质层8，所述层间介质层8覆盖所述栅电极4，所述层间介质层8可以是氧化硅(SiOx)层或氮化硅(SiNx)层或者是氧化硅层与氮化硅层叠加的复合结构层。
S6、如图3i所示，应用高温退火工艺对上述步骤制备得到的器件结构进行退火，使所述离子注入层6a重结晶，在所述多晶硅有源层2和所述栅极绝缘层3之间形成氮化硅间隔层6。注入硅中氮大部分被嵌在注入所形成的晶格损失区域内，而在高温退火时，损伤区域开始重结晶生长，形成连续的固溶Si-N带，在多晶硅有源层2和栅极绝缘层3的界面堆积，形成氮化硅间隔层以及产生硅表面氧化抑制作用。另外，氮离子的注入可以有效地抑制热处理中的TED(Transient enhanced diffusion)问题，控制多晶硅有源层2沟道长度，改善p-n结的漏电问题。TED是由于过饱和的自间隙硅原子和替代位的掺杂原子结合形成间隙态，进而在高温热处理中移动形成的。注入氮离子之后，氮离子相比于掺杂原子更容易与自间隙原子结合形成可动原子，从而抑制TED，也就是抑制掺杂原子向栅极绝缘层3扩散。
S7、如图3j所示，应用光刻工艺，在所述层间介质层8和所述栅极绝缘层3中刻蚀形成第一过孔81和第二过孔82，所述第一过孔81和第二过孔82穿透所述氮化硅间隔层6直至暴露出所述多晶硅有源层2。所述第一过孔81和第二过孔82分别连通至所述多晶硅有源层2两端的重掺杂区23。
S8、如图3k所示，在所述层间介质层8上制备形成图案化的源电极5a和漏电极5b，所述源电极5a通过所述第一过孔81连接到所述多晶硅有源层2，所述漏电极5b通过所述第二过孔82连接到所述多晶硅有源层2。具体地，依次通过沉积工艺和光刻工艺，制备形成图案化的源电极5a和漏电极5b，所述源电极5a电性连接到所述多晶硅有源层2的其中一端的重掺杂区23，所述漏电极5b电性连接到所述多晶硅有源层2的另一端的重掺杂区23，所述源电极5a和漏电极5b的材料选自但不限于Cr、Mo、Al、Cu中的一种或多种，可为一层或多层堆叠。
以上的工艺过程中，在多个步骤中采用了光刻工艺(构图工艺)。其中，每一次光刻工艺中又分别包括掩膜、曝光、显影、刻蚀和剥离等工艺，其中刻蚀工艺包括干法刻蚀和湿法刻蚀。光刻工艺已经是本领域中的比较成熟的工艺技术，在此不再展开详细说明。
实施例3
本实施例提供了一种低温多晶硅薄膜晶体管的制备方法，与实施例2提供的制备方法相比，本实施例的制备方法在部分步骤的顺序上有所不同。
参照实施例2中的步骤S0和S1，在衬底基板1上制备形成多晶硅薄膜层2a，如图3c所示的结构。在制备获得多晶硅薄膜层2a后，以下的步骤与实施例2中的有所不同。
S22、如图4a所示，应用光刻工艺，将所述多晶硅薄膜层2a刻蚀形成图案化的多晶硅有源层2。其中，所述图案化的多晶硅有源层2正对于下方的图案化的遮光单元9。
进一步地，如图4b所示，应用离子植入工艺对所述多晶硅有源层2进行掺杂处理，使所述多晶硅有源层2从中间向两端依次形成有未掺杂(Undoped)区21、轻掺杂(LightiyDrain Doping，LDD)区22和重掺杂(Heavily Drain Doping，HDD)区23。具体地，可以采用半色调掩膜工艺或者是灰色调掩膜工艺，分两次对所述多晶硅有源层2进行离子植入掺杂，从而形成所述未掺杂区21、轻掺杂区22和重掺杂区23。
S32、如图4c所示，在所述衬底基板1上沉积形成覆盖所述多晶硅有源层2的栅极绝缘层3。具体地，所述栅极绝缘层3形成在所述缓冲层7上并覆盖所述多晶硅有源层2，所述栅极绝缘层3可以是氧化硅(SiOx)层或氮化硅(SiNx)层或者是氧化硅层与氮化硅层叠加的复合结构层。
S42、如图4d所示，应用离子植入工艺，从所述栅极绝缘层3的上方注入氮离子，在所述多晶硅有源层2的表面上形成离子注入层6a。
S5、如图4e所示，在所述栅极绝缘层3上依次制备形成栅电极4和层间介质层8。该步骤参照实施例2中的步骤S5进行。
S6、如图4f所示，应用高温退火工艺对上述步骤制备得到的器件结构进行退火，使所述离子注入层6a重结晶，在所述多晶硅有源层2和所述栅极绝缘层3之间形成氮化硅间隔层6。该步骤参照实施例2中的步骤S6进行。
在完成上述步骤之后，参照实施例2中的步骤S7和S8，在所述层间介质层8上制备形成图案化的源电极5a和漏电极5b，所述源电极5a通过所述第一过孔81连接到所述多晶硅有源层2的其中一端的重掺杂区23，所述漏电极5b通过所述第二过孔5b连接到所述多晶硅有源层2的另一端的重掺杂区23，最后制备得到的低温多晶硅薄膜晶体管如图3k所示。
综上所述，本发明实施例提供的低温多晶硅薄膜晶体管及其制备方法，在多晶硅有源层和栅极绝缘层的连接界面制备形成氮化硅间隔层，所述氮化硅间隔层是通过离子植入工艺和高温退火工艺制备形成在多晶硅有源层的表面上，与多晶硅有源层是一体相互连接的结构，其缺陷密度远远小于栅极绝缘层的缺陷密度。所述氮化硅间隔层减小了多晶硅有源层和栅极绝缘层连接界面的缺陷密度，降低了薄膜晶体管的漏电流，增大击穿电压，使得薄膜晶体管具有良好且稳定的电性能，进一地也提高了最终产品(例如LCD或OLED)的品质。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种低温多晶硅薄膜晶体管的制备方法，其特征在于，包括：
在衬底基板上依次制备形成多晶硅有源层和覆盖所述多晶硅有源层的栅极绝缘层；
应用离子植入工艺，在所述多晶硅有源层的朝向所述栅极绝缘层的表面上注入氮离子，形成离子注入层；
应用高温退火工艺，使所述离子注入层重结晶，在所述多晶硅有源层和所述栅极绝缘层之间形成氮化硅间隔层。
2.根据权利要求1所述的低温多晶硅薄膜晶体管的制备方法，其特征在于，所述制备方法包括步骤：
S1、在衬底基板上制备形成多晶硅薄膜层；
S21、应用离子植入工艺，在所述多晶硅薄膜层的表面上注入氮离子，形成离子注入层；
S31、将所述多晶硅薄膜层刻蚀形成图案化的多晶硅有源层，所述多晶硅有源层的表面上保留所述离子注入层；
S41、在所述衬底基板上沉积形成覆盖所述多晶硅有源层的栅极绝缘层；
S5、在所述栅极绝缘层上依次制备形成栅电极和层间介质层；
S6、应用高温退火工艺，使所述离子注入层重结晶，在所述多晶硅有源层和所述栅极绝缘层之间形成氮化硅间隔层；
S7、在所述层间介质层和所述栅极绝缘层中刻蚀形成暴露出所述多晶硅有源层的第一过孔和第二过孔；
S8、在所述层间介质层上制备形成图案化的源电极和漏电极，所述源电极通过所述第一过孔连接到所述多晶硅有源层，所述漏电极通过所述第二过孔连接到所述多晶硅有源层。
3.根据权利要求1所述的低温多晶硅薄膜晶体管的制备方法，其特征在于，所述制备方法包括步骤：
S1、在衬底基板上制备形成多晶硅薄膜层；
S22、将所述多晶硅薄膜层刻蚀形成图案化的多晶硅有源层；
S32、在所述衬底基板上沉积形成覆盖所述多晶硅有源层的栅极绝缘层；
S42、应用离子植入工艺，从所述栅极绝缘层的上方注入氮离子，在所述多晶硅有源层的表面上形成离子注入层；
S5、在所述栅极绝缘层上依次制备形成栅电极和层间介质层；
S6、应用高温退火工艺，使所述离子注入层重结晶，在所述多晶硅有源层和所述栅极绝缘层之间形成氮化硅间隔层；
S7、在所述层间介质层和所述栅极绝缘层中刻蚀形成暴露出所述多晶硅有源层的第一过孔和第二过孔；
S8、在所述层间介质层上制备形成图案化的源电极和漏电极，所述源电极通过所述第一过孔连接到所述多晶硅有源层，所述漏电极通过所述第二过孔连接到所述多晶硅有源层。
4.根据权利要求2或3所述的低温多晶硅薄膜晶体管的制备方法，其特征在于，步骤S1具体包括：
S11、在所述衬底基底上依次沉积缓冲层和非晶硅薄膜层；
S12、应用准分子激光退火工艺进行处理，使所述非晶硅薄膜层结晶形成多晶硅薄膜层。
5.根据权利要求4所述的低温多晶硅薄膜晶体管的制备方法，其特征在于，所述缓冲层包括依次形成在所述衬底基底上的氮化硅层和氧化硅层。
6.根据权利要求4所述的低温多晶硅薄膜晶体管的制备方法，其特征在于，在进行步骤S1之前还包括步骤：
S0、在所述衬底基底上制备形成图案化的遮光单元，所述遮光单元正对于后续工艺中制备形成的图案化的多晶硅有源层。
7.根据权利要求4所述的低温多晶硅薄膜晶体管的制备方法，其特征在于，在制备形成所述图案化的多晶硅有源层之后，应用离子植入工艺对所述多晶硅有源层进行掺杂处理，使所述多晶硅有源层从中间向两端依次形成有未掺杂区、轻掺杂区和重掺杂区；其中，所述源电极电性连接到所述多晶硅有源层的其中一端的重掺杂区，所述漏电极电性连接到所述多晶硅有源层的另一端的重掺杂区。
8.根据权利要求2或3所述的低温多晶硅薄膜晶体管的制备方法，其特征在于，所述栅极绝缘层为氧化硅层或氮化硅层或者是氧化硅层与氮化硅层叠加的复合结构层。
9.一种低温晶硅薄膜晶体管，包括依次设置在衬底基板上的多晶硅有源层、栅极绝缘层、栅电极、源电极和漏电极，其特征在于，所述多晶硅有源层和所述栅极绝缘层之间的连接界面形成有氮化硅间隔层，所述氮化硅间隔层与所述多晶硅有源层是一体相互连接的结构。
10.根据权利要求9所述的低温晶硅薄膜晶体管，其特征在于，所述氮化硅间隔层是在所述多晶硅有源层的表面上通过离子植入工艺和高温退火工艺制备形成，所述栅极绝缘层是通过沉积工艺形成在所述多晶硅有源层上，所述氮化硅间隔层的缺陷密度小于所述栅极绝缘层的缺陷密度。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710668038.XA CN107481936A (zh) | 2017-08-07 | 2017-08-07 | 低温多晶硅薄膜晶体管及其制备方法 |
| PCT/CN2017/098337 WO2019028934A1 (zh) | 2017-08-07 | 2017-08-21 | 低温多晶硅薄膜晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710668038.XA CN107481936A (zh) | 2017-08-07 | 2017-08-07 | 低温多晶硅薄膜晶体管及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107481936A true CN107481936A (zh) | 2017-12-15 |
Family
ID=60598786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710668038.XA Pending CN107481936A (zh) | 2017-08-07 | 2017-08-07 | 低温多晶硅薄膜晶体管及其制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN107481936A (zh) |
| WO (1) | WO2019028934A1 (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20171215 |
|
| WD01 | Invention patent application deemed withdrawn after publication |