KR100278997B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판상에 제 1 절연층을 형성하는 공정과, 상기제 1 절연층을 패터닝하여 상기반도체기판표면이 노출되는 소정영역을 형성하는 공정과, 상기소정영역내에 에피실리콘층을 형성하는 공정과, 상기반도체기판표면에 제 2 절연층과 제 1 전도층을 형성하는 공정을 구비한다.
따라서, 반도체기판상에 패터닝한(Patterned)절연층을 소자격리층으로 그리고 패터닝한(Patterned)절연층간을 충진한 에피실리콘(Epi-Silicon)을 소자활성영역으로 하여 소자격리층 공정시간의 단축 및 소자특성이 저하되는 것을 방지할 수 있는 잇점이 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 실리콘기판상의 소정영역에 형성된 소자격리층에 둘러싸인 에피 실리콘(Epitaxial Silicon)층을 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형의 반도체기판(11)상에 패드(Pad)산화막(SiO2, 13)과 실리콘질화막(Si3N4, 15)을 성장 또는 증착형성한다. 이어서 실리콘질화막(Si3N4, 15)상에 리쏘그래피(Lithography)방법으로 활성영역(Active Region)을 형성하는 부분에 포토레지스트(Photoresist, 101)막을 형성한다.
도 1b를 참조하면, 포토레지스트막(101)을 마스크로 하여 레지스트막(101)이 없는 부분에 있는 실리콘질화막(Si3N4)을 플라즈마 엣칭방법으로 제거한다.
상기에서 실리콘질화막(Si3N4)이 제거된 부분에 필드영역(Field Region)이 형성된다.
도 1c를 참조하면, 반도체기판표면을 열산화하여 필드산화막(Field Oxide, 21)을 형성한다. 상기에서 열산화성장방법의 필드산화막의 두께는 8000Å ~ 10000Å으로 공정시간은 14 시간이다. 상기에서 산화마스킹층(Oxidation Resistant Layer)인 실리콘질화막(Si3N4)층과 습식필드산화공정시 공급된 H2O 의 반응으로 발생된 NH3 가 패드(Pad)산화막(13)과 반도체기판(11)의 계면(17)의 실리콘(Silicon)과 반응하여 실리콘표면에 매우 얇은 실리콘질화막(Si3N4)층을 형성된다. 이 실리콘질화막(Si3N4)층은 반점(Spot), 리본(Ribbon)형태의 모양을 갖고 있어 화이트리본(White Ribbon)이라 명명되었다.
도 1d를 참조하면, 산화마스킹층(Oxidation Resistant Layer)인 실리콘질화막(Si3N4 ,15)층과 패드(Pad)산화막(SiO2, 13)을 제거한후 게이트산화막(Gate Oxide, 23)과 도핑된 다결정실리콘(Polycrystalline Silicon, 25)을 성장 또는 증착한다. 이어서 다결정실리콘(Polycrystalline Silicon, 25)상에 리쏘그래피(Lithography)방법으로 게이트영역(Gate Region)을 형성하는 부분에 포토레지스트(Photoresist, 103)막을 형성한다.
상기에서 화이트리본(White Ribbon)이 형성된 부분의 게이트산화막(Gate Oxide, 23)은 상대적으로 산화막두께가 얇아 게이트산화막의 파괴전압(Breakdown Voltage)이 낮게된다.
도 1e를 참조하면, 포토레지스트막(103)을 마스크로 하여 게이트영역(Gate Region)이외 부분의 다결정실리콘(Polycrystalline Silicon, 25)을 플라즈마 엣칭방법으로 제거한다. 상기에서 다결정실리콘(Polycrystalline Silicon, 25)은 MOS 트랜지스터의 게이트(Gate)가 된다.
그러나, 상술한 종래 기술은 화이트리본(White Ribbon)으로 인한 게이트산화막(Gate Oxide)의 국소적 얇음(Thinning)은 게이트산화막의 저파괴전압으로 인한 소자특성의 불량 및 필드산화공정의 장시간화함에 따른 생산성등의 문제점이 있었다.
따라서, 본 발명의 목적은 소자격리층 공정시간의 단축 및 화이트리본등의 발생을 방지하여 소자특성이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판상에 제 1 절연층을 형성하는 공정과, 상기제 1 절연층을 패터닝하여 상기반도체기판표면이 노출되는 소정영역을 형성하는 공정과, 상기소정영역내에 에피실리콘층을 형성하는 공정과, 상기반도체기판표면에 제 2 절연층과 제 1 전도층을 형성하는 공정을 구비한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조공정도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체장치의 제조공정도
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 반도체장치의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체장치의 제조공정도
도 2a를 참조하면, 반도체기판(61)표면에 제 1 및 제 2 절연층(Insulation Layers)(63)(65)을 성장 또는 증착형성한다. 이어서 제 2 절연층(65)상에 리쏘그래피(Lithography)방법으로 소자격리영역(Isolation Region)을 형성하는 부분에 포토레지스트(Photoresist, 201)막을 형성한다.
상기에서 제 1의 절연층(63)은 CVD방법으로 증착된 10000Å두께의 다결정실리콘(Polycrystalline Silicon)이며, 제 2 절연층(65)은 제 1 절연층(63)상에 열산화한 250Å두께의 실리콘산화막(SiO2)이다.
도 2b를 참조하면, 레지스트막(201)을 마스크로 하여 레지스트막(201)이 없는 부분에 있는 제 2 및 제 1 절연층(65)(63)을 엣칭방법으로 제거한다.
상기에서 제 2 절연층(65)은 불산(HF)을 이용한 습식엣칭방법으로 제거하며, 제 1 절연층(63)은 통상의 플라즈마엣칭방법으로 제거하여 반도체기판을 노출시킨다.
도 2c를 참조하면, 레지스트막(201)을 제거한 후 반도체기판표면에 통상의 에피성장(Epitaxial Growing)방법으로 실리콘(Silicon)을 형성한다.
상기에서 에피실리콘(Epi-Silicon)은 반도체기판(61) 및 제 1 절연층(63)상에는 성장되나, 제 2 절연층(65)상에는 성장되지 않는다. 에피실리콘(Epi-Silicon)의
두께는 10000Å 정도이다.
도 2d를 참조하면, 제 2 절연층(65)을 불산(HF)등의 통상의 습식엣칭방법으로 제거한후, 반도체기판표면에 게이트산화막(69)와 제 1전도층(Conductor Layers)(71)을 성장 또는 증착형성한다. 이어서 제 1 전도층(71)상에 리쏘그래피(Lithography)방법으로 게이트영역(Gate Region)을 형성하는 부분에 포토레지스트(Photoresist, 301)막을 형성한다.
상기에서 게이트산화막(69)은 열산화한 실리콘산화막(SiO2) 또는 CVD방법으로 증착된 실리콘산화막(SiO2)이며, 제 1 전도층(71)은 불순물이 도핑된 다결정실리콘(Polycrystalline Silicon)이다.
도 2e를 참조하면, 레지스트막(301)을 마스크로 하여 레지스트막(301)이 없는 부분에 있는 다결정실리콘(Polycrystalline Silicon)을 엣칭방법으로 제거한다.
상기에서 다결정실리콘(Polycrystalline Silicon)은 통상의 플라즈마엣칭방법으로 제거한다. 상기에서 제 1 전도층(71)은 MOS 트랜지스터의 게이트(Gate)가 된다.
도 3a 내지 도 3e는 본 발명의 또다른 실시예에 따른 반도체장치의 제조공정도
도 3a를 참조하면, 반도체기판표면(161)에 제 1 절연층(Insulation Layers)(163)을 증착형성한다. 이어서 제 1 절연층(163)상에 리쏘그래피(Lithography)방법으로 소자격리영역(Isolation Region)을 형성하는 부분에 포토레지스트(Photoresist, 401)막을 형성한다.
상기에서 제 1 절연층(163)은 CVD방법으로 증착된 10000Å두께의 실리콘질화막(Si3N4)이다.
도 3b를 참조하면, 레지스트막(401)을 마스크로 하여 레지스트막(401)이 없는 부분에 있는 제 1의 절연층(163)을 엣칭방법으로 제거한다.
상기에서 제 1의 절연층(163)을 통상의 플라즈마엣칭방법으로 제거하여 반도체기판을 노출시킨다.
도 3c를 참조하면, 레지스트막(401)을 제거한 후 반도체기판표면에 통상의 에피성장(Epitaxial Growing)방법으로 실리콘(Silicon)을 형성한다.
상기에서 에피실리콘(Epi-Silicon)은 반도체기판(161)상에는 성장되나, 제 1 절연층(163)상에는 성장되지 않는다. 에피실리콘(Epi-Silicon)의 두께는 10000Å 정도이다.
도 3d를 참조하면, 반도체기판표면에 게이트산화막(169)와 제 1전도층(Conductor Layers)(171)을 성장 또는 증착형성한다. 이어서 제 1 전도층(171)상에 리쏘그래피(Lithography)방법으로 게이트영역(Gate Region)을 형성하는 부분에 포토레지스트(Photoresist, 501)막을 형성한다.
상기에서 게이트산화막(169)은 열산화한 실리콘산화막(SiO2) 또는 CVD방법으로 증착된 실리콘산화막(SiO2)이며, 제 1 전도층(171)은 불순물이 도핑된 다결정실리콘(Polycrystalline Silicon)이다.
상기에서 제 1 절연층(163)은 산화방지(Oxidation Resistant)물질인 실리콘질화막(Si3N4)으로 열산화방법의 실리콘산화막(SiO2)은 제 1 절연층(163)상에 성장형성되지 않는다.
도 3e를 참조하면, 레지스트막(501)을 마스크로 하여 레지스트막(501)이 없는 부분에 있는 다결정실리콘(Polycrystalline Silicon)을 엣칭방법으로 제거한다.
상기에서 다결정실리콘(Polycrystalline Silicon)은 통상의 플라즈마엣칭방법으로 제거한다. 상기에서 제 1 전도층(171)은 MOS 트랜지스터의 게이트(Gate)가 된다.
본 발명에 따라 제조된 반도체장치는 소자격리(Isolation)층 공정시간의 단축 및
활성영역내의 화이트리본등의 발생을 방지하여 소자특성이 저하되는 것을 방지할 수 있다.
따라서, 본 발명은 반도체기판상에 패터닝한(Patterned)절연층을 소자격리층으로 그리고 패터닝한(Patterned)절연층간을 충진한 에피실리콘(Epi-Silicon)을 소자활성영역으로 하여 소자격리층 공정시간의 단축 및 소자특성이 저하되는 것을 방지할 수 있는 잇점이 있다.
Claims (8)
- 반도체기판상에 제 1 절연층을 형성하는 공정과, 상기제 1 절연층을 패터닝하여 상기반도체기판표면이 노출되는 소정영역을 형성하는 공정과, 상기소정영역내에 에피실리콘층을 형성하는 공정과, 상기반도체기판표면에 제 2 절연층과 제 1 전도층을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기제 1 절연층은 실리콘질화막인 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기소정영역은 활성영역인 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기제 1 전도층은 MOS트랜지스터의 게이트인 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판상에 제 1 절연층을 형성하는 공정과, 상기제 1 절연층을 열산화방법으로 제 2 절연층을 형성하는 공정과, 상기제 1 및 제 2 절연층을 패터닝하여 상기반도체기판표면이 노출되는 소정영역을 형성하는 공정과, 상기소정영역내에 에피실리콘층을 형성하는 공정과, 상기반도체기판표면에 제 2 절연층과 제 1 전도층을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 5에 있어서, 상기제 1 절연층은 다결정실리콘인 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 5에 있어서, 상기소정영역은 활성영역인 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 5에 있어서, 상기제 1 전도층은 MOS트랜지스터의 게이트인 것을 특징으로 하는 반도체장치의 제조방법.
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