JPS61214446A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61214446A JPS61214446A JP5481485A JP5481485A JPS61214446A JP S61214446 A JPS61214446 A JP S61214446A JP 5481485 A JP5481485 A JP 5481485A JP 5481485 A JP5481485 A JP 5481485A JP S61214446 A JPS61214446 A JP S61214446A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に素子分離領
域の形成に改良を図ったものである。
域の形成に改良を図ったものである。
周知の如く、半導体装置の製造工程において、素子分離
領域の形成は重要な工程である。
領域の形成は重要な工程である。
従来、この素子分離領域の形成方法としては、選択酸化
法が知られている。この方法は、半導体基板上にバッフ
ァ酸化膜パターン及びシリコン窒化膜パターンを形成し
、このシリコン窒化膜パターンをマスクとして熱酸化を
行なうことにより素子分離領域を形成するものである。
法が知られている。この方法は、半導体基板上にバッフ
ァ酸化膜パターン及びシリコン窒化膜パターンを形成し
、このシリコン窒化膜パターンをマスクとして熱酸化を
行なうことにより素子分離領域を形成するものである。
なお、こうした素子分離領域で囲まれた半導体基板の素
子領域にソース、ドレイン領域等の拡散層が形成されＭ
Ｏａ型トランジスタが製造される。
子領域にソース、ドレイン領域等の拡散層が形成されＭ
Ｏａ型トランジスタが製造される。
しかしながら、従来技術によれば、素子分離領域を微細
化するに伴い拡散をｍ−拡散層間のパンチスルー耐圧が
低下し、素子製作上無視できない問題となる。
化するに伴い拡散をｍ−拡散層間のパンチスルー耐圧が
低下し、素子製作上無視できない問題となる。
本発明は上記事情に鑑みてなされたもので、素子分離領
域の平面的な寸法が縮小した場合でも、従来と比べ充分
な耐圧を有する半導体装置の製造方法を提供することを
目的とする。
域の平面的な寸法が縮小した場合でも、従来と比べ充分
な耐圧を有する半導体装置の製造方法を提供することを
目的とする。
本発明は、周知の技術である選択酸化法による素子分離
領域と溝型の素子分離領域の両者の長所を夫々利用した
もので、選択酸化法により酸化膜を形成した後、マスク
材である耐酸化性膜をそのまま前記酸化膜及び基板のエ
ツチング用マスクとして用い、所定の工程を経て所望の
素子分離領域を形成することにより上記目的の達成を図
った。具体的には、本発明は、半導体基板上に披膿を介
して耐酸化性膜を形成する工程と、この耐酸化性膜をマ
スクとして選択酸化を行ない酸化膜を形成する工程と、
同耐酸化性膜をそのまま残存させこれをマスクとして前
記酸化膜及び基板を選択的にエツチング除去し、前記基
板に開口部を形成する工程と、全面に絶縁膜を開口部内
にも埋まるように形成する工程と、この絶縁膜を全面エ
ツチングして素子分離領域を形成する工程とを具備する
ことを特徴とする。
領域と溝型の素子分離領域の両者の長所を夫々利用した
もので、選択酸化法により酸化膜を形成した後、マスク
材である耐酸化性膜をそのまま前記酸化膜及び基板のエ
ツチング用マスクとして用い、所定の工程を経て所望の
素子分離領域を形成することにより上記目的の達成を図
った。具体的には、本発明は、半導体基板上に披膿を介
して耐酸化性膜を形成する工程と、この耐酸化性膜をマ
スクとして選択酸化を行ない酸化膜を形成する工程と、
同耐酸化性膜をそのまま残存させこれをマスクとして前
記酸化膜及び基板を選択的にエツチング除去し、前記基
板に開口部を形成する工程と、全面に絶縁膜を開口部内
にも埋まるように形成する工程と、この絶縁膜を全面エ
ツチングして素子分離領域を形成する工程とを具備する
ことを特徴とする。
以下、本発明の一実施例を第１図〜第８図を参照して説
明する。
明する。
（１） まず、シリコン基板１１を熱酸化して厚さ５
００Ｘの熱酸化膜１２を成長させ、その上にＣＶＤ法忙
より被膜としての厚さ２０００Ｘの多結晶シリコン膜Ｉ
３、厚さ２０００Ｘのシリコン窒化膜Ｉ４、厚さ１μｍ
の酸化膜Ｉ５を順次堆積した（第１図図示）。つづいて
、前記酸化嗅ｌｓ上に図示しないホトレジストパターン
を形成した後、プレオン系のガスを用いた反応性イオン
エツチング（ＲＩＢ）によりパターニングを行なり九。
００Ｘの熱酸化膜１２を成長させ、その上にＣＶＤ法忙
より被膜としての厚さ２０００Ｘの多結晶シリコン膜Ｉ
３、厚さ２０００Ｘのシリコン窒化膜Ｉ４、厚さ１μｍ
の酸化膜Ｉ５を順次堆積した（第１図図示）。つづいて
、前記酸化嗅ｌｓ上に図示しないホトレジストパターン
を形成した後、プレオン系のガスを用いた反応性イオン
エツチング（ＲＩＢ）によりパターニングを行なり九。
その結果、エツチングは多結晶シリコン層１３に到達し
たところで止まった（第２図図示）。次いで、熱酸化に
より厚さ６ＱＯＯＸの厚い酸化膜１６を形成した（第３
図図示）。
たところで止まった（第２図図示）。次いで、熱酸化に
より厚さ６ＱＯＯＸの厚い酸化膜１６を形成した（第３
図図示）。
しかる後、シリコン窒化＃ｌ１Ｉ４、酸化膜１５をマス
クとして酸化膜１６の中央部をＲＩ］３によりシリコン
基板ＩＩに達するまでエツチングした（第４図図示）。
クとして酸化膜１６の中央部をＲＩ］３によりシリコン
基板ＩＩに達するまでエツチングした（第４図図示）。
更に、エラチンガスを塩累系あるいは臭素系に切り換え
、シリコン基板Ｉｆを所定の深さまでエツチングし、開
口部１７を形成した（第５図図示）。
、シリコン基板Ｉｆを所定の深さまでエツチングし、開
口部１７を形成した（第５図図示）。
（２）次に、全面に所定厚さのＣＶＤ８ｉ０□膜１８を
前記開口部Ｉ７が埋まるように堆積した（第６図図示）
。つづいて、ＣＶＤ８ｉ０２ ｙｌ ｇ、酸化膜１５及
びシリコン窒化膜１４を、７レオン系のガスを用いてＲ
ＩＢにより多結晶シリコンｍｚＪが露出するまでエツチ
ングした（第７図図示）。なお、同図において、酸化膜
１６と残存するＣＶＤ８ｉ０． 嘆１ Ｂを総称して素
子分離領域Ｉ９と呼ぶ。次いで、多結晶シリコン層１３
を除去した（第８図図示）。以下、図示しないが、通常
の工程に従って素子分離領域１９で分離された基板１１
の素子領域にソース、ドレイン領域等を形成してＭＯＩ
Ｓ型トランジスタを製造した。
前記開口部Ｉ７が埋まるように堆積した（第６図図示）
。つづいて、ＣＶＤ８ｉ０２ ｙｌ ｇ、酸化膜１５及
びシリコン窒化膜１４を、７レオン系のガスを用いてＲ
ＩＢにより多結晶シリコンｍｚＪが露出するまでエツチ
ングした（第７図図示）。なお、同図において、酸化膜
１６と残存するＣＶＤ８ｉ０． 嘆１ Ｂを総称して素
子分離領域Ｉ９と呼ぶ。次いで、多結晶シリコン層１３
を除去した（第８図図示）。以下、図示しないが、通常
の工程に従って素子分離領域１９で分離された基板１１
の素子領域にソース、ドレイン領域等を形成してＭＯＩ
Ｓ型トランジスタを製造した。
しかして、本発明によれば、シリコン窒化膜１４、酸化
膜１５をマスクとして熱酸化により厚い酸化膜１６を形
成した後、前記シリコン窒化膜１４、酸化膜１５をその
ままマスクとして厚い酸化膜１６、基板１１を所定の深
さまでエツチングし、更に全面にＣＶＤ８ｉ０．膜１８
を開口部１７が埋まるように堆積し、エツチングを行な
って酸化膜Ｉ６と残存するＣＶＤ８ｉ０を膜１８からな
る素子分離領域１９を形成するため、素子分離領域１９
の平面的な寸法を縮小した場合でも、拡散層−拡散一間
の距離を実質的に長くとることができる。従って、パン
チスルー耐圧の低下を防止できる。
膜１５をマスクとして熱酸化により厚い酸化膜１６を形
成した後、前記シリコン窒化膜１４、酸化膜１５をその
ままマスクとして厚い酸化膜１６、基板１１を所定の深
さまでエツチングし、更に全面にＣＶＤ８ｉ０．膜１８
を開口部１７が埋まるように堆積し、エツチングを行な
って酸化膜Ｉ６と残存するＣＶＤ８ｉ０を膜１８からな
る素子分離領域１９を形成するため、素子分離領域１９
の平面的な寸法を縮小した場合でも、拡散層−拡散一間
の距離を実質的に長くとることができる。従って、パン
チスルー耐圧の低下を防止できる。
なお、上記実施例では被膜として多結晶シリコン膜を用
いたが、これに限らず、第２図の工程でシリコン窒化膜
をエツチングする際のマスク機能を有しかつ酸化可能な
ものならばよい。
いたが、これに限らず、第２図の工程でシリコン窒化膜
をエツチングする際のマスク機能を有しかつ酸化可能な
ものならばよい。
また、上記実施例では耐酸化性膜として？ノリコン窒化
膜を用いたが、これに限らない。
膜を用いたが、これに限らない。
以上詳述し九如く本発明によれば、素子分離領域の平面
的な寸法が縮小した場合でも、従来と比べ充分な耐圧を
有する半導体装置の製造方法を提供できる。
的な寸法が縮小した場合でも、従来と比べ充分な耐圧を
有する半導体装置の製造方法を提供できる。
第１図〜第８図は本発明の一実施例に係るＭＯ８型トラ
ンジスタの製造方法を工程順に示す断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜、１３・
・・多結晶シリコン層、１４・・・シリコン窒化膜、１
５ 、１６ ・・・酸化膜、Ｚ ７ ・・・溝、７ 、
！１−ＣＶＤ８ｉ０．膜、１９・・・素子分離領域。
ンジスタの製造方法を工程順に示す断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜、１３・
・・多結晶シリコン層、１４・・・シリコン窒化膜、１
５ 、１６ ・・・酸化膜、Ｚ ７ ・・・溝、７ 、
！１−ＣＶＤ８ｉ０．膜、１９・・・素子分離領域。
Claims (3)
- （１）半導体基板上に被膜を介して耐酸化性膜を形成す
る工程と、この耐酸化性膜をマスクとして選択酸化を行
ない酸化膜を形成する工程と、同耐酸化性膜をそのまま
残存させこれをマスクとして前記酸化膜及び基板を選択
的にエッチング除去し、前記基板に開口部を形成する工
程と、全面に絶縁膜を開口部内にも埋まるように形成す
る工程と、この絶縁膜を全面エッチングして素子分離領
域を形成する工程とを具備することを特徴とする半導体
装置の製造方法。 - （２）被膜として多結晶シリコン膜を用いることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）耐酸化性膜としてシリコン窒化膜を用いることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5481485A JPS61214446A (ja) | 1985-03-19 | 1985-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5481485A JPS61214446A (ja) | 1985-03-19 | 1985-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214446A true JPS61214446A (ja) | 1986-09-24 |
Family
ID=12981167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5481485A Pending JPS61214446A (ja) | 1985-03-19 | 1985-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214446A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639948A (ja) * | 1986-06-30 | 1988-01-16 | Nec Corp | 半導体装置 |
| JPS6444040A (en) * | 1987-08-11 | 1989-02-16 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4873203A (en) * | 1987-07-27 | 1989-10-10 | Hitachi, Ltd. | Method for formation of insulation film on silicon buried in trench |
| JPH02125444A (ja) * | 1988-07-05 | 1990-05-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0355880A (ja) * | 1989-07-25 | 1991-03-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US5433794A (en) * | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5872044A (en) * | 1994-06-15 | 1999-02-16 | Harris Corporation | Late process method for trench isolation |
| US5920108A (en) * | 1995-06-05 | 1999-07-06 | Harris Corporation | Late process method and apparatus for trench isolation |
| US6657248B1 (en) | 1998-11-02 | 2003-12-02 | Hitachi, Ltd. | Semiconductor device having groove isolation structure and gate oxide films with different thickness |
-
1985
- 1985-03-19 JP JP5481485A patent/JPS61214446A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5015601A (en) * | 1989-07-25 | 1991-05-14 | Kabushiki Kaisha Toshiba | Method of manufacturing a nonvolatile semiconductor device |
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| US5868870A (en) * | 1992-12-10 | 1999-02-09 | Micron Technology, Inc. | Isolation structure of a shallow semiconductor device trench |
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