JPH0355880A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は書換え可能な２層以上のゲート電極構造を有す
る不揮発性半導体装置に係わり、特にＥＰＲＯＭ等の不
揮発性メモリに関する。
（従来の技術） 従来、例えば、２層のゲート電極を有する紫外線消去型
ＥＦＲＯＭは上面からみて第２図に示すパターン配置と
なっている。第２図において１はメモリセル、２は素子
分離領域、３は浮遊ゲート電極、４はワード線となる制
御ゲート電極、５はコンタクト孔、６はＡＩでなるビッ
ト線である。
この構造では、ひとつのセル１について１／２ヶのドレ
イン・コンタクト孔５が存在する為、セルサイズはコン
タクト孔５と素子分離領域２に対してマスク行程で規定
される一定の間隔及びずれ余裕をあらかじめ確保する必
要が有り、さらに、コンタクト孔５と浮遊ゲート電極３
に対しても同様にマスク行程で規定される一定の間隔及
びずれ余裕をあらかじめ確保する必要が有る。この為、
この部分がスケーリングされず、微細化，大容量化に大
きな障害となるという欠点を有する。更に各セルにはそ
れぞれ共通ソース拡散層を１／２本配置する必要がある
。第２図のアレイの断面図を第３図に、アレイの回路図
を第４図に示す。ここでｌＯはＰ型基板、１ｌはＮ十型
ソース、１２はＮ十型ドレイン、１３はＢＰＳＧ層であ
る。このものの情報の書込みは制御ゲート電極４とドレ
イン１２に高電圧を印加し、チャネル熱電子を発生させ
、浮ｄゲート電極３に電子を蓄積させて、セルトランジ
スターのしきい値を上昇させる事によりおこなう。
他方、大容量化を実現する為に、ソース及びドレイン拡
散層を、制御ゲートを共有する隣接する２つのセル間の
フィールド（素子分離）酸化膜下に埋め込んで形成し、
且つ上記埋め込み拡散層は動作に応じてソースまたはド
レインとして選択することが可能な回路を有し、さらに
各セルにおいては上記埋め込み拡散層に対しコンタクト
孔を有しないセル構造及び配置が提案されている。以後
これをコンタクトレスＥＰＲＯＭセルと略称する。
第５図にそのアレイ構造図を示し、第６図に回路図を示
す。この場合には、コンタクト孔と共通ソース拡散層は
不要となり、微細化，大容量化が可能とされている。こ
こで、２１はＰ型基板、２２はＮ十型埋め込み拡散層ビ
ット線、２３はフィールド絶縁膜、２４．　２５はゲー
ト絶縁膜、２６は浮遊ゲート、２７はワード線となる制
御ゲート、２８はメモリセルである。この従来型のコン
タクトアレイＥＦＲＯＭセル構造は、ソース，ドレイン
拡散層２２は埋め込まれており、セルサイズは従来型の
７０％以下となる。
しかしながら、従来は不必要であった動作に応じてソー
スまたは１・レインとして選択することが可能な新規回
路が必要となる為、メモリセル以外の周辺回路部分が増
大する。さらに微細化に伴い、この新規回路の選択特性
が劣化するという問題があった。
（発明が解決しようとする課題） 上記のように従来の不揮発性半導体装置は、セル構造と
か周辺回路の微細化等に問題があった。
本発明は上記事情に鑑みてなされたもので、従来Ｅ　Ｐ
　Ｒ　Ｏ　Ｍと同様なアレイ回路を有し、かつ微細化，
大容量化が可能な不揮発性半導体装置を提供することを
目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、第一導電型の半導体基板上に設けられた第二
導電型のソース及びドレイン領域と、上記ソース及びド
レイン領域間のチャネル領域上に形成され第一のゲート
絶縁膜を介して電気的に一乎遊状態にされた第一のゲー
ト電極と、上記第一のゲート電極上に形成された第二の
ゲート絶縁膜を介して制御ゲートとなる第二のゲート電
極とを備えた半導体素子を複数個有する半導体装置にお
いて、上記ソース及びドレイン領域は上記チャネル領域
を、隣接する素子のチャネル領域と分離するための第一
の絶縁膜より厚い第三の絶縁膜の下部に設けられており
、上記隣接する素子のソース及びドレイン領域は上記第
三の絶縁膜から半導体基板内に達して設けられた溝によ
り分離されている事を特徴とする不揮発性半導体装置で
ある。
即ち本発明は、上記ソース及びドレイン拡散領域は、チ
ャネル領域を、隣接するチャネル領域と分離するための
第１のゲート絶縁膜より厚い絶縁膜の下部に設けられて
おり、隣接するソース及びドレイン拡散領域は、上記厚
い絶縁膜の中央部付近から半導体基板内に達して設けら
れた溝により分離されていることを特徴としている。且
つ前記溝は、隣接する浮澹ゲート電極端とほほ自己整合
的に形成されており、その深さは隣接するソース及びド
レイン拡散領域を十分分離できるよう設定されているこ
とを他の特徴としている。
本発明によれば、隣接素子とのパンチスルーやリークを
十分防止できる溝が形成されている為、従来のコンタク
トセルアレイと同様に従来セルサイズを大幅に縮小でき
、且つソースとドレインは役割を固定できるため、周辺
回路を複雑化することなく実現できる不揮発性メモリの
セル構造を提供することができる。
（実施例） 第１図は本実施例を断面にて示す構造図である。本構造
は、Ｐ型シリコン基板１０１の表面にメモリセルのＮ十
型ドレイン拡散層１０２，　１０２，・・・及びＮ十型
ソース拡散層１０４，　１０４，・・・がそれぞれ溝１
０３を介して設けられている。これら隣接するドレイン
拡散層１０２とソース拡散層１０４間にそれぞれチャネ
ル領域１０５が設けられている。これら各チャネル領域
１０５上には第１のゲート酸化膜１０７が設けられてい
る。第１のゲート酸化膜１０７上にはＩ＄遊ゲート電極
１０８がそれぞれ存在し、浮遊ゲート電極１０８上には
第２のゲート絶縁膜１０９が設けられている。前記ドレ
イン拡散層１０２及び隣接セルのソース拡散層１０４は
浮ｄゲート電極１０８と１０８間を分離するフィールド
酸化膜１０６下にそれぞれ設けられており、フィールド
酸化膜１０６のほぼ中央部下に設けられた溝１０３で互
いに分離されている。制御ゲート電極１１０は前記第２
のゲート絶縁膜１０９上を覆いフィールド酸化膜１０６
、溝１０３の上部を通るように設けられている。これら
を覆ってＣＶＤ酸化膜１１１が形成され、さらに全面に
ＢＰＳＧ膜１１２が設けられている。
このようなＥＦＲＯＭ装置では、隣接セルとの間隔はフ
ィールド酸化膜１０３上に張出す浮遊ゲート電極の長さ
と間隔で決定されており、第５図，第６図のコンタクト
レスＥＦＲＯＭセルアレイと同じサイズが実現できる。
更に、フィールド酸化膜から基板にかけて形成される溝
１０３は隣接する浮ｄゲート電極端と自己整合で形成で
き、つまり第５図で見れば、ポリシリコンよりなる浮遊
ゲート２６か形成された段階で、これをマスクとしてフ
ィールド酸化膜を抜き、更に第１図の基板１０１内に達
する溝１０３が形成できるため、隣接拡散層の分離のた
めの深さは自由に設定できる。また、ソースとドレイン
の拡散層は役割を固定できる為、従来ＥＰＲＯＭの回路
をそのまま使うことができて、周辺回路の増大や、新回
路の選択特性等に悩まされる事はない。
尚、本実施例ではＥＦＲＯＭを参照して説明したが、こ
れに限定されることなく、２層ポリを用いる同種の構造
をもつ一括消去型ＥＥＰＲＯＭ、ＥＥＰＲＯＭやマスク
ＲＯＭなどでも同様に適用可能である等、本発明は種々
の応用が可能である。
［発明の効果コ 以上詳述した如く、本発明によれば、従来のＥＰＲＯＭ
セル等より微細化が可能な、特に１トランジスタ１セル
型の不揮発性半導体装置を提供できる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来のＥ
ＰＲＯＭのパターン平面図、第３図は同従来のＥＦＲＯ
Ｍの構造を示す断面図、第４図は同従来のＥ　Ｐ　Ｒ　
Ｏ　Ｍの回路図、第５図は従来のコンタクトレスＥＦＲ
ＯＭの構造を示す断面図、第６図は同ＥＰＲＯＭの回路
図である。 １０１・・・Ｐ型基板、１０２・・・Ｎ十型ドレイン層
、１０３　　・・溝、１０４　　・・Ｎ十型ソース層、
１０５・・・チャネル領域、１０Ｂ・・・フィールド絶
縁膜、１０７．　１０９・・・ゲート絶縁順、１０８　
　・・ｌ乎遊ゲート、１１０・・・制御ゲート。

Claims (4)

    【特許請求の範囲】
  1. （１）第一導電型の半導体基板上に設けられた第二導電
    型のソース及びドレイン領域と、上記、ソース及びドレ
    イン領域間のチャネル領域上に形成され第一のゲート絶
    縁膜を介して電気的に浮遊状態にされた第一のゲート電
    極と、上記第一のゲート電極上に形成された第二のゲー
    ト絶縁膜を介して制御ゲートとなる第二のゲート電極と
    を備えた半導体素子を複数個有する半導体装置において
    、上記ソース及びドレイン領域は上記チャネル領域を、
    隣接する素子のチャネル領域と分離するための第一の絶
    縁膜より厚い第三の絶縁膜の下部に設けられており、上
    記隣接する素子のソース及びドレイン領域は上記第三の
    絶縁膜から半導体基板内に達して設けられた溝により分
    離されていることを特徴とする不揮発性半導体装置。
  2. （２）前記溝は互いに隣接する素子の第一のゲート電極
    端と自己整合して設けられたものであることを特徴とす
    る請求項１に記載の不揮発性半導体装置。
  3. （３）前記第三の絶縁膜はフィールド絶縁膜であること
    を特徴とする請求項１または２に記載の不揮発性半導体
    装置。
  4. （４）前記制御ゲートは前記第一のゲート電極上に形成
    された第二の絶縁膜と前記第三の絶縁膜と前記溝の上方
    を通り、隣接する素子群を結線していることを特徴とす
    る請求項１または２に記載の不揮発性半導体装置。
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