KR20030030947A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20030030947A
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엔이씨 일렉트로닉스 코포레이션
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Abstract

본 발명은 차지 펌프 회로 등에 사용되는 용량 소자를 갖는 플래시 메모리 등의 반도체 장치에서 칩 면적의 증가가 억제되는 동시에 용량 소자의 용량을 고정밀도로 설정할 수 있고, 또한 제조 단계를 삭감할 수 있는 반도체 장치 및 그 제조 방법을 제공함을 목적으로 한다. 필드 산화막(15)상에 있어서, 트렌치부와 자기 정합시키면서 용량 소자 영역의 하부 전극(20)을 형성함으로써, 하부 전극(20)과 메모리 셀 영역의 플로팅 게이트 전극(60)을 동일 공정에서 동시에 형성할 수 있도록 한다. 하부 전극(20)은 필드 산화막(15)에 형성된 트렌치부에 의해 둘러싸여 있다. 하부 전극(20)상에는 메모리 셀 영역에서의 게이트간 절연막(70)과 동일 공정에서 형성된 절연막(70)을 사이에 두고 제어 게이트 전극(75)과 동일 공정에서 형성된 상부 전극(35)이 마련되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 플래시 메모리, EEPROM(전기적 소거 가능 프로그래머블 판독 전용 메모리) 등의 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 이들의 반도체 장치에 포함되는 승압 회로부의 용량 소자의 구조 및 그 제조 방법에 관한 것이다.
플래시 메모리, EEPROM 등의 불휘발성 반도체 메모리는 반도체 기판상에 소스 및 드레인 확산 영역과, 소스 확산 영역 및 드레인 확산 영역간의 채널 영역상에 게이트 절연막을 사이에 두고 마련된 플로팅 게이트 전극과, 플로팅 게이트 전극상에 절연막을 사이에 두고 마련된 제어 게이트 전극을 갖는 셀 구성의 것이 일반적으로 사용되고 있다. 이와 같은 불휘발성 반도체 메모리를 제조하는 방법으로서, 본 출원인은 일본국 특개평 제7-22195호 공보(JP, 7-022195, B)에 있어서 플로팅 게이트 전극에 대해 자기 정합적으로 소자 분리용의 트렌치부를 형성하는 프로세스를 제안하고 있다. 이 프로세스는 FSA 프로세스라고도 불리며 이 프로세스에 의하면 소스 드레인간의 채널 영역상만에 플로팅 게이트 전극을 국한화시킬 수 있는 동시에 메모리 셀이 차지하는 면적을 극소화 시킬 수 있다는 이점을 얻을 수 있다.
플래시 메모리, EEPROM 등의 불휘발성 반도체 메모리에서는 데이터의 기록이나 소거를 위해 그 반도체 메모리 장치에 공급되는 전원 전압보다도 큰 정부(positive and negative)의 전압을 필요로 한다. 불휘발성 반도체 메모리에 외부로부터 공급되는 전원 전압은 보통의 경우에 3V, 3.3V 또는 5V인데 비하여 소거시에는 예를 들면 -11V나 +12V의 전압을 필요로 하고 기록시에는 -11V, +5 내지 9V라는 큰 전압을 필요로 한다. 이들 전압은 불휘발성 반도체 메모리 장치의 내부에 차지 펌프 회로(예컨대, 승압 회로)를 마련하고 외부로부터 공급되는 전원 전압을 이 차지 펌프 회로에서 승압함으로써 전원 전압보다 큰 전압을 불휘발성 반도체 메모리 장치의 내부에서 생성하는 것이 일반적이다. 차지 펌프 회로는 용량 소자(예컨대, 커패시터)와 스위칭 소자나 다이오드를 조합한 것으로서 용량 소자로서는 전형적으로는 1500pF 정도의 용량의 것이 사용된다. 이 용량 소자는 보통의 일련의반도체 장치 제조 프로세스의 과정에 있어서 불휘발성 반도체 메모리 장치 내에 만들어 넣어진다. 특개평 2000-49299호 공보(JP, P2000-49499A)에는 플래시 메모리 등에의 응용에 알맞는 정전위와 부 전위를 동시에 발생하는 차지 펌프 회로가 개시되어 있다.
차지 펌프 회로의 용량 소자에는 플로팅 게이트 전극-채널 영역간에 보통 인가될 수 있는 전압보다도 훨씬 크며 또한 불휘발성 반도체 메모리 장치에 공급되는 전원 전압보다도 큰 전압이 인가된다. 그 때문에, 이 용량 소자는 내압을 확보하기 위해 비교적 두꺼운 절연막상에 하부 전극을 마련하고 용량층이 되는 절연막을 사이에 두고 상부 전극을 마련하도록 형성할 필요가 있다. 전술한 공보(JP, 7-022195, B)에 개시된 바와 같은 FSA 프로세스에 의해 불휘발성 반도체 메모리를 형성하는 경우에는 얇은 게이트 산화막상에 용량 소자의 하부 전극을 형성할 수 없기 때문에 트렌치 매입 절연막상에 하부 전극을 형성하고 차지 펌프 회로용의 용량 소자를 마련할 필요성이 있다.
도 1의 a 및 b는 용량 소자를 마련한 불휘발성 반도체 메모리 장치의 구성을 도시한 단면도로서, 도 1의 a는 메모리 셀 영역분의 구성을 도시하고, 도 1의 b는 차지 펌프 회로의 용량 소자가 형성되는 부분의 구성을 도시하고 있다. 도 1의 a는 메모리 셀 영역의 채널 영역을 포함하는 동시에 소스 영역 및 드레인 영역을 연결하는 직선에 직교하는 평면에서의 단면을 도시하고 있다.
반도체 기판(100)의 표면에 트렌치 매입 절연물(101)이 형성되어 있고, 용량 소자 영역에 있어서는 이 트렌치 매입 절연물(101)의 위에 폴리실리콘(다결정 실리콘) 등으로 이루어지는 하부 전극(102)이 형성되고, 절연막(103)을 사이에 두고 하부 전극(102)에 대향하도록 상부 전극(104)이 마련되어 있다. 이들 하부 전극(102) 및 상부 전극(104)를 덮도록 층간 절연막(105)이 형성되어 있다. 이 층간 절연막(105)은 절연막(103)과 접속하고 있다. 또한 층간 절연막(105)을 관통하여 하부 전극(102) 및 상부 전극(104)에 각각 전기적으로 접속하는 배선 콘택트(106, 107)가 마련되어 있다. 상부 전극(104)은 하부 전극(102)측에 배치된 폴리실리콘층(111)과, 폴리실리콘층(111)상에 마련된 실리사이드층(112)의 2층 구조로 되어 있다.
메모리 셀 영역에 있어서는 인접하는 트렌치 매입 절연물(101)간의 채널 영역상에 게이트 절연막(108)을 사이에 두고 폴리실리콘으로 이루어지는 플로팅 게이트 전극(109)이 마련되어 있다. 그리고 복수의 플로팅 게이트 전극(109) 위에 절연막(예컨대, 게이트간 절연막)(110)을 사이에 두고 제어 게이트 전극(113)이 형성되어 있다. 제어 게이트 전극(113)은 용량 소자 영역의 상부 전극(104)과 동일 공정에서 형성할 수 있는 것으로 상부 전극(104)과 마찬가지로 폴리실리콘층(111)과 실리사이드층(112)의 2층 구조로 되어 있다. 또한 제어 게이트 전극(113) 등을 덮도록 층간 절연막(105)이 형성되어 있다.
그렇지만, 이와 같이 소자 분리용의 트렌치 매입 절연막상에 차지 펌프 회로의 용량 소자를 형성하는 경우에는 용량 소자의 하부 전극(102)과 메모리 셀 영역에서의 플로팅 게이트 전극(109)을 동일 공정에서 형성할 수가 없고, 그 때문에 하부 전극용의 포토리소그라피 공정이 별도로 필요하게 된다는 문제점이 있다. 즉,플로팅 게이트 전극(109)에 대해 자기 정합적으로 트렌치를 형성하고 트렌치 내에 절연물을 매입하여 트렌치 분리를 행한 후에, 트렌치 매입 절연물(101)의 상면에 대해 하부 전극(102) 형성을 위한 패터닝을 실행하게 된다. 전술한 프로세스는 불휘발성 반도체 메모리 장치 내의 레이아웃에 대한 제약 조건이 된다.
전술한 바와 같이 차지 펌프 회로용의 용량 소자의 용량치는 비교적 크기 때문에 소자 분리의 목적으로 하는것 보다는 과도하게 트렌치 분리 영역을 크게 형성할 필요가 있고, 또할 필요한 용량치를 확보하기 위해 하부 전극을 분할하여 복수의 트렌치 분리 영역으로 나누어 배치할 필요가 생긴다는 문제점이 있다. 트렌치 분리 영역을 크게 형성하는 경우에는 반도체 메모리 장치로서의 칩 면적의 증대에 이르고 그 외에 트렌치 매입 절연물의 표면을 화학 기계 연마(CMP)에 의해 평탄화할 때에 트렌치 매입 절연물의 중앙부 부근에 움푹한 곳이 형성되기 쉬워지고, 더 나아가서는 그 위에 형성하여야 할 용량 소자의 형상에 영향을 미치고, 정밀도가 높은 용량 소자의 형성이 어려워진다는 문제점이 있다.
본 발명의 목적은 차지 펌프 회로 등에 사용되는 용량 소자를 구비하는 불휘발성 반도체 메모리 장치 등의 반도체 장치로서, 칩 면적의 증가가 억제되는 동시에 용량 소자의 용량을 고정밀도로 설정할 수 있고, 또한 제조 공정이 단축된 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 차지 펌프 회로 등에 사용되는 용량 소자를 구비하는 불휘발성 반도체 메모리 장치 등의 반도체 장치로서, 칩 면적의 증가가 억제되는동시에 용량 소자의 용량을 고정밀도에 설정할 수 있고, 또한 제조 공정이 단축된 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 특징에 따른 반도체 장치는 반도체 기판과, 반도체 기판상에 형성된 소자 분리막과, 소자 분리막상에 선택적으로 형성된 하부 전극과, 하부 전극을 감싸고 소자 분리막상에 형성되고, 하부 전극의 저면보다도 낮게 위치하는 저면을 갖는 트렌치부와, 트렌치부에 매입된 트렌치 매입 절연물과, 하부 전극상에 형성된 절연막과, 절연막을 사이에 두고 하부 전극상에 형성된 상부 전극을 가지며, 하부 전극과 절연막과 상부 전극으로 용량 소자를 구성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치 제조 방법은 반도체 기판의 표면에 형성된 소자 분리막상에 선택적으로 하부 전극층을 형성하는 단계와, 하부 전극층에 대해 자기 정합적으로 하부 전극층을 감싸도록 소자 분리막상에 트렌치부를 형성하는 단계와, 트렌치부를 트렌치 매입 절연물로 매입하는 단계와, 하부 전극층상에 절연막을 형성하는 단계와, 절연막상에 하부 전극층 및 절연막과 함께 용량 소자를 구성하는 상부 전극층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 제조 방법은 반도체 기판상에 채널 영역과, 반도체 기판상에 제 1의 절연막을 사이에 두고 형성된 제 1의 도전층과, 제 1의 도전층상에 제2의 절연막을 사이에 두고 형성된 제2의 도전층으로 이루어지는 복수의 메모리 셀을 가지며, 메모리 셀 영역과 용량 소자 영역를 구비한 반도체 장치의 제조 방법에 있어서, 반도체 기판의 한 주면상의 용량 소자 영역에 필드 산화막을 형성하는 단계와, 그 한 주면상에 제 1의 절연막을 형성하고, 메모리 셀 영역과 용량 소자 영역에 제 1의 절연막을 사이에 두고 제 1의 도전층을 형성하는 단계와, 제 1의 도전층상에 제2의 절연막을 형성하는 단계와, 제2의 절연막과 제 1의 도전층과 제 1의 절연막을 소망하는 패턴으로 패터닝하고, 제2의 절연막을 마스크로 반도체 기판을 에칭하여 메모리 셀 영역에는 제 1의 트렌치부를, 용량 소자 영역에는 필드 산화막상에 하부 전극과 제2의 트렌치부를 형성하는 단계와, 제 1 및 제2의 트렌치부를 제 3의 절연막으로 매입하는 단계와, 제2의 절연막의 표면이 노출가기까지 제3의 절연막을 제거하는 단계와, 제2의 절연막을 제거하는 단계와, 노출된 제 1의 도전층의 표면에 제 4의 절연막을 형성하고, 제 4의 절연막상에 제2의 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1의 a 및 b는 종래의 불휘발성 반도체 메모리의 구성을 도시한 단면도.
도 2의 a 및 b는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치를 도시한 단면도.
도 3은 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 메모리 셀 영역의 구성을 개략적으로 도시한 평면도.
도 4는 도 3의 B-B'선에 따른 단면도.
도 5의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 6의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 7의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 8의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 9의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 10의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 11의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 12의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 13의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 14의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 15의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 16의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 17의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 18의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의 제조 단계를 설명하는 단면도.
도 19의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치의제조 단계를 설명하는 단면도.
도 20의 a 및 b는 본 발명의 다른 실시예에 따른 불휘발성 반도체 메모리 장치를 도시한 단면도.
<도면의 주요 부분에 대한 간단한 설명>
10 : 반도체 기판15 : 필드 산화막
20 : 하부 기판25 : 트렌치 매입 절연물
30, 70 : 절연막35 : 상부 전극
36 : 폴리실리콘층37 : 실리사이드층
40 : 층간 절연막45, 50 : 콘택트 플러그
55 : 게이트 절연막60 : 플로팅 게이트 전극
75 : 제어 게이트 전극80 : 소스 드레인 확산 영역
5,95 : 알루미늄 배선90 : 콘택트 홀
다음에, 본 발명의 바람직한 실시예에 관해 도면을 참조하여 설명한다. 도 2의 a 및 b는 본 발명의 실시의 한 형태의 불휘발성 반도체 메모리 장치의 구성을 도시한 단면도이다. 도면에 있어서, 도 2의 a는 불휘발성 반도체 메모리 장치 중에서 메모리 셀 영역분의 구성을 도시하고, 도 2의 b는 불휘발성 반도체 메모리 장치 중에서 차지 펌프 회로의 용량 소자가 형성되는 부분의 구성을 도시한 것으로, 메모리 셀 영역의 채널 영역을 포함하는 동시에 소스 영역 및 드레인 영역을 연결하는 직선에 직교하는 평면에서의 단면을 도시하고 있다. 여기서는 용량 소자 영역과 메모리 셀 영역를 나누어서 도시하고 있지만 용량 소자 영역과 메모리 셀 영역는당연히 동일한 불휘발성 반도체 메모리 장치 내에 마련된 것이다. 도 3은 메모리 셀 영역의 구성을 개략적으로 도시한 평면도이고, 도 2의 a에 도시한 메모리 셀 영역은 도 3의 A-A'선에 따른 것이다. 도 4는 도 3의 B-B'선에 따른 메모리 셀의 단면도이다.
상기 반도체 장치는 차지 펌프 회로 등에 사용되는 용량 소자를 구비하는 것으로, 도 2의 b에 도시한 용량 소자 영역에 있어서, 실리콘 등의 반도체 기판(10)의 표면에 마련된 필드 산화막(LOCOS 산화막)(15)의 표면에 용량 소자의 하부 전극(20)이 형성된 것이다. 상기 하부 전극(20)은 폴리실리콘 등으로 이루어지고 필드 산화막(15) 영역 내에 형성된 트렌치부에 의해 둘러싸여 있다. 트렌치부에는 트렌치 매입 절연물(25)이 매입되어 있다. 하부 전극(20)의 위에는 절연막(30)을 사이에 두고 상부 전극(35)이 형성되어 있다. 상부 전극(35)은 하부 전극(20)의 위의 영역에서 횡방향으로 트렌치 매입 절연물(25)의 위까지 늘어나서 형성되어 있다. 이 상부 전극(35)은 하부 전극(20)과 같은 재질의 폴리실리콘층(36)과 그 위의 실리사이드층(37)의 2층 구조로 되어 있다. 그리고 전술한 층이나 전극을 덮도록 층간 절연막(40)이 마련되어 있다. 층간 절연막(40)을 관통하여 각각 하부 전극(20) 및 상부 전극(35)과 알루미늄 배선(95)을 전기적으로 접속하도록 콘택트 플러그(45, 50)가 마련되어 있다. 여기서 절연막(30)은 층간 절연막(40)과 접속하는 동시에 트렌치 매입 절연부(25)와도 접속하여 하부 전극(20)과 상부 전극(35) 사이의 전기적인 절연을 확실하게 하고 또한 하부 전극(20)과 상부 전극(35) 사이의 용량막 즉 용량 소자의 용량막으로서 기능한다.
도시한 실시예에 있어서, 필드 산화막(15)에 마련된 트렌치 매입 절연물(25)의 상면의 위치는 하부 전극(20)의 상면보다도 하측(반도체 기판(10)에 가까운 방향)에 있고, 하부 전극(20)의 상면과 상부 전극(35)의 하면, 또한 하부 전극(20)의 측면과 상부 전극(35)의 측면이 서로 대향하여 용량 소자의 용량부를 구성하고, 단면이 거의 반전된 L자 모양의 구조를 갖고 있다. 여기서는 필드 산화막(15)상의 트렌치 매입 절연물(25)의 막두께보다도 하부 전극(20)의 막두께의 쪽이 두껍게 되어 있다. 또한 이 용량 소자 영역에 있어서 필드 산화막(15)에 마련된 트렌치부는 하부 전극(20)과 자기 정합적으로 형성된다.
한편, 도 2의 a에 도시한 메모리 셀 영역에 있어서는 반도체 기판(10)에 트렌치부가 직접 형성되어 있고, 각 트렌치부에는 트렌치 매입 절연물(25)이 두껍게 되어 있다. 이 트렌치부는 인접하는 메모리 셀 사이에서 소자 분리를 행하기 위한 것이다. 반도체 기판 표면의 영역이며 인접하는 트렌치부 사이의 영역이 채널 영역이고 상기 채널 영역의 위에는 게이트 절연막(55)을 사이에 두고 폴리실리콘 등으로 이루어지는 플로팅 게이트 전극(60)이 마련되어 있다. 트렌치부는 플로팅 게이트 전극(60)에 대해 자기 정합적으로 형성되지만, 특히 여기서의 트렌치부 및 플로팅 게이트 전극(60)은 용량 소자 영역에 있어서의 트렌치부 및 하부 전극(20)과 같은 공정에서 동시에 형성되는 것이다. 그리고 복수의 플로팅 게이트 전극(60)과 이들 사이의 트렌치 매입 절연물(25)상에 절연막(70)을 사이에 두고 제어 게이트 전극(75)이 형성되어 있다. 제어 게이트 전극(75)은 용량 소자 영역의 상부 전극(35)과 동일 공정에서 형성할 수 있고 상부 전극(35)과 마찬가지로 폴리실리콘층(36)과실리사이드층(37)의 2층 구조로 되어 있다. 또한 제어 게이트 전극(75) 등의 각 층을 덮도록 층간 절연막(40)이 형성되어 있다. 층간 절연막(40)은 용량 소자 영역과 메모리 셀 영역로 일체적으로 형성되어 있다.
도 3 및 도 4에 도시한 바와 같이, 도 2의 a에 도시한 방향과는 직교하는 방향의 단면에 있어서, 플로팅 게이트 전극(60)의 양측 즉 반도체 기판(10)에 있어서의 채널 영역의 양측의 영역에는 소스 드레인 확산 영역(80)이 형성되어 있다. 트렌치부의 긴변 방향과 같은 방향으로 늘어나는 알루미늄 배선(85)과 소스 드레인 확산 영역(80)과의 접속을 위해 콘택트 홀(90)(도 3에는 도시하지 않음)이 층간 절연막(40)에 형성되어 있다.
플로팅 게이트 전극(60)은 소스 드레인 확산 영역(80)의 단부에 있어서는 제어 게이트 전극(70)과 자기 정합적으로 형성되어 있고, 또 소스 드레인 확산 영역(80) 사이의 채널 영역측 단부에서는 트렌치부에 의해 자기 정합적으로 형성되어 있다.
이상 기술한 본 실시 형태의 불휘발성 반도체 메모리 장치에서는 필드 산화막(15)상에 있어서, 트렌치부와 자기 정합시키면서 하부 전극(20)을 형성하기 때문에, 종래의 소자 분리용의 트렌치 매입 절연물상에 하부 전극을 형성하는 경우에 비해 하부 전극(20)과 플로팅 게이트 전극(60)을 동일 공정에서 동시에 형성할 수 있게 되어 공정 수를 단축할 수 있다. 또한 소자 분리용의 트렌치 매입 절연물상에 하부 전극을 형성하지 않기 때문에, 소자 분리용의 트렌치부의 트렌치 폭을 작게 할 수가 있어서 셀 밀도의 향상이나 칩 면적의 감소가 가능해 진다.
이하, 본 발명의 실시예에 있어서 필드 산화막(LOCOS 산화막)(15)에 관해 설명한다.
일반적으로, 불휘발성 반도체 메모리 장치는 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이 만으로 구성되는 것이 아니라, 비트선이나 워드선을 프리 차지하기 위한 프리 차지 회로, 어드레스를 디코드하기 위한 어드레스 디코더, 입출력 데이터를 보존하고 또는 증폭하는 버퍼 회로, 동작 타이밍 등의 제어를 행하는 제어 회로, 기록이나 소거를 위한 전압을 발생하는 차지 펌프 회로 등의 각종의 주변 회로를 구비하고 있다. 주변 회로에서는 메모리 셀 영역에 비해 상대적으로 높은 전압이나 큰 전류를 취급하거나 또는 입출력 단자 등과의 기하학적 위치 관계 등에 의해 메모리 셀 영역에 비해 소자 밀도가 낮은 경우가 많고 따라서 소자 분리의 방법으로서 트렌치 분리가 아니라 필드 산화막에 의한 분리가 사용된다. 그래서 본 발명에서는 지금까지는 주변 회로부에서의 소자 분리 등을 위해서만 사용되고 있던 필드 산화막상에 차지 펌프 회로 등의 용량 소자를 형성함으로써 칩 면적의 증가를 방지하면서 내압이 높으며 또한 정밀도가 높은 용량 소자를 형성하는 것을 가능하게 한다. 또한 필드 산화막을 사용함으로써 하부 전극을 위해 비교적 대면적을 사용하는 것이 가능하게 되기 때문에 하부 전극을 분할할 필요가 없어지고 그 만큼 더욱 회로 구성이 간단하게 되고 결과적으로 칩 면적 등을 보다 작게 할 수 있다.
이하, 도 2의 a에 도시한 불휘발성 반도체 메모리 장치의 제조 공정에 관해 설명한다. 도 5의 a 및 b 내지 도 19의 a 및 b는 도 2의 a 및 b에 도시한 불휘발성반도체 메모리 장치의 제조 단계를 순서대로 도시한 단면도이다. 도 5의 a 내지 도 19의 a는 불휘발성 반도체 메모리 장치 중에서 메모리 셀 영역분에 대응하는 구성을 도시한 것으로서 메모리 셀 영역의 채널 영역을 포함하는 동시에 소스 영역 및 드레인 영역을 연결하는 직선에 직교하는 평면에서의 단면을 도시하고 있고, 도 5의 b 내지 도 19의 b는 불휘발성 반도체 메모리 장치 중에서 차지 펌프 회로의 용량 소자가 형성되는 부분에 대응한 구성을 도시하고 있다. 메모리 셀 영역과 용량 소자 영역은 서로 별도의 도면에서 도시하고 있지만, 메모리 셀 영역의 제조 공정과 용량 소자 영역의 제조 공정은 동시에 실행된다.
우선, P형 실리콘으로 이루어지는 반도체 기판(10)의 표면에 얇게 예컨대, 10nm 정도의 자연 산화막(11)이 형성되고, 전면에 질화 실리콘막(12)을 형성한 후 도 5의 a 및 b에 도시한 바와 같이 포토리소그라피 공정에 의해 주변 회로부의 필드 산화막(15)이 형성되는 부분만 질화 실리콘막(12)을 제거한다. 다음에, 필드 산화 공정에 의해 질화 실리콘막(12)이 제거되어 있는 부분의 반도체 기판(10)의 표면에 필드 산화막(15)을 형성하고 그 후, 질화 실리콘막(12)을 모두 제거한다. 이 때의 상태가 도 6의 a 및 b에 도시되어 있다. 메모리 셀 영역에 있어서 반도체 기판(10)에 대해 이온 주입을 행하고, 도 7의 a 및 a에 도시한 바와 같이, 소위 디프(deep) N웰(13) 및 P웰(14)로 이루어지는 2중 웰 구조를 형성한다. 필요하다면 주변 회로부에 대해서도 동시에 이온 주입을 시에 행할 수 있다.
다음에, 도 8의 a 및 b에 도시된 바와 같이 전면상에 예를 들면 두께 250nm 정도의 P형 불순물 도프의 폴리실리콘층(16)을 형성하고 그 위에 예를 들면 두께160nm 정도의 질화 실리콘층(17)을 형성하고, 포토리소그라피 공정에 의해 메모리 셀 영역에서는 플로팅 게이트 전극(60)의 형상으로 또한 용량 소자 영역에서는 하부 전극(20)의 형상으로 질화 실리콘층(17)을 패터닝하고 그 후 에칭을 행하여 폴리실리콘층(16)을 플로팅 게이트 전극(60)이나 하부 전극(20)의 형상으로 패터닝하고 에칭을 실행한다.
도 9의 a 및 b에 도시한 바와 같이, 플로팅 게이트 전극(60)이나 하부 전극(20)에 대해 자기 정합적으로 트렌치부(21)을 형성한다. 또한 이때의 플로팅 게이트 전극(60)은 각 메모리 셀마다 독립적인 것이 아니라, 도 3에 도시한 평면도에 있어서의 트렌치 매입 절연물(25)(트렌치부)의 부분만이 제외된 형상의 것이다. 마찬가지로, 용량 소자 영역에 있어서도 하부 전극(20)에 대응하는 위치 이외에 하부 전극(20)을 둘러싸는 트렌치부(21) 이외의 부분에 있어서도 폴리실리콘층(16)은 남아있다. 이 때, 메모리 셀 영역에서는 실리콘 반도체 기판(10)에 대한 에칭으로 되는 것에 비해 용량 소자 영역에서는 필드 산화막(15)에 대한 에칭으로 되기 때문에 에칭 레이트의 차이에 의해 메모리 셀 영역에서는 깊은 트렌치부(21)가 형성되고 용량 소자 영역에서는 얕은 트렌치부(21)가 형성된다. 즉, 메모리 셀 영역의 트렌치부(21)는 디프 N웰(13)도 분리하여 P형 반도체 기판(10)의 본체부에 도달하는데 비하여 용량 소자 영역에서는 트렌치부(21)는 필드 산화막(15)을 얇게 깎는 정도이다.
다음에, 도 10의 a 및 b에 도시한 바와 같이, 상기한 공정에서 에칭 제거된 부분(트렌치부(21)에 대응하는 부분)에 대해, HDP(고밀도 플라즈마; high-densityplasma) CVD(화학 기상 성장법)에 의해, 산화 실리콘(22)을 매입한다. 이 때는 질화 실리콘층(17)의 표면도 포함하여 전면에 산화 실리콘(22)이 퇴적되기 때문에 CMP(화학 기계 연마)에 의해 도 10에 도시한 바와 같이 질화 실리콘층(17)의 표면이 노출할 때까지 산화 실리콘(22)을 연마 제거한다. 그 후, 도 12의 a 및 b에 도시한 바와 같이, 열 인산 등을 이용하여 질화 실리콘층(17)을 에칭 제거한다. 그 때, 폴리실리콘층(16)(예컨대, 플로팅 게이트 전극(60), 하부 전극(20))을 보호하기 위해 폴리실리콘층(16)의 표면에 얇게 산화막이 형성되어 있도록 하여 두면 바람직하다. 계속해서, 폴리실리콘층(16)(플로팅 게이트 전극(60), 하부 전극(20))을 마스크로 하여 다시 산화 실리콘층(22)을 에칭하여 도 13의 a 및 b에 도시한 바와 같이 상기 산화 실리콘층(22)은 트렌치 매입 절연물(25)로 전환한다.
그 후, 메모리 셀 영역에서는 플로팅 게이트 전극(60)과 제어 게이트 전극(75) 사이의 절연막(70)이 되며, 용량 소자 영역에서는 하부 전극(20)과 상부 전극(35) 사이의 절연막(용량막)(30)이 되어야 할 0N0 절연막(26)을 도 14의 a 및 b에 도시한 바와 같이 전면에 형성한다. ONO 절연막(26)은 SiO2/SiN/SiO2의 적층 구조로 이루어진 절연막이다. 상기 ON0 절연막(26)을 도 15의 a 및 b에 도시한 바와 같이 소망하는 형상으로 패터닝 한다.
다음에, 도 16의 a 및 b에 도시한 바와 같이 전면에 폴리실리콘층(31)을 형성하고 도 17의 a 및 b에 도시한 바와 같이, 폴리실리콘층(31)을 제어 게이트 전극(75)이나 상부 전극(35)의 형상으로 패터닝 한다. 이 때, 주변 회로부에 있어서의 용량 소자 이외의 다른 회로부분의 패터닝 등도 행한다. 또한 메모리 셀 영역에 있어서는 패턴닝 된 제어 게이트 전극(75)과 자기 정합적으로 플로팅 게이트 전극(60)(폴리실리콘층(16))도 에칭 제거하고 각 메모리 셀에 플로팅 게이트 전극(60)이 분리된 형상이 되도록 한다. 그 결과, 제어 게이트 전극(75) 및 상부 전극(35)의 제1의 층의 폴리실리콘층(36)이 형성되게 된다.
그 후, 메모리 셀 영역에 있어서는 제어 게이트 전극(75)(및 그 아래의 플로팅 게이트 전극(60))을 마스크로 하여 N형 불순물의 이온 주입을 행하여 소스 드레인 확산 영역(80)(도 3 및 도 4를 참조)을 형성한다.
또한, 도 18의 a 및 b에 도시한 바와 같이, 제어 게이트 전극(75) 및 상부 전극(35)의 제1의 층의 폴리실리콘층(36)의 상부를 실리사이드층(37)으로 한다. 이 실리사이드층(37)은 예를 들면 CoSi로 이루어지고 하부 전극(20)을 구성하는 폴리실리콘층 중에서 상부 전극(35)으로 덮이지 않은 부분도 실리사이드화 되도록 한다. 그 후, 예를 들면, TE0S(테토라에톡시오르소실리케이트 : Si(0C2H5)4)+오존(03))의 열 CVD에 의해 BPSG(붕인산실리케이트 유리)로 이루어지는 층간 절연막(40)을 전면에 형성한다. 그리고 각각 하부 전극(20) 및 상부 전극(35)에 도달하는 콘택트 홀을 층간 절연막(40)에 형성하고 이들의 콘택트 홀 내에 텅스텐을 충전함으로써 콘택트 플러그(45, 50)를 형성한다. 그 후, 도 19의 a 및 b에 도시한 바와 같이, 콘택트 플러그(45, 50)와 접속하는 알루미늄 배선(95)을 층간 절연막(40)에 형성함으로써 도 2의 a 및 b에 도시한 불휘발성 반도체 메모리 장치가 완성된다.
이상의 설명으로부터 명확한 것처럼, 이 제조 공정은 메모리 셀 영역에 관해서는 전술한 일본국 공보(JP, 7-22195)에 개시된 것과 마찬가지이고 본원 발명은 이와 같은 메모리 셀 영역에서의 제조 공정과 병행하여 용량 소자가 형성될 수 있도록 용량 소자 영역측의 제조 단계를 구성하는 것이다.
다음에, 본 발명의 다른 실시예에 따른 불휘발성 반도체 메모리 장치에 관해, 도 20의 a 및 b를 이용하여 설명한다. 도 20의 a는 불휘발성 반도체 메모리 장치 중에서 메모리 셀 영역분의 구성을 도시한 것으로, 메모리 셀 영역의 채널 영역을 포함하는 동시에 소스 영역 및 드레인 영역을 연결하는 직선에 직교하는 평면에서의 단면을 도시하고, 도 20의 b는 불휘발성 반도체 메모리 장치 중에서 차지 펌프 회로의 용량 소자가 형성되는 부분의 구성을 도시하고 있다.
도 20의 a 및 b에 도시한 불휘발성 반도체 메모리 장치는 도 2의 a 및 b에 도시한 것과 같은 구성으로서, 전술한 것과 같은 제조 단계를 거쳐서 제조되는 것이다. 그렇지만, 트렌치 매입 절연물(25)의 막두께를 도 2의 a 및 b에 도시한 것보다도 두껍게 하고 용량 소자 영역에 있어서는 하부 전극(20) 상면보다도 트렌치 매입 절연물(25)의 상면쪽이 더 윗쪽에 위치하도록 한 점에서, 도 2의 a 및 b에 도시한 것과 다르다. 이와 같이 트렌치 매입 절연물(25)을 두껍게 했기 때문에 메모리 셀 영역에 있어서도 트렌치의 형성 영역에 있어서 트렌치 매입 절연물(25)이 두껍게 되어 제어 게이트 전극(75)에 대해 볼록 형상으로 된다.
도 20의 a 및 b에 도시한 불휘발성 반도체 메모리 장치에서는 용량 소자는 하부 전극(20)의 상면과 상부 전극(35)의 하면만으로 형성되게 된다. 도 2의 a 및b에 도시한 것에서는 용량막이 반전된 L자 모양의 단면 형상을 갖기 때문에 L자의 단면 부분(하부 전극(20)의 에지부)에서 전계 집중 등이 일어나기 쉽고 그 때문에 절연 내압이 저하될 우려가 있지만 도 20의 a 및 b에 도시한 것에서는 파선의 원으로 도시한 바와 같이 그러한 에지부가 존재하지 않기 때문에 용량 절연막에서의 전계 집중이 없어지고 용량 소자의 신뢰성이 향상한다.
이상 설명한 바와 같이 본 발명은 필드 산화막상에서 트렌치부와 자기 정합시키면서 용량 소자의 하부 전극을 형성함으로써 종래의 소자 분리용의 트렌치 매입 절연물상에 하부 전극을 형성하는 경우에 비해 하부 전극과 메모리 셀측의 플로팅 게이트 전극을 동일 공정에서 동시에 형성할 수 있게 되어 공정 수를 단축할 수 있는 효과가 있다. 또한 소자 분리용의 트렌치 매입 절연물상에 하부 전극을 형성하지 않기 때문에 소자 분리용의 트렌치부의 트렌치 폭을 작게 할 수 있어서 셀 밀도의 향상이나 칩 면적을 줄일 수 있다.

Claims (15)

  1. 반도체 기판과,
    상기 반도체 기판상에 형성된 소자 분리막과,
    상기 소자 분리막상에 형성된 하부 전극과,
    상기 하부 전극을 감싸고 상기 소자 분리막상에 형성되고 상기 하부 전극의 저면보다도 낮게 위치하는 저면을 갖는 트렌치부와,
    상기 트렌치부에 매입된 트렌치 매입 절연물과,
    상기 하부 전극상에 형성된 절연막과,
    상기 절연막을 사이에 두고 상기 하부 전극상에 형성된 상부 전극을 구비하며,
    상기 하부 전극과 상기 절연막과 상기 상부 전극으로 용량 소자를 구성하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 트렌치 매입 절연물의 상면이 상기 하부 전극의 상면보다 더 윗쪽에 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 용량 소자는 차지 펌프 회로의 용량 소자를 포함하는 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 반도체 장치는 채널 영역과, 게이트 절연막을 사이에 두고 상기 채널 영역상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극상에 절연막을 사이에 두고 형성된 제어 게이트 전극을 각각 포함하는 복수의 메모리 셀을 구비한 불휘발성 메모리 장치이고, 상기 트렌치 매입 절연물에 의해 메모리 셀 각각의 소자는 분리되는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 트렌치 매입 절연물의 상면이 상기 하부 전극의 상면보다 더 윗쪽에 위치하는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 용량 소자는 차지 펌프 회로의 용량 소자를 포함하는 특징으로 하는 반도체 장치.
  7. 반도체 기판의 표면에 형성된 소자 분리막상에 선택적으로 하부 전극층을 선택적으로 형성하는 단계와,
    상기 하부 전극층에 대해 자기 정합적으로 상기 하부 전극층을 감싸도록 상기 소자 분리막상에 트렌치부를 정의하는 단계와,
    상기 트렌치부에 트렌치 매입 절연물을 매입하는 단계와,
    상기 하부 전극층상에 절연막을 형성하는 단계와,
    상기 절연막상에 상부 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 하부 전극층, 상기 절연막, 및 상기 상부 전극층은 함께 용량 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 트렌치부를 정의하는 상기 단계는,
    상기 하부 전극층상에 패터닝 마스크로서 작용하는 절연막을 형성하고, 상기 절연막을 소망하는 패턴으로 패터닝하는 단계와,
    상기 절연막을 마스크로 사용하여 상기 하부 전극층을 에칭하고, 동시에 용량 소자 영역의 상기 하부 전극층 밑의 상기 소자 분리막과 메모리 셀 영역의 상기 반도체 기판을 에칭하여 트렌치부를 정의하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 트렌치 매입 절연물의 상면이 상기 하부 전극의 상면보다 더 윗쪽에 위치하도록 상기 트렌치 매입 절연물이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판상에 배치된 다수의 메모리 셀을 구비하고 메모리 셀 영역과 용량 소자 영역을 포함하는 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 한 주면(main surface)상의 상기 용량 소자 영역에 필드 산화막을 형성하는 단계와,
    상기 한 주면상에 제 1의 절연막을 형성하는 단계와,
    상기 메모리 셀 영역과 상기 용량 소자 영역에 상기 제 1의 절연막을 사이에 두고 상기 반도체 기판의 전면상에 제 1의 도전층을 형성하는 단계와,
    상기 제 1의 도전층상에 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막, 상기 제 1의 도전층, 및 상기 제 1의 절연막을 소망하는 패턴으로 패터닝하고, 상기 제2의 절연막을 마스크로 사용하여 상기 반도체 기판을 에칭하여 상기 메모리 셀 영역에는 제 1의 트렌치부를, 상기 용량 소자 영역에는 상기 필드 산화막상에 하부 전극을 형성하여 상기 용량 소자 영역 내의 상기 필드 산화막에 제2의 트렌치부를 형성하는 단계와,
    상기 제 1 및 제2의 트렌치부에 제 3의 절연막을 매입하는 단계와,
    상기 제2의 절연막의 표면이 노출될 때까지 상기 제 3의 절연막을 제거하는 단계와,
    상기 제2의 절연막을 제거하는 단계와,
    노출된 상기 제 1의 도전층의 표면상에 제 4의 절연막을 형성하고, 상기 제 4의 절연막상에 상기 제2의 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11항에 있어서,
    상기 메모리 셀 각각은 채널 영역과, 상기 반도체 기판상에 상기 제 1의 절연막을 사이에 두고 형성된 상기 제 1의 도전층과, 상기 제 1의 도전층상에 상기 제2의 절연막을 사이에 두고 형성된 상기 제2의 도전층으로 형성되는 구성으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법,
  13. 제 11항에 있어서,
    상기 메모리 셀 영역은 상기 제1의 도전층으로 이루어진 플로팅 게이트 전극과, 상기 제2의 도전층으로 이루어진 제어 게이트 전극을 구비하고, 상기 용량 소자 영역은 상기 제1의 도전층으로 이루어진 하부 전극과, 상기 제4의 절연막으로 이루어진 용량 절연막과, 상기 제2의 도전층으로 이루어진 상부 전극을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 11항에 있어서,
    상기 반도체 기판은 실리콘 반도체 기판을 포함하고, 상기 제 1의 절연층,상기 필드 산화막, 및 상기 절연막은 산화 실리콘으로 이루어지고, 상기 제2의 절연층은 질화 실리콘으로 이루어지고, 상기 제 1 및 제2의 도전층은 적어도 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 11항에 있어서,
    상기 제3의 절연막의 상면이 상기 하부 전극층의 상면 보다 더 윗쪽에 위치하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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