JP2000269449A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP2000269449A JP2000269449A JP11067390A JP6739099A JP2000269449A JP 2000269449 A JP2000269449 A JP 2000269449A JP 11067390 A JP11067390 A JP 11067390A JP 6739099 A JP6739099 A JP 6739099A JP 2000269449 A JP2000269449 A JP 2000269449A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- pattern
- electrode
- capacitor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 98
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 239000011229 interlayer Substances 0.000 claims abstract description 37
- 239000000203 mixture Substances 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 16
- 239000010410 layer Substances 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 25
- 229920005591 polysilicon Polymers 0.000 abstract description 25
- 230000001902 propagating effect Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 description 17
- 238000007254 oxidation reaction Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 101000718497 Homo sapiens Protein AF-10 Proteins 0.000 description 1
- 102100026286 Protein AF-10 Human genes 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 共通の基板上にフローティングゲートを有す
る不揮発性メモリとキャパシタを有するアナログ回路と
を形成した半導体集積回路装置において、キャパシタへ
の基板中を伝搬するノイズの影響を最小化し、同時にキ
ャパシタの容量を最大化する。 【解決手段】 キャパシタを素子分離絶縁膜上に形成
し、その際フローティングゲートとコントロールゲート
電極との間に介在する層間絶縁膜を厚く、キャパシタ絶
縁膜を薄く形成する。
る不揮発性メモリとキャパシタを有するアナログ回路と
を形成した半導体集積回路装置において、キャパシタへ
の基板中を伝搬するノイズの影響を最小化し、同時にキ
ャパシタの容量を最大化する。 【解決手段】 キャパシタを素子分離絶縁膜上に形成
し、その際フローティングゲートとコントロールゲート
電極との間に介在する層間絶縁膜を厚く、キャパシタ絶
縁膜を薄く形成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に通常のキャパシタとフローティングキャパシ
タとを同一基板上に形成した半導体集積回路装置に関す
る。半導体記憶装置はマイクロプロセッサ等の論理演算
装置と共に、コンピュータをはじめとする様々な情報処
理装置あるいは制御装置において広く使われている。特
に、情報をフローティングゲート中に電荷の形で保持す
るＥＰＲＯＭあるいはフラッシュメモリ等の不揮発性半
導体記憶装置では、保持された情報が電源断の後でも安
定に保持される。
係り、特に通常のキャパシタとフローティングキャパシ
タとを同一基板上に形成した半導体集積回路装置に関す
る。半導体記憶装置はマイクロプロセッサ等の論理演算
装置と共に、コンピュータをはじめとする様々な情報処
理装置あるいは制御装置において広く使われている。特
に、情報をフローティングゲート中に電荷の形で保持す
るＥＰＲＯＭあるいはフラッシュメモリ等の不揮発性半
導体記憶装置では、保持された情報が電源断の後でも安
定に保持される。
【０００２】最近では、このようなフラッシュメモリを
アナログ回路と共に、共通の半導体基板に形成した混載
集積回路装置に対する要求が存在する。かかるアナログ
回路はキャパシタを含むのが特徴的であり、従って共通
の半導体基板上にフローティングキャパシタと通常のキ
ャパシタとを同時に形成する技術が必要とされている。
アナログ回路と共に、共通の半導体基板に形成した混載
集積回路装置に対する要求が存在する。かかるアナログ
回路はキャパシタを含むのが特徴的であり、従って共通
の半導体基板上にフローティングキャパシタと通常のキ
ャパシタとを同時に形成する技術が必要とされている。
【０００３】
【従来の技術】図１〜３（（Ａ）〜（Ｆ）工程）は、従
来のフラッシュメモリとアナログキャパシタとを混載し
た集積回路装置１０の製造工程を示す。図１（Ａ）を参
照するに、ｐ型Ｓｉ基板１１上にはフィールド酸化膜１
２が形成され、前記フィールド酸化膜１２により前記Ｓ
ｉ基板１１上にはフラッシュメモリ領域１１Ａとアナロ
グ回路領域１１Ｂとが画成される。さらに、前記Ｓｉ基
板１１中には、前記アナログ回路領域１１Ｂに対応し
て、ｎ型拡散領域１１ｂが、Ａｓ+ を５０〜１５０ｋｅ
Ｖの加速エネルギ下において１×１０15〜１０16のドー
ズ量でイオン注入することにより、前記アナログ回路領
域１１Ｂに形成されるアナログキャパシタの下側電極と
して形成される。図１（Ａ）の工程では、さらに前記Ｓ
ｉ基板１１上に、前記フラッシュメモリ領域１１Ａに対
応してトンネル酸化膜１１ａがＳｉ基板１１の熱酸化工
程により形成される。
来のフラッシュメモリとアナログキャパシタとを混載し
た集積回路装置１０の製造工程を示す。図１（Ａ）を参
照するに、ｐ型Ｓｉ基板１１上にはフィールド酸化膜１
２が形成され、前記フィールド酸化膜１２により前記Ｓ
ｉ基板１１上にはフラッシュメモリ領域１１Ａとアナロ
グ回路領域１１Ｂとが画成される。さらに、前記Ｓｉ基
板１１中には、前記アナログ回路領域１１Ｂに対応し
て、ｎ型拡散領域１１ｂが、Ａｓ+ を５０〜１５０ｋｅ
Ｖの加速エネルギ下において１×１０15〜１０16のドー
ズ量でイオン注入することにより、前記アナログ回路領
域１１Ｂに形成されるアナログキャパシタの下側電極と
して形成される。図１（Ａ）の工程では、さらに前記Ｓ
ｉ基板１１上に、前記フラッシュメモリ領域１１Ａに対
応してトンネル酸化膜１１ａがＳｉ基板１１の熱酸化工
程により形成される。
【０００４】さらに、図１（Ａ）の工程においては、前
記Ｓｉ基板１１上に、前記トンネル酸化膜１１ａを覆う
ようにポリシリコン膜がＣＶＤ法により、典型的には１
００〜１５０ｎｍの厚さに堆積され、さらにこれをパタ
ーニングすることにより、フラッシュメモリのフローテ
ィング電極１３を前記フラッシュメモリ領域１１Ａ上に
形成する。さらに、このようにして得られた構造上に、
ＯＮＯ構造、すなわちＳｉＮ膜をＳｉＯ2 膜で挟んだ構
造を有する絶縁膜１４を、２０〜３０ｎｍの厚さに堆積
する。
記Ｓｉ基板１１上に、前記トンネル酸化膜１１ａを覆う
ようにポリシリコン膜がＣＶＤ法により、典型的には１
００〜１５０ｎｍの厚さに堆積され、さらにこれをパタ
ーニングすることにより、フラッシュメモリのフローテ
ィング電極１３を前記フラッシュメモリ領域１１Ａ上に
形成する。さらに、このようにして得られた構造上に、
ＯＮＯ構造、すなわちＳｉＮ膜をＳｉＯ2 膜で挟んだ構
造を有する絶縁膜１４を、２０〜３０ｎｍの厚さに堆積
する。
【０００５】次に、図１（Ｂ）の工程で図１（Ａ）の構
造上にレジストパターン１５を形成し、前記レジストパ
ターン１５をマスクに前記絶縁膜１４をドライエッチン
グし、前記フラッシュメモリ領域１１Ａ中にのみ、前記
絶縁膜１４を、フラッシュメモリの層間絶縁膜として残
す。さらに前記レジストパターン１５を除去した後、図
２（Ｃ）の工程において熱酸化工程を実行し、前記Ｓｉ
基板１１上に、図示しないＭＯＳトランジスタのゲート
酸化膜１６を形成する。かかるゲート酸化膜の形成工程
に伴い、前記絶縁膜１４上にも、ＯＮＯ構造を形成する
ＳｉＮ膜の酸化により、薄い酸化膜１６Ａが形成され
る。その際、図２（Ｃ）に示すように、アナログ回路領
域１１Ｂにおいては前記Ａｓでドープしたｎ型拡散領域
１１ｂにおいて酸化が増速し、前記ゲート酸化膜に厚膜
部１６Ｂが形成される。前記厚膜部１６Ｂは、形成され
るキャパシタのキャパシタ誘電体膜を構成する。
造上にレジストパターン１５を形成し、前記レジストパ
ターン１５をマスクに前記絶縁膜１４をドライエッチン
グし、前記フラッシュメモリ領域１１Ａ中にのみ、前記
絶縁膜１４を、フラッシュメモリの層間絶縁膜として残
す。さらに前記レジストパターン１５を除去した後、図
２（Ｃ）の工程において熱酸化工程を実行し、前記Ｓｉ
基板１１上に、図示しないＭＯＳトランジスタのゲート
酸化膜１６を形成する。かかるゲート酸化膜の形成工程
に伴い、前記絶縁膜１４上にも、ＯＮＯ構造を形成する
ＳｉＮ膜の酸化により、薄い酸化膜１６Ａが形成され
る。その際、図２（Ｃ）に示すように、アナログ回路領
域１１Ｂにおいては前記Ａｓでドープしたｎ型拡散領域
１１ｂにおいて酸化が増速し、前記ゲート酸化膜に厚膜
部１６Ｂが形成される。前記厚膜部１６Ｂは、形成され
るキャパシタのキャパシタ誘電体膜を構成する。
【０００６】次に、図２（Ｄ）の工程において図２
（Ｃ）の構造上にポリシリコン膜とＷＳｉ膜とを積層し
た構造の導体膜を堆積し、さらにレジストパターン１８
Ａ，１８Ｂをマスクに前記導体膜をパターニングするこ
とにより、前記アナログ回路領域１１Ｂ上に、前記酸化
膜の厚膜部１６Ｂを覆うように、形成したいアナログキ
ャパシタの上側電極１７Ｂを形成する。これに伴い、前
記フラッシュメモリ領域１１Ａにはコントロールゲート
電極１７Ａが、前記導体膜のパターニングの結果形成さ
れる。
（Ｃ）の構造上にポリシリコン膜とＷＳｉ膜とを積層し
た構造の導体膜を堆積し、さらにレジストパターン１８
Ａ，１８Ｂをマスクに前記導体膜をパターニングするこ
とにより、前記アナログ回路領域１１Ｂ上に、前記酸化
膜の厚膜部１６Ｂを覆うように、形成したいアナログキ
ャパシタの上側電極１７Ｂを形成する。これに伴い、前
記フラッシュメモリ領域１１Ａにはコントロールゲート
電極１７Ａが、前記導体膜のパターニングの結果形成さ
れる。
【０００７】さらに、図３（Ｅ）の工程において図２
（Ｄ）の構造のうち、前記アナログ回路領域１１Ｂを覆
うようにレジストパターン１９Ｂを形成し、また前記フ
ラッシュメモリ領域１１Ａ中において前記コントロール
ゲート電極１７Ａ上にレジストパターン１９Ａを形成す
る。さらに、前記レジストパターン１９Ａ，１９Ｂをマ
スクに前記コントロール電極１７Ａ，酸化膜１６Ａ，Ｏ
ＮＯ膜１４およびその下のフローティングゲート１３を
ドライエッチングによりパターニングし、ゲート電極構
造Ｇを形成する。
（Ｄ）の構造のうち、前記アナログ回路領域１１Ｂを覆
うようにレジストパターン１９Ｂを形成し、また前記フ
ラッシュメモリ領域１１Ａ中において前記コントロール
ゲート電極１７Ａ上にレジストパターン１９Ａを形成す
る。さらに、前記レジストパターン１９Ａ，１９Ｂをマ
スクに前記コントロール電極１７Ａ，酸化膜１６Ａ，Ｏ
ＮＯ膜１４およびその下のフローティングゲート１３を
ドライエッチングによりパターニングし、ゲート電極構
造Ｇを形成する。
【０００８】最後に、図３（Ｆ）の工程において、前記
レジスト膜１９Ａ，１９Ｂを除去し、前記コントロール
ゲート電極１７Ａおよび前記上側電極１７Ｂをマスクに
Ａｓ + あるいはＰ+ を、典型的には５０〜８０ｋｅＶの
加速電圧下、１×１０15〜１０16ｃｍ-2のドーズ量でイ
オン注入することにより、前記Ｓｉ基板１１中、前記ゲ
ート電極構造Ｇの両側に、ｎ型の拡散領域１１ｃ，１１
ｄを形成する。前記イオン注入工程では、また前記アナ
ログ回路領域１１Ｂにおいて、前記フィールド酸化膜１
２と拡散領域１１ｂとの間に、拡散領域１１ｅが、前記
拡散領域１１ｂの延在部として形成される。
レジスト膜１９Ａ，１９Ｂを除去し、前記コントロール
ゲート電極１７Ａおよび前記上側電極１７Ｂをマスクに
Ａｓ + あるいはＰ+ を、典型的には５０〜８０ｋｅＶの
加速電圧下、１×１０15〜１０16ｃｍ-2のドーズ量でイ
オン注入することにより、前記Ｓｉ基板１１中、前記ゲ
ート電極構造Ｇの両側に、ｎ型の拡散領域１１ｃ，１１
ｄを形成する。前記イオン注入工程では、また前記アナ
ログ回路領域１１Ｂにおいて、前記フィールド酸化膜１
２と拡散領域１１ｂとの間に、拡散領域１１ｅが、前記
拡散領域１１ｂの延在部として形成される。
【０００９】図３（Ｆ）の構造では、前記Ｓｉ基板１１
上に画成された前記フラッシュメモリ領域１１Ａに、ゲ
ート電極構造Ｇを有するフラッシュメモリセルが、また
前記共通のＳｉ基板１１上の前記アナログ回路領域に、
前記拡散領域１１ｂを下側電極とし、前記酸化膜１６Ｂ
をキャパシタ絶縁膜とし、前記ポリシリコン電極１７Ｂ
を上側電極としたアナログキャパシタＣが、実質的に同
時に形成される。
上に画成された前記フラッシュメモリ領域１１Ａに、ゲ
ート電極構造Ｇを有するフラッシュメモリセルが、また
前記共通のＳｉ基板１１上の前記アナログ回路領域に、
前記拡散領域１１ｂを下側電極とし、前記酸化膜１６Ｂ
をキャパシタ絶縁膜とし、前記ポリシリコン電極１７Ｂ
を上側電極としたアナログキャパシタＣが、実質的に同
時に形成される。
【００１０】
【発明が解決しようとする課題】このように、図１
（Ａ）〜（Ｆ）の工程によれば、共通のＳｉ基板上にフ
ラッシュメモリとアナログキャパシタＣとを実質的に同
時に形成することができるが、一方図３（Ｆ）の構造よ
りわかるように、前記キャパシタＣにおいては下側電極
１１ｂが前記Ｓｉ基板１１中の拡散領域により構成され
ているため、前記キャパシタＣと共同するアナログ回路
は基板中を伝搬する外部ノイズやバイアス電圧変動の影
響を大きく受けてしまう。
（Ａ）〜（Ｆ）の工程によれば、共通のＳｉ基板上にフ
ラッシュメモリとアナログキャパシタＣとを実質的に同
時に形成することができるが、一方図３（Ｆ）の構造よ
りわかるように、前記キャパシタＣにおいては下側電極
１１ｂが前記Ｓｉ基板１１中の拡散領域により構成され
ているため、前記キャパシタＣと共同するアナログ回路
は基板中を伝搬する外部ノイズやバイアス電圧変動の影
響を大きく受けてしまう。
【００１１】また、図１（Ａ）〜３（Ｆ）の工程では、
特に図２（Ｃ）の工程において前記キャパシタ絶縁膜１
６Ｂが、前記ゲート酸化膜１６を形成する際に前記Ｓｉ
基板１１の酸化工程により形成されるが、その際に前記
酸化工程において増速作用が生じるため、前記キャパシ
タ絶縁膜１６Ｂの厚さは必然的に厚くなってしまう。こ
の問題は、特に前記ゲート酸化膜１６の形成を、前記ゲ
ート酸化膜１６が一様に形成されるように低温でのウェ
ット酸化工程により実行する場合に顕著に現れる。例え
ば図示しないＭＯＳトランジスタにおいて、前記酸化工
程により５〜１０ｎｍの厚さのゲート酸化膜を形成しよ
うとした場合、前記キャパシタ絶縁膜１６Ｂの厚さは１
００ｎｍに達する場合がある。その結果、形成されるキ
ャパシタＣの単位面積当たりの容量が小さくなる。この
ようなキャパシタＣでは、必要な容量を確保しようとす
ると、大きな面積が必要になる。
特に図２（Ｃ）の工程において前記キャパシタ絶縁膜１
６Ｂが、前記ゲート酸化膜１６を形成する際に前記Ｓｉ
基板１１の酸化工程により形成されるが、その際に前記
酸化工程において増速作用が生じるため、前記キャパシ
タ絶縁膜１６Ｂの厚さは必然的に厚くなってしまう。こ
の問題は、特に前記ゲート酸化膜１６の形成を、前記ゲ
ート酸化膜１６が一様に形成されるように低温でのウェ
ット酸化工程により実行する場合に顕著に現れる。例え
ば図示しないＭＯＳトランジスタにおいて、前記酸化工
程により５〜１０ｎｍの厚さのゲート酸化膜を形成しよ
うとした場合、前記キャパシタ絶縁膜１６Ｂの厚さは１
００ｎｍに達する場合がある。その結果、形成されるキ
ャパシタＣの単位面積当たりの容量が小さくなる。この
ようなキャパシタＣでは、必要な容量を確保しようとす
ると、大きな面積が必要になる。
【００１２】これに対し、従来より前記基板ノイズの問
題を回避するために、アナログキャパシタＣをフィール
ド酸化膜等のＳｉ基板上に形成された絶縁構造上に形成
する方法が提案されている。図４〜７（（Ａ）〜（Ｅ）
工程）は、かかる、アナログキャパシタＣをフィールド
酸化膜上に形成する工程を含む半導体集積回路装置２０
の製造工程を示す。
題を回避するために、アナログキャパシタＣをフィール
ド酸化膜等のＳｉ基板上に形成された絶縁構造上に形成
する方法が提案されている。図４〜７（（Ａ）〜（Ｅ）
工程）は、かかる、アナログキャパシタＣをフィールド
酸化膜上に形成する工程を含む半導体集積回路装置２０
の製造工程を示す。
【００１３】図４（Ａ）を参照するに、ｐ型Ｓｉ基板２
１上にはフィールド酸化膜２２が形成され、前記フィー
ルド酸化膜２２により前記Ｓｉ基板２１上にはフラッシ
ュメモリ領域２１Ａが画成される。一方、前記フィール
ド酸化膜２２はアナログ回路領域２１Ｂに対応する。図
４（Ａ）の工程では、さらに前記Ｓｉ基板２１上に、前
記フラッシュメモリ領域２１Ａに対応してトンネル酸化
膜２１ａがＳｉ基板２１の熱酸化工程により形成され
る。
１上にはフィールド酸化膜２２が形成され、前記フィー
ルド酸化膜２２により前記Ｓｉ基板２１上にはフラッシ
ュメモリ領域２１Ａが画成される。一方、前記フィール
ド酸化膜２２はアナログ回路領域２１Ｂに対応する。図
４（Ａ）の工程では、さらに前記Ｓｉ基板２１上に、前
記フラッシュメモリ領域２１Ａに対応してトンネル酸化
膜２１ａがＳｉ基板２１の熱酸化工程により形成され
る。
【００１４】さらに、図４（Ａ）の工程においては、前
記Ｓｉ基板２１上にポリシリコン膜が、前記トンネル酸
化膜２１ａを覆うようにＣＶＤ法により、典型的には１
００〜１５０ｎｍの厚さに堆積され、さらにこれをパタ
ーニングすることにより、フラッシュメモリのフローテ
ィング電極２３Ａを前記フラッシュメモリ領域２１Ａ上
に形成する。同時に、前記フィールド酸化膜２２上に
は、前記アナログキャパシタＣの下側電極１１ｂに対応
するポリシリコン電極パターン２３Ｂが形成される。図
４（Ａ）の工程では、さらにこのようにして得られた構
造上に、ＯＮＯ構造、すなわちＳｉＮ膜をＳｉＯ2 膜で
挟んだ構造を有する絶縁膜２４を、前記ポリシリコンパ
ターン２３Ａ，２３Ｂを覆うように２０〜３０ｎｍの厚
さに堆積する。
記Ｓｉ基板２１上にポリシリコン膜が、前記トンネル酸
化膜２１ａを覆うようにＣＶＤ法により、典型的には１
００〜１５０ｎｍの厚さに堆積され、さらにこれをパタ
ーニングすることにより、フラッシュメモリのフローテ
ィング電極２３Ａを前記フラッシュメモリ領域２１Ａ上
に形成する。同時に、前記フィールド酸化膜２２上に
は、前記アナログキャパシタＣの下側電極１１ｂに対応
するポリシリコン電極パターン２３Ｂが形成される。図
４（Ａ）の工程では、さらにこのようにして得られた構
造上に、ＯＮＯ構造、すなわちＳｉＮ膜をＳｉＯ2 膜で
挟んだ構造を有する絶縁膜２４を、前記ポリシリコンパ
ターン２３Ａ，２３Ｂを覆うように２０〜３０ｎｍの厚
さに堆積する。
【００１５】次に、図４（Ｂ）の工程で図４（Ａ）の構
造上に対して熱酸化工程を実行し、前記Ｓｉ基板２１上
に、図示しないＭＯＳトランジスタのゲート酸化膜を形
成する。かかるゲート酸化膜の形成工程に伴い、前記絶
縁膜２４上にも、ＯＮＯ構造を形成するＳｉＮ膜の酸化
により、薄い酸化膜２５が形成される。その際、図４
（Ｂ）に示すように、前記酸化膜２５は、前記フラッシ
ュメモリ領域２１Ａから前記アナログ回路領域２１Ｂに
かけて連続して延在するＯＮＯ絶縁膜２４上に形成され
るため、図２（Ｃ）の工程におけるようなアナログ回路
領域２１Ｂにおいて酸化が増速する問題は生じない。図
４（Ｂ）の工程においては、さらに前記酸化膜２５上に
ポリシリコン層とＷＳｉ層とを積層した構造の導体膜２
６を、ＣＶＤ法により、典型的には３００〜４００ｎｍ
の厚さに堆積し、図５（Ｃ）の工程においてレジストパ
ターン２８Ａ，２８Ｂをマスクに前記導体膜２６および
その下の酸化膜２５、さらにその下のＯＮＯ膜２４をパ
ターニングすることにより、前記アナログ回路領域２１
Ｂ上に、ＯＮＯ膜パターン２４Ｂとその上の酸化膜パタ
ーン２５Ｂとよりなるキャパシタ絶縁膜と、形成したい
アナログキャパシタの上側電極パターン２６Ｂとを形成
する。同時に、前記フラッシュメモリ領域２１Ａにおい
ては、前記導体膜２６のパターニングの結果導体パター
ン２６Ａが、前記酸化膜２５のパターニングの結果、酸
化膜パターン２５Ａが、さらに前記ＯＮＯ膜２４のパタ
ーニングの結果、ＯＮＯ膜パターン２４Ａが形成され
る。
造上に対して熱酸化工程を実行し、前記Ｓｉ基板２１上
に、図示しないＭＯＳトランジスタのゲート酸化膜を形
成する。かかるゲート酸化膜の形成工程に伴い、前記絶
縁膜２４上にも、ＯＮＯ構造を形成するＳｉＮ膜の酸化
により、薄い酸化膜２５が形成される。その際、図４
（Ｂ）に示すように、前記酸化膜２５は、前記フラッシ
ュメモリ領域２１Ａから前記アナログ回路領域２１Ｂに
かけて連続して延在するＯＮＯ絶縁膜２４上に形成され
るため、図２（Ｃ）の工程におけるようなアナログ回路
領域２１Ｂにおいて酸化が増速する問題は生じない。図
４（Ｂ）の工程においては、さらに前記酸化膜２５上に
ポリシリコン層とＷＳｉ層とを積層した構造の導体膜２
６を、ＣＶＤ法により、典型的には３００〜４００ｎｍ
の厚さに堆積し、図５（Ｃ）の工程においてレジストパ
ターン２８Ａ，２８Ｂをマスクに前記導体膜２６および
その下の酸化膜２５、さらにその下のＯＮＯ膜２４をパ
ターニングすることにより、前記アナログ回路領域２１
Ｂ上に、ＯＮＯ膜パターン２４Ｂとその上の酸化膜パタ
ーン２５Ｂとよりなるキャパシタ絶縁膜と、形成したい
アナログキャパシタの上側電極パターン２６Ｂとを形成
する。同時に、前記フラッシュメモリ領域２１Ａにおい
ては、前記導体膜２６のパターニングの結果導体パター
ン２６Ａが、前記酸化膜２５のパターニングの結果、酸
化膜パターン２５Ａが、さらに前記ＯＮＯ膜２４のパタ
ーニングの結果、ＯＮＯ膜パターン２４Ａが形成され
る。
【００１６】さらに、図６（Ｄ）の工程において図５
（Ｃ）の構造のうち、前記アナログ回路領域２１Ｂを覆
うようにレジストパターン２９Ｂを形成し、また前記フ
ラッシュメモリ領域２１Ａ中において前記コントロール
ゲート電極２６Ａ上にレジストパターン２９Ａを形成す
る。さらに、前記レジストパターン２９Ａ，２９Ｂをマ
スクに前記コントロール電極２６Ａ，酸化膜パターン２
５Ａ，ＯＮＯ膜パターン２４Ａおよびその下のフローテ
ィングゲートパターン２３Ａをドライエッチングにより
パターニングし、ゲート電極構造Ｇを形成する。
（Ｃ）の構造のうち、前記アナログ回路領域２１Ｂを覆
うようにレジストパターン２９Ｂを形成し、また前記フ
ラッシュメモリ領域２１Ａ中において前記コントロール
ゲート電極２６Ａ上にレジストパターン２９Ａを形成す
る。さらに、前記レジストパターン２９Ａ，２９Ｂをマ
スクに前記コントロール電極２６Ａ，酸化膜パターン２
５Ａ，ＯＮＯ膜パターン２４Ａおよびその下のフローテ
ィングゲートパターン２３Ａをドライエッチングにより
パターニングし、ゲート電極構造Ｇを形成する。
【００１７】最後に、図７（Ｅ）の工程において、前記
レジスト膜２９Ａ，２９Ｂを除去し、前記コントロール
ゲート電極２６ＡをマスクにＡｓ+ あるいはＰ+ を、典
型的には５０〜８０ｋｅＶの加速電圧下、１×１０15〜
１０16ｃｍ-2のドーズ量でイオン注入することにより、
前記Ｓｉ基板２１中、前記ゲート電極構造Ｇの両側に、
ｎ型の拡散領域２１ｃ，２１ｄを形成する。
レジスト膜２９Ａ，２９Ｂを除去し、前記コントロール
ゲート電極２６ＡをマスクにＡｓ+ あるいはＰ+ を、典
型的には５０〜８０ｋｅＶの加速電圧下、１×１０15〜
１０16ｃｍ-2のドーズ量でイオン注入することにより、
前記Ｓｉ基板２１中、前記ゲート電極構造Ｇの両側に、
ｎ型の拡散領域２１ｃ，２１ｄを形成する。
【００１８】図７（Ｅ）の構造では、前記Ｓｉ基板２１
上に画成された前記フラッシュメモリ領域２１Ａに、ゲ
ート電極構造Ｇを有するフラッシュメモリセルが、また
前記共通のＳｉ基板２１上の前記アナログ回路領域に、
前記フィールド酸化膜２２上に形成されたポリシリコン
パターン２３Ｂを下側電極とし、前記ＯＮＯ膜パターン
２４Ｂおよびその上の酸化膜パターン２５Ｂをキャパシ
タ絶縁膜とし、前記ポリシリコン電極２６Ｂを上側電極
としたアナログキャパシタＣが、実質的に同時に形成さ
れる。かかるキャパシタＣでは、下側電極２３Ｂがフィ
ールド酸化膜２２上に形成されているため、前記キャパ
シタＣに共同するアナログ回路は、基板２１を伝搬する
ノイズやバイアス電圧の変動を受けることがない。
上に画成された前記フラッシュメモリ領域２１Ａに、ゲ
ート電極構造Ｇを有するフラッシュメモリセルが、また
前記共通のＳｉ基板２１上の前記アナログ回路領域に、
前記フィールド酸化膜２２上に形成されたポリシリコン
パターン２３Ｂを下側電極とし、前記ＯＮＯ膜パターン
２４Ｂおよびその上の酸化膜パターン２５Ｂをキャパシ
タ絶縁膜とし、前記ポリシリコン電極２６Ｂを上側電極
としたアナログキャパシタＣが、実質的に同時に形成さ
れる。かかるキャパシタＣでは、下側電極２３Ｂがフィ
ールド酸化膜２２上に形成されているため、前記キャパ
シタＣに共同するアナログ回路は、基板２１を伝搬する
ノイズやバイアス電圧の変動を受けることがない。
【００１９】一方、図７（Ｅ）の構成での半導体集積回
路装置２０では、キャパシタＣのキャパシタ絶縁膜は前
記酸化膜パターン２５Ｂのみならず、前記ＯＮＯ膜パタ
ーン２４Ｂをも含むことになり、キャパシタＣの容量は
必然的に小さくなってしまう。前記フラッシュメモリ領
域２１Ａにおいてフラッシュメモリが安定して動作する
ためには、前記ＯＮＯ膜パターン２４Ａとして２０〜３
０ｎｍの厚さは必要で、このため前記ＯＮＯ膜パターン
２４Ｂも実質的に同程度の厚さが必要になる。フラッシ
ュメモリでは、前記コントロール電極２６Ａに高電圧が
印加されるため、また、フローティングゲート電極２３
Ａ上に電荷を安定して保持するために、前記ＯＮＯ膜パ
ターン２４Ａに対して、十分な膜厚を確保する必要があ
る。このため、キャパシタＣにおいてもキャパシタ絶縁
膜２４Ｂの厚さは必然的に厚くなってしまう。
路装置２０では、キャパシタＣのキャパシタ絶縁膜は前
記酸化膜パターン２５Ｂのみならず、前記ＯＮＯ膜パタ
ーン２４Ｂをも含むことになり、キャパシタＣの容量は
必然的に小さくなってしまう。前記フラッシュメモリ領
域２１Ａにおいてフラッシュメモリが安定して動作する
ためには、前記ＯＮＯ膜パターン２４Ａとして２０〜３
０ｎｍの厚さは必要で、このため前記ＯＮＯ膜パターン
２４Ｂも実質的に同程度の厚さが必要になる。フラッシ
ュメモリでは、前記コントロール電極２６Ａに高電圧が
印加されるため、また、フローティングゲート電極２３
Ａ上に電荷を安定して保持するために、前記ＯＮＯ膜パ
ターン２４Ａに対して、十分な膜厚を確保する必要があ
る。このため、キャパシタＣにおいてもキャパシタ絶縁
膜２４Ｂの厚さは必然的に厚くなってしまう。
【００２０】そこで、本発明は、上記の課題を解決し
た、新規で有用な半導体集積回路装置およびその製造方
法を提供することを概括的課題とする。本発明のより具
体的な課題は、フローティング電極を有する半導体装置
とキャパシタを有する半導体とを集積化した半導体集積
回路装置において、前記キャパシタに対する基板中を伝
搬するノイズの影響が低減され、また前記キャパシタの
単位面積当たりの容量が大きい半導体集積回路装置およ
びその製造方法を提供することにある。
た、新規で有用な半導体集積回路装置およびその製造方
法を提供することを概括的課題とする。本発明のより具
体的な課題は、フローティング電極を有する半導体装置
とキャパシタを有する半導体とを集積化した半導体集積
回路装置において、前記キャパシタに対する基板中を伝
搬するノイズの影響が低減され、また前記キャパシタの
単位面積当たりの容量が大きい半導体集積回路装置およ
びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】本発明は、上記の課題
を、例えば下記手段、第１の領域と第２の領域とを画成
された基板と、前記基板上の前記第１の領域に形成され
た不揮発性メモリと、前記基板上の前記第２の領域に形
成されたキャパシタとよりなり、前記不揮発性メモリ
は、前記基板上の前記第１の領域に形成されたフローテ
ィングゲート電極と、前記フローティングゲート電極上
に形成された層間絶縁膜と、前記層間絶縁膜上に形成さ
れたコントロール電極とよりなり、前記キャパシタは、
前記基板上の前記第２の領域に形成された下側電極と、
前記下側電極上に形成されたキャパシタ絶縁膜と、前記
キャパシタ絶縁膜上に形成された上側電極とよりなり、
前記層間絶縁膜と前記キャパシタ絶縁膜とは、それぞれ
互いに異なった厚さを有することを特徴とする半導体集
積回路装置により解決する。
を、例えば下記手段、第１の領域と第２の領域とを画成
された基板と、前記基板上の前記第１の領域に形成され
た不揮発性メモリと、前記基板上の前記第２の領域に形
成されたキャパシタとよりなり、前記不揮発性メモリ
は、前記基板上の前記第１の領域に形成されたフローテ
ィングゲート電極と、前記フローティングゲート電極上
に形成された層間絶縁膜と、前記層間絶縁膜上に形成さ
れたコントロール電極とよりなり、前記キャパシタは、
前記基板上の前記第２の領域に形成された下側電極と、
前記下側電極上に形成されたキャパシタ絶縁膜と、前記
キャパシタ絶縁膜上に形成された上側電極とよりなり、
前記層間絶縁膜と前記キャパシタ絶縁膜とは、それぞれ
互いに異なった厚さを有することを特徴とする半導体集
積回路装置により解決する。
【００２２】また、本発明は、上記構成において、前記
層間絶縁膜と前記キャパシタ絶縁膜とが互いに異なった
誘電率を有するように構成してもよい。あるいは、上記
構成において、前記層間絶縁膜と前記キャパシタ絶縁膜
とが互いに異なった層構造を有するように構成してもよ
い。
層間絶縁膜と前記キャパシタ絶縁膜とが互いに異なった
誘電率を有するように構成してもよい。あるいは、上記
構成において、前記層間絶縁膜と前記キャパシタ絶縁膜
とが互いに異なった層構造を有するように構成してもよ
い。
【００２３】また、本発明は、上記の課題を、下記手
段、不揮発性メモリとキャパシタとを有する半導体集積
回路装置の製造方法において、基板上に第１の領域と第
２の領域とを画成する工程と、前記基板上、前記第１の
領域にトンネル絶縁膜を形成する工程と、前記基板上、
前記第２の領域に素子分離絶縁膜を形成する工程と、前
記トンネル絶縁膜および前記素子分離絶縁膜を形成され
た基板上に、前記第１の領域を、前記トンネル絶縁膜を
介して覆うように第１の電極パターンを、また前記素子
分離絶縁膜上に第２の電極パターンを、実質的に同時に
形成する工程と、前記基板上に、前記第１の電極パター
ンおよび前記第２の電極パターンを覆うように第１の絶
縁膜を形成し、これを前記第２の電極パターンが露出す
るようにパターニングすることにより、前記第１の電極
パターンを覆う第１の絶縁膜パターンを形成する工程
と、前記第１の絶縁膜パターンを形成する工程の後、前
記露出した第２の電極パターンの表面を酸化することに
より、前記第２の電極パターンの表面に第２の絶縁膜パ
ターンを形成する工程と、前記第２の絶縁膜パターンを
形成する工程の後、前記第１の絶縁膜パターンを形成さ
れた前記第１の電極パターンおよび前記第２の絶縁膜パ
ターンを形成された前記第２の電極パターンを覆うよう
に、前記基板上に導電性膜を堆積する工程と、前記導電
性膜をパターニングして、前記第１の絶縁膜パターン上
に第３の電極を、また前記第２の絶縁膜パターンを覆う
ように第４の電極を、実質的に同時に形成する工程とを
実行することによっても解決する。
段、不揮発性メモリとキャパシタとを有する半導体集積
回路装置の製造方法において、基板上に第１の領域と第
２の領域とを画成する工程と、前記基板上、前記第１の
領域にトンネル絶縁膜を形成する工程と、前記基板上、
前記第２の領域に素子分離絶縁膜を形成する工程と、前
記トンネル絶縁膜および前記素子分離絶縁膜を形成され
た基板上に、前記第１の領域を、前記トンネル絶縁膜を
介して覆うように第１の電極パターンを、また前記素子
分離絶縁膜上に第２の電極パターンを、実質的に同時に
形成する工程と、前記基板上に、前記第１の電極パター
ンおよび前記第２の電極パターンを覆うように第１の絶
縁膜を形成し、これを前記第２の電極パターンが露出す
るようにパターニングすることにより、前記第１の電極
パターンを覆う第１の絶縁膜パターンを形成する工程
と、前記第１の絶縁膜パターンを形成する工程の後、前
記露出した第２の電極パターンの表面を酸化することに
より、前記第２の電極パターンの表面に第２の絶縁膜パ
ターンを形成する工程と、前記第２の絶縁膜パターンを
形成する工程の後、前記第１の絶縁膜パターンを形成さ
れた前記第１の電極パターンおよび前記第２の絶縁膜パ
ターンを形成された前記第２の電極パターンを覆うよう
に、前記基板上に導電性膜を堆積する工程と、前記導電
性膜をパターニングして、前記第１の絶縁膜パターン上
に第３の電極を、また前記第２の絶縁膜パターンを覆う
ように第４の電極を、実質的に同時に形成する工程とを
実行することによっても解決する。
【００２４】
【発明の実施の形態】［第１実施例］図８〜１２
（（Ａ）〜（Ｆ）工程）は、かかる、アナログキャパシ
タＣをフィールド酸化膜上に形成する工程を含む、本発
明の第１実施例による半導体集積回路装置４０の製造工
程を示す。
（（Ａ）〜（Ｆ）工程）は、かかる、アナログキャパシ
タＣをフィールド酸化膜上に形成する工程を含む、本発
明の第１実施例による半導体集積回路装置４０の製造工
程を示す。
【００２５】図８（Ａ）を参照するに、ｐ型Ｓｉ基板４
１上にはフィールド酸化膜４２が形成され、前記フィー
ルド酸化膜４２により前記Ｓｉ基板４１上にはフラッシ
ュメモリ領域４１Ａが画成される。一方、前記フィール
ド酸化膜４２はアナログ回路領域４１Ｂに対応する。図
８（Ａ）の工程では、さらに前記Ｓｉ基板４１上に、前
記フラッシュメモリ領域４１Ａに対応してトンネル酸化
膜４１ａがＳｉ基板４１の熱酸化工程により形成され
る。
１上にはフィールド酸化膜４２が形成され、前記フィー
ルド酸化膜４２により前記Ｓｉ基板４１上にはフラッシ
ュメモリ領域４１Ａが画成される。一方、前記フィール
ド酸化膜４２はアナログ回路領域４１Ｂに対応する。図
８（Ａ）の工程では、さらに前記Ｓｉ基板４１上に、前
記フラッシュメモリ領域４１Ａに対応してトンネル酸化
膜４１ａがＳｉ基板４１の熱酸化工程により形成され
る。
【００２６】さらに、図８（Ａ）の工程においては、前
記Ｓｉ基板４１上にポリシリコン膜が、前記トンネル酸
化膜４１ａを覆うようにＣＶＤ法により、典型的には１
００〜１５０ｎｍの厚さに堆積され、さらにこれをパタ
ーニングすることにより、フラッシュメモリのフローテ
ィング電極４３Ａを前記フラッシュメモリ領域４１Ａ上
に形成する。同時に、前記フィールド酸化膜４２上に
は、前記アナログキャパシタＣの下側電極に対応するポ
リシリコン電極パターン４３Ｂが形成される。図８
（Ａ）の工程では、さらにこのようにして得られた構造
上に、例えばＯＮＯ構造、すなわちＳｉＮ膜をＳｉＯ2
膜で挟んだ構造を有する絶縁膜４４を、前記ポリシリコ
ンパターン４３Ａ，４３Ｂを覆うように２０〜３０ｎｍ
の厚さに堆積する。前記ＯＮＯ膜４４は、典型的にはＳ
ｉＯ2 膜およびＳｉＮ膜をそれぞれ数ｎｍの厚さにＣＶ
Ｄ法により堆積し、さらに前記ＳｉＮ膜の表面を酸化す
ることにより形成される。
記Ｓｉ基板４１上にポリシリコン膜が、前記トンネル酸
化膜４１ａを覆うようにＣＶＤ法により、典型的には１
００〜１５０ｎｍの厚さに堆積され、さらにこれをパタ
ーニングすることにより、フラッシュメモリのフローテ
ィング電極４３Ａを前記フラッシュメモリ領域４１Ａ上
に形成する。同時に、前記フィールド酸化膜４２上に
は、前記アナログキャパシタＣの下側電極に対応するポ
リシリコン電極パターン４３Ｂが形成される。図８
（Ａ）の工程では、さらにこのようにして得られた構造
上に、例えばＯＮＯ構造、すなわちＳｉＮ膜をＳｉＯ2
膜で挟んだ構造を有する絶縁膜４４を、前記ポリシリコ
ンパターン４３Ａ，４３Ｂを覆うように２０〜３０ｎｍ
の厚さに堆積する。前記ＯＮＯ膜４４は、典型的にはＳ
ｉＯ2 膜およびＳｉＮ膜をそれぞれ数ｎｍの厚さにＣＶ
Ｄ法により堆積し、さらに前記ＳｉＮ膜の表面を酸化す
ることにより形成される。
【００２７】次に、図８（Ｂ）の工程で図８（Ａ）の構
造上に前記フラッシュメモリ領域４１Ａを覆うようにレ
ジストパターン４５を形成し、前記レジストパターン４
５をマスクに、前記絶縁膜４４をドライエッチングによ
りパターニングし、前記フラッシュメモリ領域に前記フ
ローティングゲート電極４３Ａを覆うように層間絶縁膜
パターン４４Ａを形成する。前記層間絶縁膜パターン４
４Ａの形成に伴い、前記フィールド酸化膜４２上には、
前記下側電極４３Ｂが露出する。
造上に前記フラッシュメモリ領域４１Ａを覆うようにレ
ジストパターン４５を形成し、前記レジストパターン４
５をマスクに、前記絶縁膜４４をドライエッチングによ
りパターニングし、前記フラッシュメモリ領域に前記フ
ローティングゲート電極４３Ａを覆うように層間絶縁膜
パターン４４Ａを形成する。前記層間絶縁膜パターン４
４Ａの形成に伴い、前記フィールド酸化膜４２上には、
前記下側電極４３Ｂが露出する。
【００２８】次に、図９（Ｃ）の工程において前記レジ
ストパターン４５を除去した後、熱酸化あるいはＣＶＤ
により、前記層間絶縁膜パターン４４Ａを覆うように、
また前記下側電極４３Ｂを覆うように酸化膜４６を典型
的には５〜１０ｎｍの厚さに形成する。さらに前記酸化
膜４６上にポリシリコン層とＷＳｉ層とを積層した構造
の導体膜４７を、ＣＶＤ法により、典型的には３００〜
４００ｎｍの厚さに堆積し、図１０（Ｄ）の工程におい
てレジストパターン４８Ａ，４８Ｂをマスクに前記導体
膜４７およびその下の酸化膜４６をパターニングし、前
記アナログ回路領域４１Ｂ上に酸化膜パターン４６Ｂよ
りなるキャパシタ絶縁膜と、形成したいアナログキャパ
シタＣの上側電極パターン４７Ｂとを、それぞれ導体膜
４７および酸化膜４６から形成する。同時に、前記フラ
ッシュメモリ領域４１Ａにおいては、前記導体膜４７の
パターニングの結果導体パターン４７Ａが、また前記酸
化膜４６のパターニングの結果、酸化膜パターン４６Ａ
が、前記ＯＮＯ膜パターン４４Ａ上に形成される。
ストパターン４５を除去した後、熱酸化あるいはＣＶＤ
により、前記層間絶縁膜パターン４４Ａを覆うように、
また前記下側電極４３Ｂを覆うように酸化膜４６を典型
的には５〜１０ｎｍの厚さに形成する。さらに前記酸化
膜４６上にポリシリコン層とＷＳｉ層とを積層した構造
の導体膜４７を、ＣＶＤ法により、典型的には３００〜
４００ｎｍの厚さに堆積し、図１０（Ｄ）の工程におい
てレジストパターン４８Ａ，４８Ｂをマスクに前記導体
膜４７およびその下の酸化膜４６をパターニングし、前
記アナログ回路領域４１Ｂ上に酸化膜パターン４６Ｂよ
りなるキャパシタ絶縁膜と、形成したいアナログキャパ
シタＣの上側電極パターン４７Ｂとを、それぞれ導体膜
４７および酸化膜４６から形成する。同時に、前記フラ
ッシュメモリ領域４１Ａにおいては、前記導体膜４７の
パターニングの結果導体パターン４７Ａが、また前記酸
化膜４６のパターニングの結果、酸化膜パターン４６Ａ
が、前記ＯＮＯ膜パターン４４Ａ上に形成される。
【００２９】さらに、図１１（Ｅ）の工程において図１
０（Ｄ）の構造のうち、前記アナログ回路領域４１Ｂを
覆うようにレジストパターン４９Ｂを形成し、また前記
フラッシュメモリ領域４１Ａ中において前記コントロー
ルゲート電極４７Ａ上にレジストパターン４９Ａを形成
する。さらに、前記レジストパターン４９Ａ，４９Ｂを
マスクに前記コントロール電極４７Ａ，酸化膜パターン
４６Ａ，層間絶縁膜パターン４４Ａおよびその下のフロ
ーティングゲートパターン４３Ａをドライエッチングに
よりパターニングし、ゲート電極構造Ｇを形成する。
０（Ｄ）の構造のうち、前記アナログ回路領域４１Ｂを
覆うようにレジストパターン４９Ｂを形成し、また前記
フラッシュメモリ領域４１Ａ中において前記コントロー
ルゲート電極４７Ａ上にレジストパターン４９Ａを形成
する。さらに、前記レジストパターン４９Ａ，４９Ｂを
マスクに前記コントロール電極４７Ａ，酸化膜パターン
４６Ａ，層間絶縁膜パターン４４Ａおよびその下のフロ
ーティングゲートパターン４３Ａをドライエッチングに
よりパターニングし、ゲート電極構造Ｇを形成する。
【００３０】最後に、図１２（Ｆ）の工程において、前
記レジスト膜４９Ａ，４９Ｂを除去し、前記コントロー
ルゲート電極４７ＡをマスクにＡｓ+ あるいはＰ+ を、
典型的には５０〜８０ｋｅＶの加速電圧下、１×１０15
〜１０16ｃｍ-2のドーズ量でイオン注入することによ
り、前記Ｓｉ基板４１中、前記ゲート電極構造Ｇの両側
に、ｎ型の拡散領域４１ｃ，４１ｄを形成する。
記レジスト膜４９Ａ，４９Ｂを除去し、前記コントロー
ルゲート電極４７ＡをマスクにＡｓ+ あるいはＰ+ を、
典型的には５０〜８０ｋｅＶの加速電圧下、１×１０15
〜１０16ｃｍ-2のドーズ量でイオン注入することによ
り、前記Ｓｉ基板４１中、前記ゲート電極構造Ｇの両側
に、ｎ型の拡散領域４１ｃ，４１ｄを形成する。
【００３１】図１２（Ｆ）の構造では、前記Ｓｉ基板４
１上に画成された前記フラッシュメモリ領域４１Ａに、
ゲート電極構造Ｇを有するフラッシュメモリセルが、ま
た前記共通のＳｉ基板４１上の前記アナログ回路領域
に、前記フィールド酸化膜４２上に形成されたポリシリ
コンパターン４３Ｂを下側電極とし、前記酸化膜パター
ン４６Ｂをキャパシタ絶縁膜とし、前記ポリシリコン電
極４７Ｂを上側電極としたアナログキャパシタＣが、実
質的に同時に形成される。かかるキャパシタＣでは、下
側電極４３Ｂがフィールド酸化膜４２上に形成されてい
るため、前記キャパシタＣに共同するアナログ回路は、
基板４１を伝搬するノイズやバイアス電圧の変動を受け
ることがない。また、前記キャパシタ絶縁膜が、厚さが
５〜１０ｎｍの酸化膜４６Ｂのみとなるため、前記キャ
パシタＣは大きな容量を有する。一方、フラッシュメモ
リ領域４１Ａのゲート電極構造Ｇは、前記薄い酸化膜パ
ターン４６Ａの他に厚い層間絶縁膜４４Ａを含むため、
前記コントロールゲート電極４７Ａに高電圧が印加され
ても絶縁破壊が生じることはない。前記層間絶縁膜４４
Ａとキャパシタ絶縁膜４６Ｂとは、組成が異なるため、
前記層間絶縁膜４４Ａと前記酸化膜パターン４６Ａとを
合わせた絶縁層膜構造全体の誘電率は、キャパシタ絶縁
膜４６Ｂの誘電率とは異なった値を有する。 ［第２実施例］図１３〜１７（（Ａ）〜（Ｆ）工程）
は、本発明の第２実施例による半導体集積回路装置５０
の製造工程を示す。
１上に画成された前記フラッシュメモリ領域４１Ａに、
ゲート電極構造Ｇを有するフラッシュメモリセルが、ま
た前記共通のＳｉ基板４１上の前記アナログ回路領域
に、前記フィールド酸化膜４２上に形成されたポリシリ
コンパターン４３Ｂを下側電極とし、前記酸化膜パター
ン４６Ｂをキャパシタ絶縁膜とし、前記ポリシリコン電
極４７Ｂを上側電極としたアナログキャパシタＣが、実
質的に同時に形成される。かかるキャパシタＣでは、下
側電極４３Ｂがフィールド酸化膜４２上に形成されてい
るため、前記キャパシタＣに共同するアナログ回路は、
基板４１を伝搬するノイズやバイアス電圧の変動を受け
ることがない。また、前記キャパシタ絶縁膜が、厚さが
５〜１０ｎｍの酸化膜４６Ｂのみとなるため、前記キャ
パシタＣは大きな容量を有する。一方、フラッシュメモ
リ領域４１Ａのゲート電極構造Ｇは、前記薄い酸化膜パ
ターン４６Ａの他に厚い層間絶縁膜４４Ａを含むため、
前記コントロールゲート電極４７Ａに高電圧が印加され
ても絶縁破壊が生じることはない。前記層間絶縁膜４４
Ａとキャパシタ絶縁膜４６Ｂとは、組成が異なるため、
前記層間絶縁膜４４Ａと前記酸化膜パターン４６Ａとを
合わせた絶縁層膜構造全体の誘電率は、キャパシタ絶縁
膜４６Ｂの誘電率とは異なった値を有する。 ［第２実施例］図１３〜１７（（Ａ）〜（Ｆ）工程）
は、本発明の第２実施例による半導体集積回路装置５０
の製造工程を示す。
【００３２】図１３（Ａ）を参照するに、ｐ型Ｓｉ基板
５１上にはフィールド酸化膜５２が形成され、前記フィ
ールド酸化膜５２により前記Ｓｉ基板５１上にはフラッ
シュメモリ領域５１Ａが画成される。一方、前記フィー
ルド酸化膜５２はアナログ回路領域５１Ｂに対応する。
図１３（Ａ）の工程では、さらに前記Ｓｉ基板５１上
に、前記フラッシュメモリ領域５１Ａに対応してトンネ
ル酸化膜５１ａがＳｉ基板５１の熱酸化工程により形成
される。
５１上にはフィールド酸化膜５２が形成され、前記フィ
ールド酸化膜５２により前記Ｓｉ基板５１上にはフラッ
シュメモリ領域５１Ａが画成される。一方、前記フィー
ルド酸化膜５２はアナログ回路領域５１Ｂに対応する。
図１３（Ａ）の工程では、さらに前記Ｓｉ基板５１上
に、前記フラッシュメモリ領域５１Ａに対応してトンネ
ル酸化膜５１ａがＳｉ基板５１の熱酸化工程により形成
される。
【００３３】さらに、図１３（Ａ）の工程においては、
前記Ｓｉ基板５１上にポリシリコン膜が、前記トンネル
酸化膜５１ａを覆うようにＣＶＤ法により、典型的には
１００〜１５０ｎｍの厚さに堆積され、さらにこれをパ
ターニングすることにより、フラッシュメモリのフロー
ティング電極５３Ａを前記フラッシュメモリ領域５１Ａ
上に形成する。同時に、前記フィールド酸化膜５２上に
は、前記アナログキャパシタＣの下側電極に対応するポ
リシリコン電極パターン５３Ｂが形成される。
前記Ｓｉ基板５１上にポリシリコン膜が、前記トンネル
酸化膜５１ａを覆うようにＣＶＤ法により、典型的には
１００〜１５０ｎｍの厚さに堆積され、さらにこれをパ
ターニングすることにより、フラッシュメモリのフロー
ティング電極５３Ａを前記フラッシュメモリ領域５１Ａ
上に形成する。同時に、前記フィールド酸化膜５２上に
は、前記アナログキャパシタＣの下側電極に対応するポ
リシリコン電極パターン５３Ｂが形成される。
【００３４】図１３（Ａ）の工程では、さらに前記下側
電極パターン５３Ｂをレジストパターンで保護し、前記
フローティング電極５３Ａ中にＰ+ を典型的には４０〜
６０ｋｅＶの加速電圧下、１×１０14〜１０16ｃｍ-2の
ドーズ量でイオン注入を行なう。その結果、前記フロー
ティング電極５３Ａは２００〜３００Ω／□程度の低い
比抵抗を有するようになる。
電極パターン５３Ｂをレジストパターンで保護し、前記
フローティング電極５３Ａ中にＰ+ を典型的には４０〜
６０ｋｅＶの加速電圧下、１×１０14〜１０16ｃｍ-2の
ドーズ量でイオン注入を行なう。その結果、前記フロー
ティング電極５３Ａは２００〜３００Ω／□程度の低い
比抵抗を有するようになる。
【００３５】次に、図１３（Ｂ）の工程で前記レジスト
パターン５４を除去し、熱酸化とＣＶＤにより、例えば
ＯＮＯ構造を有する絶縁膜５５を、前記絶縁膜５５が前
記フローティング電極５３Ａおよび前記下側電極５３Ｂ
を覆うように典型的には２０〜３０ｎｍの厚さに堆積す
る。その際、前記Ｐ+ をイオン注入したフローティング
電極５３Ａでは増速酸化が生じ、前記絶縁膜５５は前記
フローティング電極５３Ａ上において前記２０〜３０ｎ
ｍの膜厚よりも実質的に大きい３０〜４０ｎｍ程度の膜
厚を有するようになる。一方、かかるイオン注入がなさ
れなかった前記下側電極５３Ｂ上ではかかる増速酸化は
生じることがない。
パターン５４を除去し、熱酸化とＣＶＤにより、例えば
ＯＮＯ構造を有する絶縁膜５５を、前記絶縁膜５５が前
記フローティング電極５３Ａおよび前記下側電極５３Ｂ
を覆うように典型的には２０〜３０ｎｍの厚さに堆積す
る。その際、前記Ｐ+ をイオン注入したフローティング
電極５３Ａでは増速酸化が生じ、前記絶縁膜５５は前記
フローティング電極５３Ａ上において前記２０〜３０ｎ
ｍの膜厚よりも実質的に大きい３０〜４０ｎｍ程度の膜
厚を有するようになる。一方、かかるイオン注入がなさ
れなかった前記下側電極５３Ｂ上ではかかる増速酸化は
生じることがない。
【００３６】次に、図１４（Ｃ）の工程において図１３
（Ｂ）の構造に対して熱酸化工程を行ない、前記層間絶
縁膜パターン５５Ａおよびさらに前記下側電極５３Ｂを
覆うように酸化膜５６を典型的には５〜１０ｎｍの厚さ
に形成する。この酸化膜５６を形成する工程は、前記基
板５１上に形成される図示しない他のＭＯＳトランジス
タのゲート酸化膜を形成する工程に対応する。さらに前
記酸化膜５６上にポリシリコン層とＷＳｉ層とを積層し
た構造の導体膜５７を、ＣＶＤ法により、典型的には３
００〜４００ｎｍの厚さに堆積しする。
（Ｂ）の構造に対して熱酸化工程を行ない、前記層間絶
縁膜パターン５５Ａおよびさらに前記下側電極５３Ｂを
覆うように酸化膜５６を典型的には５〜１０ｎｍの厚さ
に形成する。この酸化膜５６を形成する工程は、前記基
板５１上に形成される図示しない他のＭＯＳトランジス
タのゲート酸化膜を形成する工程に対応する。さらに前
記酸化膜５６上にポリシリコン層とＷＳｉ層とを積層し
た構造の導体膜５７を、ＣＶＤ法により、典型的には３
００〜４００ｎｍの厚さに堆積しする。
【００３７】さらに、図１５（Ｄ）の工程においてレジ
ストパターン５８Ａ，５８Ｂをマスクに前記導体膜５７
およびその下の酸化膜５６とＯＮＯ絶縁膜５５をパター
ニングし、前記アナログ回路領域５１Ｂ上にＯＮＯ絶縁
膜パターン５５Ｂとその上の酸化膜パターン５６Ｂとよ
りなるキャパシタ絶縁膜と、形成したいアナログキャパ
シタＣの上側電極パターン５７Ｂとを、それぞれ導体膜
５７および酸化膜５６とＯＮＯ絶縁膜５５から形成す
る。同時に、前記フラッシュメモリ領域５１Ａにおいて
は、前記導体膜５７のパターニングの結果導体パターン
５７Ａが、また前記酸化膜５６のパターニングの結果、
酸化膜パターン５６Ａが、前記ＯＮＯ層間絶縁膜パター
ン５３Ａ上に形成される。
ストパターン５８Ａ，５８Ｂをマスクに前記導体膜５７
およびその下の酸化膜５６とＯＮＯ絶縁膜５５をパター
ニングし、前記アナログ回路領域５１Ｂ上にＯＮＯ絶縁
膜パターン５５Ｂとその上の酸化膜パターン５６Ｂとよ
りなるキャパシタ絶縁膜と、形成したいアナログキャパ
シタＣの上側電極パターン５７Ｂとを、それぞれ導体膜
５７および酸化膜５６とＯＮＯ絶縁膜５５から形成す
る。同時に、前記フラッシュメモリ領域５１Ａにおいて
は、前記導体膜５７のパターニングの結果導体パターン
５７Ａが、また前記酸化膜５６のパターニングの結果、
酸化膜パターン５６Ａが、前記ＯＮＯ層間絶縁膜パター
ン５３Ａ上に形成される。
【００３８】さらに、図１６（Ｅ）の工程において図１
５（Ｄ）の構造のうち、前記アナログ回路領域５１Ｂを
覆うようにレジストパターン５９Ｂを形成し、また前記
フラッシュメモリ領域５１Ａ中において前記コントロー
ルゲート電極５７Ａ上にレジストパターン５９Ａを形成
する。さらに、前記レジストパターン５９Ａ，５９Ｂを
マスクに前記コントロール電極５７Ａ，酸化膜パターン
５６Ａ，層間絶縁膜パターン５５Ａおよびその下のフロ
ーティングゲートパターン５３Ａをドライエッチングに
よりパターニングし、ゲート電極構造Ｇを形成する。
５（Ｄ）の構造のうち、前記アナログ回路領域５１Ｂを
覆うようにレジストパターン５９Ｂを形成し、また前記
フラッシュメモリ領域５１Ａ中において前記コントロー
ルゲート電極５７Ａ上にレジストパターン５９Ａを形成
する。さらに、前記レジストパターン５９Ａ，５９Ｂを
マスクに前記コントロール電極５７Ａ，酸化膜パターン
５６Ａ，層間絶縁膜パターン５５Ａおよびその下のフロ
ーティングゲートパターン５３Ａをドライエッチングに
よりパターニングし、ゲート電極構造Ｇを形成する。
【００３９】最後に、図１７（Ｆ）の工程において、前
記レジスト膜５９Ａ，５９Ｂを除去し、前記コントロー
ルゲート電極５７ＡをマスクにＡｓ+ あるいはＰ+ を、
典型的には５０〜８０ｋｅＶの加速電圧下、１×１０15
〜１０16ｃｍ-2のドーズ量でイオン注入することによ
り、前記Ｓｉ基板５１中、前記ゲート電極構造Ｇの両側
に、ｎ型の拡散領域５１ｃ，５１ｄを形成する。
記レジスト膜５９Ａ，５９Ｂを除去し、前記コントロー
ルゲート電極５７ＡをマスクにＡｓ+ あるいはＰ+ を、
典型的には５０〜８０ｋｅＶの加速電圧下、１×１０15
〜１０16ｃｍ-2のドーズ量でイオン注入することによ
り、前記Ｓｉ基板５１中、前記ゲート電極構造Ｇの両側
に、ｎ型の拡散領域５１ｃ，５１ｄを形成する。
【００４０】図１７（Ｆ）の構造では、前記Ｓｉ基板５
１上に画成された前記フラッシュメモリ領域５１Ａに、
ゲート電極構造Ｇを有するフラッシュメモリセルが、ま
た前記共通のＳｉ基板５１上の前記アナログ回路領域
に、前記フィールド酸化膜５２上に形成されたポリシリ
コンパターン５３Ｂを下側電極とし、前記絶縁膜パター
ン５５Ｂおよび酸化膜パターン５６Ｂをキャパシタ絶縁
膜とし、前記ポリシリコン電極５７Ｂを上側電極とした
アナログキャパシタＣが、実質的に同時に形成される。
かかるキャパシタＣでは、下側電極５７Ｂがフィールド
酸化膜５２上に形成されているため、前記キャパシタＣ
に共同するアナログ回路は、基板５１を伝搬するノイズ
やバイアス電圧の変動を受けることがない。また、前記
キャパシタ絶縁膜５５Ｂの厚さがゲート電極構造Ｇ中の
層間絶縁膜５５Ａの厚さよりも小さくなるため、前記キ
ャパシタＣは大きな容量を有する。一方、フラッシュメ
モリ領域５１Ａのゲート電極構造Ｇは、前記薄い酸化膜
パターン５６Ａの他に厚い層間絶縁膜５５Ａを含むた
め、前記コントロールゲート電極５７Ａに高電圧が印加
されても絶縁破壊が生じることはない。
１上に画成された前記フラッシュメモリ領域５１Ａに、
ゲート電極構造Ｇを有するフラッシュメモリセルが、ま
た前記共通のＳｉ基板５１上の前記アナログ回路領域
に、前記フィールド酸化膜５２上に形成されたポリシリ
コンパターン５３Ｂを下側電極とし、前記絶縁膜パター
ン５５Ｂおよび酸化膜パターン５６Ｂをキャパシタ絶縁
膜とし、前記ポリシリコン電極５７Ｂを上側電極とした
アナログキャパシタＣが、実質的に同時に形成される。
かかるキャパシタＣでは、下側電極５７Ｂがフィールド
酸化膜５２上に形成されているため、前記キャパシタＣ
に共同するアナログ回路は、基板５１を伝搬するノイズ
やバイアス電圧の変動を受けることがない。また、前記
キャパシタ絶縁膜５５Ｂの厚さがゲート電極構造Ｇ中の
層間絶縁膜５５Ａの厚さよりも小さくなるため、前記キ
ャパシタＣは大きな容量を有する。一方、フラッシュメ
モリ領域５１Ａのゲート電極構造Ｇは、前記薄い酸化膜
パターン５６Ａの他に厚い層間絶縁膜５５Ａを含むた
め、前記コントロールゲート電極５７Ａに高電圧が印加
されても絶縁破壊が生じることはない。
【００４１】本実施例では、図１３（Ａ）の工程におい
て前記ポリシリコンパターン５３Ａ中にＰ+ をイオン注
入することにより、図１３（Ｂ）の絶縁膜堆積工程にお
いて前記ポリシリコンパターン５３Ａが選択的に増速酸
化される。これに対し、前記キャパシタＣにおいてはか
かるイオン注入がなされないため、キャパシタ絶縁膜パ
ターン５５Ｂの厚さが増大することはない。
て前記ポリシリコンパターン５３Ａ中にＰ+ をイオン注
入することにより、図１３（Ｂ）の絶縁膜堆積工程にお
いて前記ポリシリコンパターン５３Ａが選択的に増速酸
化される。これに対し、前記キャパシタＣにおいてはか
かるイオン注入がなされないため、キャパシタ絶縁膜パ
ターン５５Ｂの厚さが増大することはない。
【００４２】一方、前記キャパシタＣに前記ゲート電極
構造Ｇに印加される電圧を超える高い電圧が印加される
場合には、図１３（Ａ）の工程において前記ポリシリコ
ン電極パターン５３ＢにＰ+ を、前記フローティング電
極パターン５３Ａを超えるドーズで導入すればよい。そ
うすることで、図１３（Ｂ）の工程において、前記下側
電極パターン５３Ｂ上において前記絶縁膜５５の厚さを
前記フローティング電極５３Ａ上におけるよりも増大さ
せることが可能になる。
構造Ｇに印加される電圧を超える高い電圧が印加される
場合には、図１３（Ａ）の工程において前記ポリシリコ
ン電極パターン５３ＢにＰ+ を、前記フローティング電
極パターン５３Ａを超えるドーズで導入すればよい。そ
うすることで、図１３（Ｂ）の工程において、前記下側
電極パターン５３Ｂ上において前記絶縁膜５５の厚さを
前記フローティング電極５３Ａ上におけるよりも増大さ
せることが可能になる。
【００４３】また、図１３（Ａ）の工程において、Ｐ+
のイオン注入の代わりにＯ+ あるいはＮ+ のイオン注入
を行なってもよい。以上、本発明を好ましい実施例につ
いて説明したが、本発明はかかる特定の実施例に限定さ
れるものではなく、特許請求の範囲に記載した要旨内に
おいて様々な変形・変更が可能である。
のイオン注入の代わりにＯ+ あるいはＮ+ のイオン注入
を行なってもよい。以上、本発明を好ましい実施例につ
いて説明したが、本発明はかかる特定の実施例に限定さ
れるものではなく、特許請求の範囲に記載した要旨内に
おいて様々な変形・変更が可能である。
【００４４】
【発明の効果】本発明によれば、高電圧を印加されるフ
ラッシュメモリにおいて層間絶縁膜を厚く、また大きな
容量が必要とされるキャパシタにおいてキャパシタ絶縁
膜を薄く形成することが可能になる。また、前記キャパ
シタに高電圧が印加される場合には、前記キャパシタ絶
縁膜を必要に応じて前記層間絶縁膜よりも厚く形成する
ことができる。
ラッシュメモリにおいて層間絶縁膜を厚く、また大きな
容量が必要とされるキャパシタにおいてキャパシタ絶縁
膜を薄く形成することが可能になる。また、前記キャパ
シタに高電圧が印加される場合には、前記キャパシタ絶
縁膜を必要に応じて前記層間絶縁膜よりも厚く形成する
ことができる。
【００４５】本発明によれば、さらに前記フラッシュメ
モリの層間絶縁膜の耐圧を最大化し、同時に前記キャパ
シタの容量を最大化できる。あるいは、一度の工程で、
前記フラッシュメモリと前記キャパシタとで膜厚の異な
るように層間絶縁膜とキャパシタ絶縁膜とを形成するこ
とが可能になる。かかる絶縁膜の膜厚の変化は、前記フ
ローティングゲート電極と前記下側電極とが、互いに異
なった濃度で不純物元素を含むように構成することによ
り、実現できる。前記キャパシタが基板から絶縁される
ように構成することで、前記キャパシタに協働するアナ
ログ回路の動作が、基板中を伝搬するノイズにより、あ
るいは基板バイアス電圧の変動により影響される問題
が、解決する。
モリの層間絶縁膜の耐圧を最大化し、同時に前記キャパ
シタの容量を最大化できる。あるいは、一度の工程で、
前記フラッシュメモリと前記キャパシタとで膜厚の異な
るように層間絶縁膜とキャパシタ絶縁膜とを形成するこ
とが可能になる。かかる絶縁膜の膜厚の変化は、前記フ
ローティングゲート電極と前記下側電極とが、互いに異
なった濃度で不純物元素を含むように構成することによ
り、実現できる。前記キャパシタが基板から絶縁される
ように構成することで、前記キャパシタに協働するアナ
ログ回路の動作が、基板中を伝搬するノイズにより、あ
るいは基板バイアス電圧の変動により影響される問題
が、解決する。
【００４６】また、本発明の製造方法によれば、、高電
圧が印加される前記不揮発性メモリの層間絶縁膜を厚
く、大容量が要求されるキャパシタのキャパシタ絶縁膜
を薄く形成することができる。前記不揮発性メモリの層
間絶縁膜と前記キャパシタ絶縁膜とを酸化工程により形
成する際の酸化速度を任意に設定することができ、その
結果、例えば高電圧が印加される不揮発性メモリの層間
絶縁膜の厚さを増大させ、大容量が要求されるキャパシ
タのキャパシタ絶縁膜の厚さを減少させることが可能に
なる。特に前記不純物元素を導入する工程をＰ+ のイオ
ン注入にれば、容易に実行することが可能になる。
圧が印加される前記不揮発性メモリの層間絶縁膜を厚
く、大容量が要求されるキャパシタのキャパシタ絶縁膜
を薄く形成することができる。前記不揮発性メモリの層
間絶縁膜と前記キャパシタ絶縁膜とを酸化工程により形
成する際の酸化速度を任意に設定することができ、その
結果、例えば高電圧が印加される不揮発性メモリの層間
絶縁膜の厚さを増大させ、大容量が要求されるキャパシ
タのキャパシタ絶縁膜の厚さを減少させることが可能に
なる。特に前記不純物元素を導入する工程をＰ+ のイオ
ン注入にれば、容易に実行することが可能になる。
【図１】（Ａ），（Ｂ）は、従来の半導体集積回路装置
の製造工程を示す図（その１）である。
の製造工程を示す図（その１）である。
【図２】（Ｃ），（Ｄ）は、従来の半導体集積回路装置
の製造工程を示す図（その２）である。
の製造工程を示す図（その２）である。
【図３】（Ｅ），（Ｆ）は、従来の半導体集積回路装置
の製造工程を示す図（その３）である。
の製造工程を示す図（その３）である。
【図４】（Ａ），（Ｂ）は、別の従来の半導体集積回路
装置の製造工程を示す図（その１）である。
装置の製造工程を示す図（その１）である。
【図５】（Ｃ）は、前記別の従来の半導体集積回路装置
の製造工程を示す図（その２）である。
の製造工程を示す図（その２）である。
【図６】（Ｄ）は、前記従来の半導体集積回路装置の製
造工程を示す図（その３）である。
造工程を示す図（その３）である。
【図７】（Ｅ）は、前記従来の半導体集積回路装置の製
造工程を示す図（その４）である。
造工程を示す図（その４）である。
【図８】（Ａ），（Ｂ）は、本発明の第１実施例による
半導体集積回路装置の製造工程を示す図（その１）であ
る。
半導体集積回路装置の製造工程を示す図（その１）であ
る。
【図９】（Ｃ）は、本発明の第１実施例による半導体集
積回路装置の製造工程を示す図（その２）である。
積回路装置の製造工程を示す図（その２）である。
【図１０】（Ｄ）は、本発明の第１実施例による半導体
集積回路装置の製造工程を示す図（その３）である。
集積回路装置の製造工程を示す図（その３）である。
【図１１】（Ｅ）は、本発明の第１実施例による半導体
集積回路装置の製造工程を示す図（その４）である。
集積回路装置の製造工程を示す図（その４）である。
【図１２】（Ｆ）は、本発明の第１実施例による半導体
集積回路装置の製造工程を示す図（その５）である。
集積回路装置の製造工程を示す図（その５）である。
【図１３】（Ａ），（Ｂ）は、本発明の第２実施例によ
る半導体集積回路装置の製造工程を示す図（その１）で
ある。
る半導体集積回路装置の製造工程を示す図（その１）で
ある。
【図１４】（Ｃ）は、本発明の第２実施例による半導体
集積回路装置の製造工程を示す図（その２）である。
集積回路装置の製造工程を示す図（その２）である。
【図１５】（Ｄ）は、本発明の第２実施例による半導体
集積回路装置の製造工程を示す図（その３）である。
集積回路装置の製造工程を示す図（その３）である。
【図１６】（Ｅ）は、本発明の第２実施例による半導体
集積回路装置の製造工程を示す図（その４）である。
集積回路装置の製造工程を示す図（その４）である。
【図１７】（Ｆ）は、本発明の第２実施例による半導体
集積回路装置の製造工程を示す図（その５）である。
集積回路装置の製造工程を示す図（その５）である。
１０，２０，４０，５０ 半導体集積回路装置 １１，２１，４１，５１ 基板 １１ａ，２１ａ，４１ａ，５１ａ トンネル絶縁膜 １１ｂ 下側電極拡散領域 １１ｃ，１１ｄ，２１ｃ，２１ｄ，４１ｃ，４１ｄ 拡
散領域 １１Ａ，２１Ａ，４１Ａ，５１Ａ フラッシュメモリ領
域 １１Ｂ，２１Ｂ，４１Ｂ，５１Ｂ アナログ回路領域 １２，２２，４２，５２ フィールド酸化膜 １３，２３Ａ，４３Ａ，５３Ａ フローティング電極 １４，２４，２４Ａ，４４，４４Ａ，５５，５５Ａ 層
間絶縁膜 １５，４５，５４ レジストパターン １６，２５，４６，５６ ゲート酸化膜 １６Ａ，２５Ａ，４６Ａ，５６Ａ 酸化膜パターン １６Ｂ，２４Ｂ，２５Ｂ，４６Ｂ，５５Ｂ，５６Ｂ キ
ャパシタ絶縁膜 １７Ａ，２６Ａ，４７Ａ，５７Ａ コントロールゲート
電極 １７Ｂ，２６Ｂ，４７Ｂ，５７Ｂ 上側電極 １８Ａ，１８Ｂ，１９Ａ，１９Ｂ，２８Ａ，２８Ｂ，２
９Ａ，２９Ｂ，４８Ａ，４８Ｂ，４９Ａ，４９Ｂ，５８
Ａ，５８Ｂ，５９Ａ，５９Ｂ レジストパターン ２３Ｂ，４３Ｂ 下側電極 ２６，４７，５７ 導体膜
散領域 １１Ａ，２１Ａ，４１Ａ，５１Ａ フラッシュメモリ領
域 １１Ｂ，２１Ｂ，４１Ｂ，５１Ｂ アナログ回路領域 １２，２２，４２，５２ フィールド酸化膜 １３，２３Ａ，４３Ａ，５３Ａ フローティング電極 １４，２４，２４Ａ，４４，４４Ａ，５５，５５Ａ 層
間絶縁膜 １５，４５，５４ レジストパターン １６，２５，４６，５６ ゲート酸化膜 １６Ａ，２５Ａ，４６Ａ，５６Ａ 酸化膜パターン １６Ｂ，２４Ｂ，２５Ｂ，４６Ｂ，５５Ｂ，５６Ｂ キ
ャパシタ絶縁膜 １７Ａ，２６Ａ，４７Ａ，５７Ａ コントロールゲート
電極 １７Ｂ，２６Ｂ，４７Ｂ，５７Ｂ 上側電極 １８Ａ，１８Ｂ，１９Ａ，１９Ｂ，２８Ａ，２８Ｂ，２
９Ａ，２９Ｂ，４８Ａ，４８Ｂ，４９Ａ，４９Ｂ，５８
Ａ，５８Ｂ，５９Ａ，５９Ｂ レジストパターン ２３Ｂ，４３Ｂ 下側電極 ２６，４７，５７ 導体膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5F001 AA01 AB02 AB08 AD12 AD33 AD94 AF10 AG01 AG03 AG10 AG12 AG21 5F038 AC01 AC02 AC16 BG08 BH03 BH07 CA02 DF05 DF12 EZ13 EZ16 5F083 EP02 EP22 EP23 EP43 EP55 GA12 JA04 JA32 NA02 PR03 PR21 PR36 ZA12
Claims (11)
- 【請求項１】 第１の領域と第２の領域とを画成された
基板と、 前記基板上の前記第１の領域に形成された不揮発性メモ
リと、 前記基板上の前記第２の領域に形成されたキャパシタと
よりなり、 前記不揮発性メモリは、前記基板上の前記第１の領域に
形成されたフローティングゲート電極と、前記フローテ
ィングゲート電極上に形成された層間絶縁膜と、前記層
間絶縁膜上に形成されたコントロール電極とよりなり、 前記キャパシタは、前記基板上の前記第２の領域に形成
された下側電極と、前記下側電極上に形成されたキャパ
シタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上
側電極とよりなり、 前記層間絶縁膜と前記キャパシタ絶縁膜とは、それぞれ
互いに異なった厚さを有することを特徴とする半導体集
積回路装置。 - 【請求項２】 前記層間絶縁膜と前記キャパシタ絶縁膜
とは、互いに異なった誘電率を有することを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項３】 前記層間絶縁膜と前記キャパシタ絶縁膜
とは、互いに異なった層構造を有することを特徴とする
請求項１または２記載の半導体集積回路装置。 - 【請求項４】 前記層間絶縁膜は、前記フローティング
ゲート電極上に形成された第１の絶縁膜と前記第１の絶
縁膜上に形成された第２の絶縁膜とよりなり、前記キャ
パシタ絶縁膜は、前記第２の絶縁膜と実質的に同一の組
成を有することを特徴とする請求項１〜３のうち、いず
れか一項記載の半導体集積回路装置。 - 【請求項５】 前記層間絶縁膜と前記キャパシタ絶縁膜
とは、実質的に同一の組成を有することを特徴とする請
求項１記載の半導体集積回路装置。 - 【請求項６】 前記層間絶縁膜と前記キャパシタ絶縁膜
とは、それぞれ互いに異なった不純物濃度を有すること
を特徴とする請求項５記載の半導体集積回路装置。 - 【請求項７】 前記フローティングゲート電極と前記下
側電極とは、いずれも同一組成の導電性材料よりなり、
前記フローティングゲート電極と前記下側電極とは、互
いに異なった濃度で不純物元素を含むことを特徴とする
請求項５または６記載の半導体集積回路。 - 【請求項８】 前記基板上には、前記第２の領域に素子
分離絶縁膜が形成されており、前記下側電極は前記素子
分離絶縁膜上に形成されることを特徴とする請求項１〜
７のうち、いずれか一項記載の半導体集積回路装置。 - 【請求項９】 不揮発性メモリとキャパシタとを有する
半導体集積回路装置の製造方法において、 基板上に第１の領域と第２の領域とを画成する工程と、 前記基板上、前記第１の領域にトンネル絶縁膜を形成す
る工程と、 前記基板上、前記第２の領域に素子分離絶縁膜を形成す
る工程と、 前記トンネル絶縁膜および前記素子分離絶縁膜を形成さ
れた基板上に、前記第１の領域を、前記トンネル絶縁膜
を介して覆うように第１の電極パターンを、また前記素
子分離絶縁膜上に第２の電極パターンを、実質的に同時
に形成する工程と、 前記基板上に、前記第１の電極パターンおよび前記第２
の電極パターンを覆うように第１の絶縁膜を形成し、こ
れを前記第２の電極パターンが露出するようにパターニ
ングすることにより、前記第１の電極パターンを覆う第
１の絶縁膜パターンを形成する工程と、 前記第１の絶縁膜パターンを形成する工程の後、前記露
出した第２の電極パターンの表面を酸化することによ
り、前記第２の電極パターンの表面に第２の絶縁膜パタ
ーンを形成する工程と、 前記第２の絶縁膜パターンを形成する工程の後、前記第
１の絶縁膜パターンを形成された前記第１の電極パター
ンおよび前記第２の絶縁膜パターンを形成された前記第
２の電極パターンを覆うように、前記基板上に導電性膜
を堆積する工程と、 前記導電性膜をパターニングして、前記第１の絶縁膜パ
ターン上に第３の電極を、また前記第２の絶縁膜パター
ンを覆うように第４の電極を、実質的に同時に形成する
工程とを含むことを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１０】 不揮発性メモリとキャパシタとを有す
る半導体集積回路装置の製造方法において、 基板上の第１の領域にトンネル絶縁膜を形成する工程
と、 前記基板上の前記第１の領域とは異なる第２の領域に素
子分離絶縁膜を形成する工程と、 前記トンネル絶縁膜および前記素子分離絶縁膜を形成さ
れた基板上に、前記第１の領域を前記トンネル絶縁膜を
介して覆うように第１の電極パターンを、また前記素子
分離絶縁膜上に第２の電極パターンを、実質的に同時に
形成する工程と、 前記第１および第２の電極パターンのいずれか一方に、
不純物元素をイオン注入により選択的に導入する工程
と、 前記イオン注入工程の後、前記第１および第２の電極パ
ターンの表面を酸化することにより、前記第１および第
２の電極パターンの表面に、それぞれ第１および第２の
厚さの、第１および第２の絶縁膜パターンを形成する工
程と、 前記第１および第２の絶縁膜パターンを形成する工程の
後、前記第１の絶縁膜パターンを形成された前記第１の
電極パターンおよび前記第２の絶縁膜パターンを形成さ
れた前記第２の電極パターンを覆うように、前記基板上
に導電性膜を堆積する工程と、 前記導電性膜をパターニングして、前記第１の絶縁膜パ
ターンを覆うように第３の電極を、また前記第２の絶縁
膜パターンを覆うように第４の電極を、実質的に同時に
形成する工程とを含むことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項１１】 前記不純物元素を導入する工程は、Ｐ
+ を前記第１の電極パターンにイオン注入する工程を含
むことを特徴とする請求項１０記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06739099A JP4536180B2 (ja) | 1999-03-12 | 1999-03-12 | 半導体集積回路装置の製造方法 |
| US09/524,388 US6423997B1 (en) | 1999-03-12 | 2000-03-13 | Semiconductor integrated circuit having a non-volatile semiconductor memory and a capacitor |
| US10/164,421 US6798007B2 (en) | 1999-03-12 | 2002-06-10 | Method of fabricating a semiconductor device having a non-volatile semiconductor memory and a capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06739099A JP4536180B2 (ja) | 1999-03-12 | 1999-03-12 | 半導体集積回路装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000269449A true JP2000269449A (ja) | 2000-09-29 |
| JP2000269449A5 JP2000269449A5 (ja) | 2006-05-11 |
| JP4536180B2 JP4536180B2 (ja) | 2010-09-01 |
Family
ID=13343617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06739099A Expired - Fee Related JP4536180B2 (ja) | 1999-03-12 | 1999-03-12 | 半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6423997B1 (ja) |
| JP (1) | JP4536180B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030030947A (ko) * | 2001-10-11 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 장치 및 그 제조 방법 |
| JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
| KR100418722B1 (ko) * | 2001-07-09 | 2004-02-18 | 주식회사 하이닉스반도체 | 아날로그 소자의 제조 방법 |
| US7011999B2 (en) | 2002-12-19 | 2006-03-14 | Renesas Technology Corp. | Method of manufacturing an integrated circuit device including forming an oxidation resistant film over an isolation region and subsequently forming a gate insulating film of a misfet |
| CN100424890C (zh) * | 2004-10-29 | 2008-10-08 | 富士通株式会社 | 半导体器件 |
| JP2013016598A (ja) * | 2011-07-01 | 2013-01-24 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548855B1 (en) * | 2002-05-16 | 2003-04-15 | Advanced Micro Devices, Inc. | Non-volatile memory dielectric as charge pump dielectric |
| KR100508861B1 (ko) * | 2003-01-30 | 2005-08-17 | 동부아남반도체 주식회사 | 박막 커패시터 및 그 제조 방법 |
| JP4308691B2 (ja) * | 2004-03-19 | 2009-08-05 | 富士通マイクロエレクトロニクス株式会社 | 半導体基板および半導体基板の製造方法 |
| US8680617B2 (en) * | 2009-10-06 | 2014-03-25 | International Business Machines Corporation | Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS |
| KR20150140957A (ko) * | 2014-06-09 | 2015-12-17 | 에스케이하이닉스 주식회사 | 리저브 캐패시터를 구비하는 반도체 집적 회로 장치 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521808A (ja) * | 1991-07-09 | 1993-01-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299578A (ja) * | 1992-04-17 | 1993-11-12 | Rohm Co Ltd | 半導体装置およびその製法 |
| JP2871593B2 (ja) | 1996-05-30 | 1999-03-17 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5908311A (en) * | 1996-07-25 | 1999-06-01 | National Semiconductor Corporation | Method for forming a mixed-signal CMOS circuit that includes non-volatile memory cells |
| US6180539B1 (en) * | 1998-12-08 | 2001-01-30 | United Microelectronics Corp. | Method of forming an inter-poly oxide layer |
-
1999
- 1999-03-12 JP JP06739099A patent/JP4536180B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-13 US US09/524,388 patent/US6423997B1/en not_active Expired - Lifetime
-
2002
- 2002-06-10 US US10/164,421 patent/US6798007B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521808A (ja) * | 1991-07-09 | 1993-01-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418722B1 (ko) * | 2001-07-09 | 2004-02-18 | 주식회사 하이닉스반도체 | 아날로그 소자의 제조 방법 |
| KR20030030947A (ko) * | 2001-10-11 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 장치 및 그 제조 방법 |
| JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
| US7011999B2 (en) | 2002-12-19 | 2006-03-14 | Renesas Technology Corp. | Method of manufacturing an integrated circuit device including forming an oxidation resistant film over an isolation region and subsequently forming a gate insulating film of a misfet |
| US7611942B2 (en) | 2002-12-19 | 2009-11-03 | Renesas Technology Corp. | Semiconductor integrated circuit device and a method of manufacturing the same |
| CN100424890C (zh) * | 2004-10-29 | 2008-10-08 | 富士通株式会社 | 半导体器件 |
| JP2013016598A (ja) * | 2011-07-01 | 2013-01-24 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4536180B2 (ja) | 2010-09-01 |
| US20020149046A1 (en) | 2002-10-17 |
| US6423997B1 (en) | 2002-07-23 |
| US6798007B2 (en) | 2004-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7439573B2 (en) | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same | |
| US8304310B2 (en) | Manufacture method of semiconductor device | |
| JP3201370B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0677438A (ja) | ストレージセルアレイと周辺回路をもつ不揮発性半導体メモリー装置の製造方法及びその構造 | |
| JP2000269449A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH03126265A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20010040253A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6355523B1 (en) | Manufacturing process for making single polysilicon level flash EEPROM cell | |
| US6268247B1 (en) | Memory cell of the EEPROM type having its threshold set by implantation, and fabrication method | |
| JPH08306889A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP3419660B2 (ja) | 半導体装置の容量部形成方法、および半導体装置の容量部およびゲート部形成方法 | |
| US5925907A (en) | Semiconductor device including transistor with composite gate structure and transistor with single gate structure | |
| JPH10289957A (ja) | 半導体装置およびその製造方法 | |
| JP4057081B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2003243541A (ja) | 半導体集積回路装置の製造方法 | |
| JP5099983B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01179369A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR20030047659A (ko) | 반도체 장치 및 그 제조 방법 | |
| US6869835B2 (en) | Method of forming MOS transistor | |
| KR100643629B1 (ko) | 반도체 장치와 그 제조 방법 | |
| JPH1126609A (ja) | 半導体記憶装置及びその製造方法 | |
| KR0138315B1 (ko) | 불휘발성 메모리소자 및 그 제조방법 | |
| JP2792028B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH098155A (ja) | ２層ゲートを備えた半導体装置およびその製造方法 | |
| JPH10150172A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060313 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060313 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080826 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080909 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081106 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100127 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100223 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100512 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100615 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100616 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140625 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |