JP2792028B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2792028B2 JP2792028B2 JP63052969A JP5296988A JP2792028B2 JP 2792028 B2 JP2792028 B2 JP 2792028B2 JP 63052969 A JP63052969 A JP 63052969A JP 5296988 A JP5296988 A JP 5296988A JP 2792028 B2 JP2792028 B2 JP 2792028B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、書き込み消去可能な不揮発性メモリであ
るEEPROM（F lotox型）の、特に選択トランジスタを一
体に有する２トランジスタ・セル構造の半導体記憶装置
およびその製造方法に関する。
るEEPROM（F lotox型）の、特に選択トランジスタを一
体に有する２トランジスタ・セル構造の半導体記憶装置
およびその製造方法に関する。
［従来の技術］ トンネルゲートを有するメモリトランジスタと、誤動
作防止用の選択トランジスタとによって構成される２ト
ランジスタ・セル構成の半導体記憶装置にあって、特に
選択トランジスタ部の構成は、そのゲート構造が一層で
あることが原則である。
作防止用の選択トランジスタとによって構成される２ト
ランジスタ・セル構成の半導体記憶装置にあって、特に
選択トランジスタ部の構成は、そのゲート構造が一層で
あることが原則である。
選択トランジスタを有する半導体記憶装置にあって
は、半導体基板のメモリセル形成領域にトンネル酸化膜
を形成すると共に、このトンネル酸化膜部にフローティ
ングゲートとなる第１のポリシリコン層を形成する。こ
の場合、この第１のポリシリコン層は、半導体基板の全
面に形成され、その後マスクパターンにしたがって、メ
モリセル部のみを残すようにエッチング除去される。し
かし、実質的にメモリセル部と選択トランジスタ部とは
接近して設定されるものであり、この選択トランジスタ
領域でマスクによってカバーすることのできない部分
が、上記第１のポリシリコン層のエッチングのエッチン
グに際して、このポリシリコン層の膜厚に相当する分よ
り深くエッチングされる。すなわち、選択トランジスタ
の下部に食込んだ凹部が形成されるようになり、選択ト
ランジスタの性能低下、さらに集積密度を上げることが
困難となる等の問題が存在している。
は、半導体基板のメモリセル形成領域にトンネル酸化膜
を形成すると共に、このトンネル酸化膜部にフローティ
ングゲートとなる第１のポリシリコン層を形成する。こ
の場合、この第１のポリシリコン層は、半導体基板の全
面に形成され、その後マスクパターンにしたがって、メ
モリセル部のみを残すようにエッチング除去される。し
かし、実質的にメモリセル部と選択トランジスタ部とは
接近して設定されるものであり、この選択トランジスタ
領域でマスクによってカバーすることのできない部分
が、上記第１のポリシリコン層のエッチングのエッチン
グに際して、このポリシリコン層の膜厚に相当する分よ
り深くエッチングされる。すなわち、選択トランジスタ
の下部に食込んだ凹部が形成されるようになり、選択ト
ランジスタの性能低下、さらに集積密度を上げることが
困難となる等の問題が存在している。
このような点を考慮して、例えば特公昭62-40869号公
報に示されるように、選択トランジスタを２層のゲート
構成とすることが行われている。すなわち、メモリセル
部のフローティングゲート、およびコントロールゲート
それぞれに対応する、層間絶縁層を介して設定される第
１および第２のポリシリコン層を、選択トランジスタ部
においても同様に形成し、この２層のポリシリコン層に
よってゲートを構成させるようにするものである。した
がって、この絶縁層を介して設定される第１および第２
のポリシリコン層の相互間は、電気的に接続する必要が
ある。このため、第１のポリシリコン層の上に絶縁層を
形成する際に、この絶縁層にコンタクトホールを形成
し、このコンタクトホールの形成された絶縁層上に第２
のポリシリコン層を形成するようにしている。そして、
上記絶縁層に形成したコンタクトホール部で、第１およ
び第２のポリシリコン層が電気的に接続されるようにし
ている。
報に示されるように、選択トランジスタを２層のゲート
構成とすることが行われている。すなわち、メモリセル
部のフローティングゲート、およびコントロールゲート
それぞれに対応する、層間絶縁層を介して設定される第
１および第２のポリシリコン層を、選択トランジスタ部
においても同様に形成し、この２層のポリシリコン層に
よってゲートを構成させるようにするものである。した
がって、この絶縁層を介して設定される第１および第２
のポリシリコン層の相互間は、電気的に接続する必要が
ある。このため、第１のポリシリコン層の上に絶縁層を
形成する際に、この絶縁層にコンタクトホールを形成
し、このコンタクトホールの形成された絶縁層上に第２
のポリシリコン層を形成するようにしている。そして、
上記絶縁層に形成したコンタクトホール部で、第１およ
び第２のポリシリコン層が電気的に接続されるようにし
ている。
しかし、このようにしたのでは、絶縁層に対してコン
タクトホールを形成する工程を設定する必要があるのみ
ならず、こき絶縁層上に第２のポリシリコン層を、CVD
装置によって堆積形成する際、上記CVD装置に入れると
きに露出された第１のポリシリコン層の表面が酸化され
るおそれがある。そして、第１のポリシリコン層の表面
に酸化膜が形成されるようになると、第１および第２の
ポリシリコン層が、電気的に良好に接続されないように
なる。
タクトホールを形成する工程を設定する必要があるのみ
ならず、こき絶縁層上に第２のポリシリコン層を、CVD
装置によって堆積形成する際、上記CVD装置に入れると
きに露出された第１のポリシリコン層の表面が酸化され
るおそれがある。そして、第１のポリシリコン層の表面
に酸化膜が形成されるようになると、第１および第２の
ポリシリコン層が、電気的に良好に接続されないように
なる。
［発明が解決しようとする課題］ この発明は上記のような点に鑑みなされたもので、選
択トランジスタを一体に構成した２トランジスタ・セル
構成とすると共に、特に選択トランジスタを２層ゲート
構造とした状態で、この２つのゲートがより容易に且つ
確実に安定して接続設定されるようにして、この選択ト
ランジスタの性能が効果的に発揮されるようにすると共
に、集積密度も容易に高められるようにする半導体記憶
装置およびその製造方法を提供することにある。
択トランジスタを一体に構成した２トランジスタ・セル
構成とすると共に、特に選択トランジスタを２層ゲート
構造とした状態で、この２つのゲートがより容易に且つ
確実に安定して接続設定されるようにして、この選択ト
ランジスタの性能が効果的に発揮されるようにすると共
に、集積密度も容易に高められるようにする半導体記憶
装置およびその製造方法を提供することにある。
［課題を解決するための手段］ すなわち、この発明に係る半導体記憶装置およびその
製造方法にあっては、メモリセル部のフローティングゲ
ートおよびコントロールゲートと共に、選択トランジス
タの領域に、絶縁層を介して２層にした第１および第２
のポリシリコン層を形成するもので、上記第２のポリシ
リコン層から絶縁層を介して第１のポリシリコン層に至
るコンタクトホールを形成する。そして、このコンタク
トホールに導電材料を充填して配線層を形成させる。
製造方法にあっては、メモリセル部のフローティングゲ
ートおよびコントロールゲートと共に、選択トランジス
タの領域に、絶縁層を介して２層にした第１および第２
のポリシリコン層を形成するもので、上記第２のポリシ
リコン層から絶縁層を介して第１のポリシリコン層に至
るコンタクトホールを形成する。そして、このコンタク
トホールに導電材料を充填して配線層を形成させる。
［作用］ すなわち、選択トランジスタの２層にした第１および
第２のポリシリコン層は、メモリセル部の構成と共に形
成されるものであり、容易に集積密度を上げることがで
きる。この場合、選択トランジスタの２層にしたゲート
は、メモリセル部の電極と共に形成されるものであり、
またこの２層のゲートの相互間は、２層のゲートが形成
された後に開口されるコンタクトホールにより、導電材
料によって確実に接続されるようになる。したがって、
この２層ゲートの接続に際しては、特別の工程を付加す
る必要はなく、通常の配線の形成工程によってゲート相
互の接続が行われるものであり、ゲートとなるポリシリ
コン層に酸化膜等が形成されるような過程が存在しない
ため、２層のゲート相互の電気的な接続も信頼性の充分
得られるようにして行われる。
第２のポリシリコン層は、メモリセル部の構成と共に形
成されるものであり、容易に集積密度を上げることがで
きる。この場合、選択トランジスタの２層にしたゲート
は、メモリセル部の電極と共に形成されるものであり、
またこの２層のゲートの相互間は、２層のゲートが形成
された後に開口されるコンタクトホールにより、導電材
料によって確実に接続されるようになる。したがって、
この２層ゲートの接続に際しては、特別の工程を付加す
る必要はなく、通常の配線の形成工程によってゲート相
互の接続が行われるものであり、ゲートとなるポリシリ
コン層に酸化膜等が形成されるような過程が存在しない
ため、２層のゲート相互の電気的な接続も信頼性の充分
得られるようにして行われる。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明す
る。第１図は選択トランジスタを一体的に構成した２ト
ランジスタ・セル構成の半導体記憶装置の平面的な構成
を示すもので、半導体基板に設定されるＰウエル層部分
に対応して、フィールド酸化膜により区画されるように
して活性領域11が形成される。そして、この活性領域11
に対応してメモリセル部12および選択トランジスタ部13
が設定されるもので、このメモリセル部12および選択ト
ランジスタ部13によって、１つの記憶素子が形成される
ようになる。
る。第１図は選択トランジスタを一体的に構成した２ト
ランジスタ・セル構成の半導体記憶装置の平面的な構成
を示すもので、半導体基板に設定されるＰウエル層部分
に対応して、フィールド酸化膜により区画されるように
して活性領域11が形成される。そして、この活性領域11
に対応してメモリセル部12および選択トランジスタ部13
が設定されるもので、このメモリセル部12および選択ト
ランジスタ部13によって、１つの記憶素子が形成される
ようになる。
第２図は上記半導体記憶装置の、特に選択トランジス
タ部13に対応するａ−ａ線に対応する部分の断面構成を
示しているもので、半導体基板10のＰウエル部分に対応
して、LOCOSによるフィールド酸化膜により区画される
活性領域に対応して、ゲート酸化膜14が形成されてい
る。そして、このゲート酸化膜14部上に第１のポリシリ
コン層15が形成されるものであり、この第１のポリシリ
コン層15上には、例えばSiO2による絶縁層16が形成さ
れ、この絶縁側16上には、さらに第２のポリシリコン層
17が形成されている。すなわち、この第１および第２の
ポリシリコン層15および17によって、２層にしたゲート
が構成されるようにしている。
タ部13に対応するａ−ａ線に対応する部分の断面構成を
示しているもので、半導体基板10のＰウエル部分に対応
して、LOCOSによるフィールド酸化膜により区画される
活性領域に対応して、ゲート酸化膜14が形成されてい
る。そして、このゲート酸化膜14部上に第１のポリシリ
コン層15が形成されるものであり、この第１のポリシリ
コン層15上には、例えばSiO2による絶縁層16が形成さ
れ、この絶縁側16上には、さらに第２のポリシリコン層
17が形成されている。すなわち、この第１および第２の
ポリシリコン層15および17によって、２層にしたゲート
が構成されるようにしている。
そして、上記第２のポリシリコン層17が形成されたな
らば、この第２のポリシリコン層17部から絶縁層16を貫
通して第１のポリシリコン層15に至るコンタクトホール
18を形成し、このコンタクトホール18に例えばアルミニ
ウムによる導電材料を充填して、配線層に接続される電
極19が形成されるようにしている。すなわち、第１およ
び第２のポリシリコン層15および17は、アルミニウム電
極19によって、電気的に接続されるようになる。なお、
この第１図においてメモリセル部12の斜線で示す部分は
第１のポリシリコン層15の平面パターンを表しているも
のであり、また選択トランジスタ13の斜線で示した部分
は第２のポリシリコン層17の平面パターンを表してい
る。
らば、この第２のポリシリコン層17部から絶縁層16を貫
通して第１のポリシリコン層15に至るコンタクトホール
18を形成し、このコンタクトホール18に例えばアルミニ
ウムによる導電材料を充填して、配線層に接続される電
極19が形成されるようにしている。すなわち、第１およ
び第２のポリシリコン層15および17は、アルミニウム電
極19によって、電気的に接続されるようになる。なお、
この第１図においてメモリセル部12の斜線で示す部分は
第１のポリシリコン層15の平面パターンを表しているも
のであり、また選択トランジスタ13の斜線で示した部分
は第２のポリシリコン層17の平面パターンを表してい
る。
次に、上記のような選択トランジスタを有する半導体
記憶装置の製造過程を順次説明する。なお、この説明に
は第３図ないし第８図を用いるものであるが、第３図な
いし第７図のそれぞれＡは第１図のａ−ａ線に対応する
断面を示し、Ｂは同じくｂ−ｂ線に対応する断面を示し
ているもので、まず半導体基板10はＰ型（100）シリコ
ン基板によって構成され、このシリコン基板上にボロン
をイオン注入した後に熱処理したＰウエル層により構成
される。
記憶装置の製造過程を順次説明する。なお、この説明に
は第３図ないし第８図を用いるものであるが、第３図な
いし第７図のそれぞれＡは第１図のａ−ａ線に対応する
断面を示し、Ｂは同じくｂ−ｂ線に対応する断面を示し
ているもので、まず半導体基板10はＰ型（100）シリコ
ン基板によって構成され、このシリコン基板上にボロン
をイオン注入した後に熱処理したＰウエル層により構成
される。
このような半導体基板10のＰウエル層の表面に、第３
図ＡおよびＢに示すように、300〜500Åのパッド酸化膜
20を電気炉において形成し、さらにこの酸化膜20上に、
メモリセルのトンネル部領域のみを開口したレジストパ
ターン21を形成する。そして、このレジストパターン21
をマスクとしてAsを（１〜５）×1015ドーズ注入し、ト
ンネル領域のN+領域を形成する。このようにしてトンネ
ル領域に対応してN+領域が形成されたならば、上記レジ
ストパターン21およびパッド酸化膜20を剥離する。
図ＡおよびＢに示すように、300〜500Åのパッド酸化膜
20を電気炉において形成し、さらにこの酸化膜20上に、
メモリセルのトンネル部領域のみを開口したレジストパ
ターン21を形成する。そして、このレジストパターン21
をマスクとしてAsを（１〜５）×1015ドーズ注入し、ト
ンネル領域のN+領域を形成する。このようにしてトンネ
ル領域に対応してN+領域が形成されたならば、上記レジ
ストパターン21およびパッド酸化膜20を剥離する。
次に、上記半導体基板10の表面の全面に、LPCVDによ
ってSi3N4を1000〜2000Åの厚さに堆積形成し、このSi3
N4膜上に、第１図で示した活性領域11以外が開口された
レジストパターンを形成する。そして、このレジストパ
ターンをマスクとして上記Si3N4膜を選択的にプラズマ
エッチングする。このエッチング処理後に上記レジスト
マスクを剥離することによって、第４図ＡおよびＢで示
すように、活性領域のみがSi3N4膜22によってマスクさ
れる。そして、この状態で950℃でウエット酸化を行な
い、膜厚9000〜10000Åのフィールド酸化膜23を形成す
る。すなわち、このフィールド酸化膜23によって活性領
域が区画されるようになるものであり、その後ホットリ
ン酸エッチングによって上記Si3N4膜22を除去し、その
後全面をHF液によってエッチングして活性領域を露出さ
せる。
ってSi3N4を1000〜2000Åの厚さに堆積形成し、このSi3
N4膜上に、第１図で示した活性領域11以外が開口された
レジストパターンを形成する。そして、このレジストパ
ターンをマスクとして上記Si3N4膜を選択的にプラズマ
エッチングする。このエッチング処理後に上記レジスト
マスクを剥離することによって、第４図ＡおよびＢで示
すように、活性領域のみがSi3N4膜22によってマスクさ
れる。そして、この状態で950℃でウエット酸化を行な
い、膜厚9000〜10000Åのフィールド酸化膜23を形成す
る。すなわち、このフィールド酸化膜23によって活性領
域が区画されるようになるものであり、その後ホットリ
ン酸エッチングによって上記Si3N4膜22を除去し、その
後全面をHF液によってエッチングして活性領域を露出さ
せる。
このように活性領域が露出された状態となったなら
ば、第５図ＡおよびＢで示すように活性領域の全面に30
0〜600Åのゲート酸化膜14を形成する。このゲート酸化
膜上には、さらにメモリセル部のトンネル領域予定部
分、すなわち前記N+領域に対応する部分のみを開口した
レジストパターンを形成し、このレジストパターンをマ
スクとしてHF液によって上記トンネル領域予定部分のゲ
ート酸化膜を除去する。その後上記レジストパターンを
剥離し、ランプアニール装置あるいは電気炉によって80
〜120Åのトンネル酸化膜25を形成させる。このトンネ
ル酸化膜25が、メモリセルのフローティングゲートに対
する電子の注入あるいは抽出を行う部分となる。
ば、第５図ＡおよびＢで示すように活性領域の全面に30
0〜600Åのゲート酸化膜14を形成する。このゲート酸化
膜上には、さらにメモリセル部のトンネル領域予定部
分、すなわち前記N+領域に対応する部分のみを開口した
レジストパターンを形成し、このレジストパターンをマ
スクとしてHF液によって上記トンネル領域予定部分のゲ
ート酸化膜を除去する。その後上記レジストパターンを
剥離し、ランプアニール装置あるいは電気炉によって80
〜120Åのトンネル酸化膜25を形成させる。このトンネ
ル酸化膜25が、メモリセルのフローティングゲートに対
する電子の注入あるいは抽出を行う部分となる。
このようにしてゲート酸化膜14およびトンネル酸化膜
25が形成されたならば、この半導体基板10の全面に1500
〜4000Åのポリシリコン層を堆積形成する。そして、こ
のポリシリコン層上に、レジストパターンを形成し、ド
ライエッチングすることによって、第６図ＡおよびＢで
示すように、第１のポリシリコン層15が形成されるよう
にする。この場合、上記パターニングにおいては、第１
のポリシリコン層15のゲート幅が画定されるようにする
ものであり、また選択トランジスタ側のゲート電極に対
応する部分はレジストで覆われるようにする。そして、
この選択トランジスタのゲート電極対応部分以外のポリ
シリコン層、さらにメモリセル部分以外のポリシリコン
層が、エッチング除去されるようにする。
25が形成されたならば、この半導体基板10の全面に1500
〜4000Åのポリシリコン層を堆積形成する。そして、こ
のポリシリコン層上に、レジストパターンを形成し、ド
ライエッチングすることによって、第６図ＡおよびＢで
示すように、第１のポリシリコン層15が形成されるよう
にする。この場合、上記パターニングにおいては、第１
のポリシリコン層15のゲート幅が画定されるようにする
ものであり、また選択トランジスタ側のゲート電極に対
応する部分はレジストで覆われるようにする。そして、
この選択トランジスタのゲート電極対応部分以外のポリ
シリコン層、さらにメモリセル部分以外のポリシリコン
層が、エッチング除去されるようにする。
このようにして第１のポリシリコン層15が形成された
ならば、1000〜1050℃のドライO2中で500〜800Åの酸化
膜を形成し、これを層間絶縁層16とする。そして、この
絶縁層16上にLPCVDによって3500〜4000Åのポリシリコ
ン層17を堆積形成する。
ならば、1000〜1050℃のドライO2中で500〜800Åの酸化
膜を形成し、これを層間絶縁層16とする。そして、この
絶縁層16上にLPCVDによって3500〜4000Åのポリシリコ
ン層17を堆積形成する。
このようにして第２のポリシリコン層17が形成された
ならば、第７図ＡおよびＢに示すように、所定のパター
ンにしたがってエッチングするもので、このパターニン
グにおいては、メモリセル部および選択トランジスタの
２層ゲート構造が形成されるようにする。このエッチン
グに際しては、回路内のトランジスタはレジストによっ
て保護されている。そして、この回路内のトランジスタ
部においては、さらにトランジスタのゲート電極と選択
トランジスタ部の第２のポリシリコン層17のパターニン
グを行うようにする。
ならば、第７図ＡおよびＢに示すように、所定のパター
ンにしたがってエッチングするもので、このパターニン
グにおいては、メモリセル部および選択トランジスタの
２層ゲート構造が形成されるようにする。このエッチン
グに際しては、回路内のトランジスタはレジストによっ
て保護されている。そして、この回路内のトランジスタ
部においては、さらにトランジスタのゲート電極と選択
トランジスタ部の第２のポリシリコン層17のパターニン
グを行うようにする。
このようにして、選択トランジスタ部およびメモリセ
ル部にそれぞれにおいて、第７図Ａおよび第７図Ｂで示
すように、第２のポリシリコン層17のパターニングが行
われたならば、Asを（１〜５）×1015ドーズにてイオン
注入し、活性化して活性領域11（ソース、ドレイン領
域）が形成されるようにする。
ル部にそれぞれにおいて、第７図Ａおよび第７図Ｂで示
すように、第２のポリシリコン層17のパターニングが行
われたならば、Asを（１〜５）×1015ドーズにてイオン
注入し、活性化して活性領域11（ソース、ドレイン領
域）が形成されるようにする。
このようにして活性化領域11が形成されたならば、第
２図さらに第８図で示されるように、全面にCVDによっ
てSiO2膜を5000Å堆積し、保護絶縁層26を形成するもの
であり、この状態で選択トランジスタの第２のポリシリ
コン層17から絶縁層16を貫通して、第１のポリシリコン
層15に至るコンタクトホール18を形成する。この場合、
同時に活性領域11のソースおよびドレインに対応しても
コンタクトホール27および28を形成するもので、この場
合同時に第１図に示すメモリセル部12において、第２の
ポリシリコン層17に対応するようにしてコンタクトホー
ルが形成される。そして、これらコンタクトホール18、
27および28それぞれにアルミニウムは19、29および30を
堆積し、それぞれ配線パターンに接続されるようにする
と共に、選択トランジスタ部において第１のポリシリコ
ン層15と第２のポリシリコン層17とが、電気的に接続さ
れるようにする。その後は適宜保護膜が形成されるよう
にする。
２図さらに第８図で示されるように、全面にCVDによっ
てSiO2膜を5000Å堆積し、保護絶縁層26を形成するもの
であり、この状態で選択トランジスタの第２のポリシリ
コン層17から絶縁層16を貫通して、第１のポリシリコン
層15に至るコンタクトホール18を形成する。この場合、
同時に活性領域11のソースおよびドレインに対応しても
コンタクトホール27および28を形成するもので、この場
合同時に第１図に示すメモリセル部12において、第２の
ポリシリコン層17に対応するようにしてコンタクトホー
ルが形成される。そして、これらコンタクトホール18、
27および28それぞれにアルミニウムは19、29および30を
堆積し、それぞれ配線パターンに接続されるようにする
と共に、選択トランジスタ部において第１のポリシリコ
ン層15と第２のポリシリコン層17とが、電気的に接続さ
れるようにする。その後は適宜保護膜が形成されるよう
にする。
前記特公昭62-40869号公報に示されたような方法で
は、第１のポリシリコンをパターニング形成した後層間
絶縁層を形成し、選択トランジスタ部に対応して、この
層間絶縁層に第１のポリシリコン層を露出させるような
コンタクトホールを形成する。そして、この層間絶縁層
上に第２のポリシリコン層を形成しパターニングするも
ので、この第２のポリシリコン層を形成する際に、上記
コンタクトホールを介して第１および第２のポリシリコ
ン層が電気的に接続されるようにしている。
は、第１のポリシリコンをパターニング形成した後層間
絶縁層を形成し、選択トランジスタ部に対応して、この
層間絶縁層に第１のポリシリコン層を露出させるような
コンタクトホールを形成する。そして、この層間絶縁層
上に第２のポリシリコン層を形成しパターニングするも
ので、この第２のポリシリコン層を形成する際に、上記
コンタクトホールを介して第１および第２のポリシリコ
ン層が電気的に接続されるようにしている。
しかし、このような工程で第１および第２のポリシリ
コン層が接続されるようにすると、第２のポリシリコン
層を堆積するためにCVD装置に入れた際、コンタクトホ
ールによって露出された第１のポリシリコン層の表面が
酸化されるおそれがある。もし、この第１のポリシリコ
ン層のコンタクトホールによる露出面に酸化膜が形成さ
れるようになると、第２のポリシリコン層を形成した際
に、この第２のポリシリコン層が第１のポリシリコン層
に対して、安定して電気的に接続されない状態となる。
コン層が接続されるようにすると、第２のポリシリコン
層を堆積するためにCVD装置に入れた際、コンタクトホ
ールによって露出された第１のポリシリコン層の表面が
酸化されるおそれがある。もし、この第１のポリシリコ
ン層のコンタクトホールによる露出面に酸化膜が形成さ
れるようになると、第２のポリシリコン層を形成した際
に、この第２のポリシリコン層が第１のポリシリコン層
に対して、安定して電気的に接続されない状態となる。
これに対して上記実施例に示した方法によれば、第１
のポリシリコン層を形成した後に層間絶縁層を形成し、
さらにこの層間絶縁層上に第２のポリシリコン層を堆積
形成するようになる。そして、この第２のポリシリコン
層をパターニングした後に、第２のポリシリコン層から
第１のポリシリコン層に至るコンタクトホールが形成さ
れ、アルミニウムによって選択トランジスタの２層ゲー
トが接続されるようになる。したがって、この２層ゲー
トの接続部においては、上記従来例のように不要な酸化
膜層の形成されるおそれがなく、第１および第２のポリ
シリコン層、すなわち選択トランジスタの２層ゲート
が、電気的に安定して接続設定されるようになる。ま
た、この従来例のように層間絶縁層に対して第２のポリ
シリコン層形成以前にコンタクトホールを形成する必要
のないものであり、製造工程が簡素化されるようにな
る。
のポリシリコン層を形成した後に層間絶縁層を形成し、
さらにこの層間絶縁層上に第２のポリシリコン層を堆積
形成するようになる。そして、この第２のポリシリコン
層をパターニングした後に、第２のポリシリコン層から
第１のポリシリコン層に至るコンタクトホールが形成さ
れ、アルミニウムによって選択トランジスタの２層ゲー
トが接続されるようになる。したがって、この２層ゲー
トの接続部においては、上記従来例のように不要な酸化
膜層の形成されるおそれがなく、第１および第２のポリ
シリコン層、すなわち選択トランジスタの２層ゲート
が、電気的に安定して接続設定されるようになる。ま
た、この従来例のように層間絶縁層に対して第２のポリ
シリコン層形成以前にコンタクトホールを形成する必要
のないものであり、製造工程が簡素化されるようにな
る。
［発明の効果］ 以上のようにこの発明に係る半導体記憶装置およびそ
の製造方法によれば、選択トランジスタを一体にして備
える２トランジスタセル構造において、選択トランジス
タを２層ゲート構造とし、通常の製造工程において、ソ
ースおよびドレインに対応するコンタクトホールと共に
形成されるコンタクトホールを用いて、２層ゲートが相
互に電気的に接続されるようになる。この場合、この接
続のために工程数を増加させる必要のないものであり、
第２のポリシリコン層が形成された後のコンタクトホー
ル形成工程時に同時に、２層にしたポリシリコン層の相
互が電気的に安定した状態で接続されるものであり、簡
易な製造工程で２トランジスタセル構成の半導体記憶装
置が製造されるようになる。
の製造方法によれば、選択トランジスタを一体にして備
える２トランジスタセル構造において、選択トランジス
タを２層ゲート構造とし、通常の製造工程において、ソ
ースおよびドレインに対応するコンタクトホールと共に
形成されるコンタクトホールを用いて、２層ゲートが相
互に電気的に接続されるようになる。この場合、この接
続のために工程数を増加させる必要のないものであり、
第２のポリシリコン層が形成された後のコンタクトホー
ル形成工程時に同時に、２層にしたポリシリコン層の相
互が電気的に安定した状態で接続されるものであり、簡
易な製造工程で２トランジスタセル構成の半導体記憶装
置が製造されるようになる。
第１図はこの発明の一実施例に係る製造方法によって製
造される半導体記憶装置の平面的な構成を示す図、第２
図は第１図の選択トランジスタ部に対応するａ−ａ線部
分の断面構成図、第３図乃至第７図はそれぞれ上記半導
体記憶装置の製造工程を順次説明するもので、それぞれ
Ａは第１図のａ−ａ線に対応する部分の断面構成を示す
図、またＢはそれぞれ第１図のｂ−ｂ線に対応する部分
の断面構成図、第８図は完成された半導体記憶装置のメ
モリセル部に対応する第１図のｂ−ｂ線部分の断面構成
図である。 10……半導体基板、11……活性領域、12……メモリセル
部、13……選択トランジスタ部、14……ゲート酸化膜、
15……第１のポリシリコン層、16……層間絶縁層、17…
…第２のポリシリコン層、18、27、28……コンタクトホ
ール、19……アルミニウム（導電材料）、23……フィー
ルド酸化膜、25……トンネル酸化膜。
造される半導体記憶装置の平面的な構成を示す図、第２
図は第１図の選択トランジスタ部に対応するａ−ａ線部
分の断面構成図、第３図乃至第７図はそれぞれ上記半導
体記憶装置の製造工程を順次説明するもので、それぞれ
Ａは第１図のａ−ａ線に対応する部分の断面構成を示す
図、またＢはそれぞれ第１図のｂ−ｂ線に対応する部分
の断面構成図、第８図は完成された半導体記憶装置のメ
モリセル部に対応する第１図のｂ−ｂ線部分の断面構成
図である。 10……半導体基板、11……活性領域、12……メモリセル
部、13……選択トランジスタ部、14……ゲート酸化膜、
15……第１のポリシリコン層、16……層間絶縁層、17…
…第２のポリシリコン層、18、27、28……コンタクトホ
ール、19……アルミニウム（導電材料）、23……フィー
ルド酸化膜、25……トンネル酸化膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 H01L 21/8247 H01L 27/115
Claims (3)
- 【請求項１】半導体基板の表面部に設定される活性化領
域の、メモリセルの領域に対応してトンネル絶縁膜を、
一方選択トランジスタ領域に対応してゲート絶縁膜をそ
れぞれ形成する工程と、 上記半導体基板の上記トンネル絶縁膜の形成された領域
およびゲート絶縁膜の形成された領域に対応して第１の
ポリシリコン層を形成する工程と、 上記第１のポリシリコン層上を含む上記半導体基板上
に、層間絶縁膜となる絶縁層を形成する工程と、 上記絶縁層上の上記メモリセル領域および選択トランジ
スタ領域に対応して第２のポリシリコン層を形成する工
程と、 上記選択トランジスタ領域の上記第２のポリシリコン層
をパターニングしてその平面形状における端部位置を確
定する工程と、 上記選択トランジスタ領域に対応して、上記第２のポリ
シリコン層の上記確定された端部位置において少なくと
も上記第２のポリシリコン層の表面の一領域をその孔内
に露出させると共に、上記絶縁層を貫通して上記第１の
ポリシリコン層に至るコンタクトホールを形成する工程
と、 このコンタクトホールに導電材料を充填する工程とを具
備し、 上記コンタクトホールに充填される導電材料によって、
選択トランジスタ領域の第１のポリシリコン層と第２の
ポリシリコン層とが電気的に接続されるようにしたこと
を特徴とする半導体記憶装置の製造方法。 - 【請求項２】上記コンタクトホールを形成する工程にお
いて、上記コンタクトホールの孔内に露出させる上記第
２のポリシリコン層の表面の一領域は、上記第２のポリ
シリコン層の上面および側面であることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置の製造方法。 - 【請求項３】半導体基板の表面に設定される活性化領域
の、メモリセル領域に対応した部分および選択トランジ
スタ領域に対応した部分にそれぞれ形成されたトンネル
絶縁膜およびゲート絶縁膜と、 上記トンネル絶縁膜の形成された領域およびゲート絶縁
膜の形成された領域に対応してそれぞれ形成された第１
のポリシリコン層と、 上記第１のポリシリコン層上に形成された層間絶縁膜と
なる絶縁層と、 この絶縁層上に、上記メモリセル領域および選択トラン
ジスタ領域にそれぞれ対応して形成された第２のポリシ
リコン層と、 上記選択トランジスタ領域に対応して配置され、上記選
択トランジスタ領域の第２のポリシリコン層の端部にお
いて少なくともその第２のポリシリコン層の上面表面の
一領域をその孔内に露出させると共に、上記絶縁層を貫
通して上記第１のポリシリコン層に至るように形成され
たコンタクトホールと、 このコンタクトホールに充填され、上記選択トランジス
タ領域の第１のポリシリコン層と第２のポリシリコン層
とを電気的に接続する導電材料と、 を具備したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052969A JP2792028B2 (ja) | 1988-03-07 | 1988-03-07 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052969A JP2792028B2 (ja) | 1988-03-07 | 1988-03-07 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01226177A JPH01226177A (ja) | 1989-09-08 |
| JP2792028B2 true JP2792028B2 (ja) | 1998-08-27 |
Family
ID=12929718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052969A Expired - Lifetime JP2792028B2 (ja) | 1988-03-07 | 1988-03-07 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792028B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929618B4 (de) * | 1999-06-28 | 2006-07-13 | Infineon Technologies Ag | Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325978A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-03-07 JP JP63052969A patent/JP2792028B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01226177A (ja) | 1989-09-08 |
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