DE19929618B4 - Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster - Google Patents

Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster Download PDF

Info

Publication number
DE19929618B4
DE19929618B4 DE19929618A DE19929618A DE19929618B4 DE 19929618 B4 DE19929618 B4 DE 19929618B4 DE 19929618 A DE19929618 A DE 19929618A DE 19929618 A DE19929618 A DE 19929618A DE 19929618 B4 DE19929618 B4 DE 19929618B4
Authority
DE
Germany
Prior art keywords
tunnel
layer
memory cell
window
implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19929618A
Other languages
English (en)
Other versions
DE19929618A1 (de
Inventor
Peter Dr. Wawer
Olaf Dr. Heitzsch
Mayk Röhrich
Oliver Springmann
Kai Dr. Huckels
Elard Dr. Stein Von Kamienski
Konrad Dr. Wolf
Reinhold Dr. Rennekamp
Christoph Dr. Kutter
Christoph Dr. Ludwig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to DE19929618A priority Critical patent/DE19929618B4/de
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to MXPA01013170A priority patent/MXPA01013170A/es
Priority to JP2001506603A priority patent/JP2003503851A/ja
Priority to CNB008095698A priority patent/CN1171293C/zh
Priority to KR10-2001-7016646A priority patent/KR100447962B1/ko
Priority to UA2001129149A priority patent/UA73508C2/uk
Priority to EP00943661A priority patent/EP1192652A1/de
Priority to PCT/DE2000/001769 priority patent/WO2001001476A1/de
Priority to RU2002101921/28A priority patent/RU2225055C2/ru
Priority to BR0011998-9A priority patent/BR0011998A/pt
Publication of DE19929618A1 publication Critical patent/DE19929618A1/de
Priority to US10/033,949 priority patent/US6645812B2/en
Application granted granted Critical
Publication of DE19929618B4 publication Critical patent/DE19929618B4/de
Priority to JP2006197022A priority patent/JP2006319362A/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle (SZ) mit separater Tunnelfenster-Zelle (TF), wobei ein Tunnelgebiet (TG) unter Verwendung der Tunnelfenster-Zelle (TF) als Maske in einem späten Implantationsschritt durch eine Tunnelimplantation (I¶T¶) ausgebildet wird. Dadurch erhält man eine Speicherzelle mit geringem Flächenbedarf und einer hohen Anzahl von Programmier/Lösch-Zyklen.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster und insbesondere auf ein Verfahren zur Herstellung einer EEPROM-Zelle mit geringem Flächenbedarf und einer hohen Anzahl von Programmier/Lösch-Zyklen.
  • Wiederbeschreibbare nichtflüchtige Halbleiter-Speicherzellen gewinnen in hochintegrierten Schaltungen zunehmend an Bedeutung, da sie beispielsweise in Chipkarten veränderbare Daten über einen langen Zeitraum und ohne Verwendung einer Spannungsversorgung speichern können.
  • Je nach Art der verwendeten nichtflüchtigen Halbleiter-Speicherzellen unterscheidet man grundsätzlich zwischen EEPROMs, EPROMs und FLASH-EPROM-Speichern.
  • 5 zeigt eine Schnittansicht einer herkömmlichen EEPROM-Speicherzelle SZ, die im wesentlichen aus einer Tunnelfenster-Zelle TF und einer Transistor-Speicherzelle TZ besteht. Gemäß 5 besteht die Transistor-Speicherzelle TZ aus einer relativ dicken und gegenüber Leckströmen unempfindlichen Gateschicht 3, einer darüber angeordneten Floating-Gate-Schicht 5, einer dielektrischen Schicht 6 und einer Steuerelektrodenschicht 7. Eine in der Floating-Gate-Schicht 5 eingebrachte Ladung bestimmt hierbei das Schaltverhalten des entsprechenden Feldeffekttransistors, der über Source/Drain-Gebiete 1 und die Steuerelektrodenschicht 7 angesteuert wird. Zum Einbringen der Ladungen in die Floating-Gate-Schicht 5 besitzt die Speicherzelle die Tunnelfenster-Zelle TF, die im wesentlichen die gleiche Schichtfolge wie die Transistor-Speicherzelle TZ aufweist, wobei jedoch eine isolierende Schicht zwischen einem Halbleitersubstrat 100 und der Floa ting-Gate-Schicht 5 aus einer sehr dünnen Tunnelschicht 4 besteht.
  • Bei der Herstellung dieser herkömmlichen EEPROM-Speicherzelle SZ wird zunächst eine Ionenimplantation im Bereich der Tunnelfenster-Zelle TF zum Ausbilden eines homogenen Tunnelgebietes 2' durchgeführt. Anschließend werden die isolierende Tunnelschicht 4 bzw. Gateschicht 3 sowie die Floating-Gate-Schicht 5, dielektrische Schicht 6 und die Steuerelektrodenschicht 7 aufgebracht. Abschließend werden durch eine (oder mehrere) weitere Ionenimplantationen die Source/Drain-Gebiete 1 selbstjustierend unter Verwendung der Speicherzelle SZ als Maske im Halbleitersubstrat 100 ausgebildet. Auf diese Weise erhält man eine äußerst hochwertige wiederbeschreibbare nichtflüchtige Halbleiter-Speicherzelle, die eine sehr gute „Endurance" aufweist. Die „Endurance" gibt hierbei die Anzahl der Programmier/Lösch-Zyklen an und liegt bei derartigen herkömmlichen EEPROMs üblicherweise bei ca. 106 Zyklen.
  • Nachteilig ist bei diesen herkömmlichen EEPROMs jedoch der hohe Flächenbedarf für die Speicherzelle SZ, weshalb sie in hochintegrierten Schaltungen nur bedingt zum Einsatz kommt.
  • Demgegenüber besitzen FLASH-EPROM-Speicherzellen einen außerordentlich geringen Flächenbedarf. 6 zeigt eine Schnittansicht einer herkömmlichen FLASH-EPROM-Speicherzelle, wobei auf einem Halbleitersubstrat 100 eine Tunneloxidschicht 4, eine Floating-Gate-Schicht 5, eine dielektrische Schicht 6 und eine Steuerelektrodenschicht 7 stapelförmig aufgebracht werden. Zum Ausbilden eines Tunnelgebiets in einem Tunnelfensterbereich TF' der FLASH-EPROM-Speicherzelle werden unter Verwendung der stapelförmigen Speicherzelle selbstjustierend Implantationsgebiete 2 im Halbleitersubstrat 100 ausgebildet. Anschließend werden Source/Drain-Gebiete 1 unter Verwendung der Speicherzelle und zusätzlicher Hilfsschichten bzw. Spacer 8 in das Halbleitersubstrat 100 selbstjustierend eingebracht. Bei dieser herkömmlichen FLASH-EPROM-Speicherzelle wird in ähnlicher Weise wie bei der vorstehend beschriebenen EEPROM-Speicherzelle Ladung durch beispielsweise Injektion heißer Ladungsträger und/oder Fowler-Nordheim-Tunneln im Tunnelfensterbereich TF' über die Tunnelschicht 4 in die Floating-Gate-Schicht 5 gebracht. Die so eingebrachten Ladungsträger bestimmen anschließend das Schaltverhalten eines Transistorzellenbereichs TZ'.
  • Trotz des wesentlich geringeren Flächenbedarfs dieser herkömmlichen FLASH-EPROM-Speicherzelle besitzt diese Art von nichtflüchtiger Speicherzelle einen wesentlichen Nachteil dahingehend, daß ihre „Endurance", d. h. Anzahl der Programmier/Lösch-Zyklen wesentlich geringer ist als die der herkömmlichen EEPROM-Speicherzelle gemäß 4. Üblicherweise liegt die Endurance dieser FLASH-EPROM-Speicherzellen bei ca. 103 Zyklen.
  • Ein weiterer Nachteil dieser wiederbeschreibbaren herkömmlichen nichtflüchtigen Speicherzellen besteht darin, daß sie nur bedingt in einer gemeinsamen integrierten Schaltung kombiniert werden können. Dies liegt insbesondere daran, daß die gemäß 5 vorab durchgeführte Implantation des Tunnelgebiets 2' die Dicke der nachfolgend ausgebildeten Tunnelschicht 4 beeinflußt. Genauer gesagt wird bei Verwendung des gleichen Herstellungsprozesses eine Tunnelschicht 4 für eine Tunnelfenster-Zelle TF gemäß 5 eine andere Dicke aufweisen als in der FLASH-EPROM-Speicherzelle gemäß 6. Ferner ist das Implantationsgebiet 2' gemäß 5 sehr empfindlich gegenüber einer thermischen Nachbehandlung, während das Implantationsgebiet 2 gemäß 6 erst zu einem relativ späten Zeitpunkt im Herstellungsprozeß ausgebildet wird. Dadurch ergeben sich für die in der gleichen integrierten Schaltung ausgebildeten Speicherzellen gemäß 4 und 5 unterschiedliche Programmier/Lösch-Spannungen.
  • Ferner ist aus der Druckschrift US 5,565,371 ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiter- Speicherzelle mit separatem Tunnelfenster bekannt, bei dem ein Programmieren der Transistor-Speicherzelle über Injektion heißer Ladungsträger erfolgt und ein Löschen der Transistor-Speicherzelle über Fowler-Nordheim-Tunneln durchgeführt wird. Nachteilig ist hierbei jedoch der außerordentlich hohe Flächenbedarf sowie die Einführung einer Vielzahl von nichtstandardisierten Herstellungsprozessen. Eine Kombination dieses Verfahrens mit herkömmlichen Verfahren ist daher nicht möglich.
  • In der US 5,844,268 ist ein Halbleiterbauelement mit nichtflüchtigem Speicher beschrieben, bei dem eine Floating-Gate-Elektrode eines Speichertransistors auf einem dünnen Tunneloxid über einem n-leitend dotierten Tunnelgebiet angeordnet ist. Ein Auswahltransistor ist getrennt davon angeordnet, dessen Source-Bereich elektrisch leitend mit dem Tunnelgebiet des Speichertransistors verbunden ist und der ein dickeres Gate-Oxid aufweist. Das Tunneloxid wird nach der Implantation des Tunnelgebietes hergestellt.
  • In der US 5,793,081 ist ein Halbleiterbauelement mit nichtflüchtiger Speicherzelle beschrieben, bei der ein Speichertransistor und ein Auswahltransistor getrennt voneinander angeordnet sind. Es ist dabei vorgesehen, dass ein dünnes Tunneloxid des Speichertransistors einen den beiden Transistorstrukturen gemeinsamen Source/Drain-Bereich 0,05 μm bis 0,3 μm überlappt. Die dotierten Bereiche werden selbstjustiert zu den Gate-Elektrodenstapeln implantiert. Seitliche Ausdehnungen der implantierten Bereiche unter das Tunneloxid werden durch eine Behandlung bei erhöhter Temperatur hergestellt.
  • In der EP 0 782 196 A1 ist ein Herstellungsverfahren für EEPROMs beschrieben, bei dem eine Implantation von Dotierstoff in ein Tunnelgebiet schräg erfolgt, damit eine elektrisch leitende Verbindung zu dem angrenzenden Drain-Gebiet eines Auswahltransistors zuverlässig hergestellt wird. Ein Tunneloxid wird anschließend auf das dotierte Tunnelgebiet aufgebracht.
    •
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster zu schaffen, welches unter Verwendung von Standardprozessen den Flächenbedarf der Speicherzelle verringert und gleichzeitig die „Endurance" verbessert. Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Oberbegriffes des Anspruches 1, die in Verbindung miteinander aus der US 5,844,268 A bekannt waren, und den kennzeichnenden weiteren Merkmalen gelöst.
  • Insbesondere durch das Ausbilden von Tunnelgebieten im aktiven Gebiet der Tunnelfenster-Zellen nach dem Ausbilden der Tunnelschicht kann eine nichtflüchtige Halbleiter-Speicherzelle erzeugt werden, die hinsichtlich ihrer Endurance, d.h. Programmier/Lösch-Zyklen gleichwertig mit einer herkömmlichen EEPROM-Zelle, jedoch bezüglich ihres Flächenbedarfs wesentlich verbessert ist. Darüber hinaus kann eine derart hergestellte Speicherzelle problemlos mit herkömmlichen FLASH-EPROM-Speicherzellen unter Verwendung von Standardprozessen in einer gemeinsamen integrierten Schaltung realisiert werden. Die Einsatzspannungen (Programmier-/Lösch/Lese-Spannungen) können hierbei für die verschiedensten nichtflüchtigen Halbleiter-Speicherzellenformen gleich sein.
  • Die Tunnelgebiete werden selbstjustierend unter Verwendung von zumindest einer Schicht der Tunnelfenster-Zelle mittels Implantation ausgebildet. Insbesondere bei hochintegrierten Schaltungen mit Strukturgrößen ≤ 1 μm können auf diese Weise Speicherzellen einfach und zuverlässig hergestellt werden. Die Implantation kann hierbei vertikal und/oder schräg unter die Tunnelschicht erfolgen, wobei sich Implantationsgebiete vollständig unterhalb der Tunnelschicht berühren oder derart nahe zueinander ausgebildet werden, daß bei Anlegen einer Betriebsspannung ihre Raumladungszonen einen sogenannten Punch-Through-Effekt durchführen. Auf diese Weise erhält man ein sehr homogenes Tunnelgebiet unterhalb der Tunnelschicht, das vergleichbar ist mit einem vorab implantierten Tunnelgebiet, weshalb sich beim Programmieren/Löschen gleichmäßige Feldstärken einstellen und die „Endurance" verbessert wird.
  • Vorzugsweise wird ein Floating-Gate-Verbindungsbereich und ein Steuerelektroden-Verbindungsbereich gleichzeitig mit den dazugehörigen Floating-Gate-Schichten und Steuerelektrodenschichten der Tunnelfenster-Zelle und der Transistor-Speicherzelle ausgebildet, wodurch eine weitere Vereinfachung des Herstellungsprozesses sichergestellt ist.
  • In den weiteren Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1 eine Schnittansicht einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster gemäß einem ersten Ausführungsbeispiel;
  • 2 eine vergrößerte Schnittansicht einer in 1 dargestellten Tunnelfenster-Zelle gemäß dem ersten Ausführungsbeispiel;
  • 3 eine vergrößerte Schnittansicht einer Tunnelfenster-Zelle gemäß einem zweiten Ausführungsbeispiel;
  • 4 eine vergrößerte Schnittansicht einer Tunnelfenster-Zelle gemäß einem dritten Ausführungsbeispiel;
  • 5 eine Schnittansicht einer EEPROM-Speicherzelle gemäß dem Stand der Technik; und
  • 6 eine Schnittansicht einer FLASH-EPROM-Speicherzelle gemäß dem Stand der Technik.
  • 1 zeigt eine schematische Schnittansicht einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster gemäß einem ersten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen gleiche oder ähnliche Schichten bzw. Komponenten wie in 5 und 6, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 1 sind auf einem Halbleitersubstrat 100 eine Transistor-Speicherzelle TZ, eine Tunnelfenster-Zelle TF und ein Verbindungsbereich VB ausgebildet. Die Transistor-Speicherzelle TZ, der Verbindungsbereich VB und die Tunnelfenster-Zelle TF stellen hierbei eine eigentliche Speicherzelle SZ dar. Vorzugsweise besteht das Halbleitersubstrat 100 aus Si, es kann jedoch auch einen III-V-Verbundhalbleiter oder ein sonstiges Halbleitersubstrat aufweisen. Die Speicherzelle SZ kann beispielsweise als PMOS-Zelle, als NMOS-Zelle oder als CMOS-Zellen im Halbleitersubstrat 100 realisiert werden, wobei entsprechende p- und/oder n-Wannen vorgesehen sind.
  • Gemäß 1 besteht die Transistor-Speicherzelle TZ aus einer isolierenden Gateschicht 3, wie z. B. thermisch ausgebildeten SiO2. Über der Gateschicht 3 befindet sich eine leitende Floating-Gate-Schicht 5 (poly-Si) zum Speichern von Ladungen. Entsprechend der in der Floating-Gate-Schicht 5 gespei cherten Ladungen wird ein unterhalb der Gateschicht 3 befindliches Kanalgebiet KG leitend oder nichtleitend, wodurch beim Lesen der Speicherzelle SZ die logischen Informationen 0 bzw. 1 ausgelesen werden können. Zum Ansteuern der Transistor-Speicherzelle TZ bzw. Speicherzelle SZ ist eine Steuerelektrodenschicht 7 vorgesehen, die durch eine dielektrische Schicht 6 von der Floating-Gate-Schicht 5 isoliert ist. Auf diese Weise kann die in der Floating-Gate-Schicht 5 gehaltene Ladung weder in das Halbleitersubstrat 100 noch in die Steuerelektrodenschicht 7 abfließen. Von der Transistor-Speicherzelle TZ beabstandet befindet sich gemäß 1 eine Tunnelfenster-Zelle TF, die über einen Verbindungsbereich VB mit der Transistor-Speicherzelle TZ in Verbindung steht und dem Schreiben/Löschen über beispielsweise Injektion heißer Ladungsträger und/oder Fowler-Nordheim-Tunneln dient.
  • Die Tunnelfenster-Zelle TF besteht vorzugsweise aus den gleichen Schichten wie die Transistor-Speicherzelle TZ, wobei lediglich eine Tunnelschicht 4 eine für das Tunneln ausreichend geringe Dicke aufweist. Die Tunnelschicht 4 besteht vorzugsweise aus einer Tunneloxidschicht wie z.B. SiO2. Eine darüber liegende Tunnelfenster-Floating-Gate-Schicht T5 besteht vorzugsweise aus dem gleichen Material wie die Floating-Gate-Schicht 5 der Transistor-Speicherzelle TZ und ist über eine dielektrische Tunnelfenster-Schicht T6 von der elektrisch leitenden Tunnelfenster-Steuerelektrodenschicht T7 isoliert. Die dielektrische Tunnelfenster-Schicht T6 besteht wie die dielektrische Schicht 6 vorzugsweise aus einer ONO (Oxid/Nitrid/Oxid) -Schichtenfolge, wobei sie jedoch auch aus einer weiteren isolierenden dielektrischen Schicht bestehen kann. Die leitende Tunnelfenster-Steuerelektrodenschicht T7 sowie die leitende Tunnelfenster-Floating-Gate-Schicht T5 bestehen wie die Steuerelektrodenschicht 7 und die Floating-Gate-Schicht 5 vorzugsweise aus Poly-Si, können jedoch auch aus einem anderen leitenden und/oder ladungsspeichernden Material bestehen.
  • Der Verbindungsbereich VB besteht üblicherweise aus der gleichen Schichtenfolge wie die Transistor-Speicherzelle TZ oder die Tunnelfenster-Zelle TF, wobei im wesentlichen die Steuerelektrodenschicht 7 über einen Steuerelektroden-Verbindungsbereich VB7 mit der Tunnelfenster-Steuerelektrodenschicht T7 und die Floating-Gate-Schicht 5 über einen Floating-Gate-Verbindungsbereich VB5 mit der Tunnelfenster-Floating-Gate-Schicht T5 in Verbindung steht. Der Steuerelektroden-Verbindungsbereich 7 und der Floating-Gate-Verbindungsbereich 5 kann jedoch auch über metallisch leitende Bahnen und/oder Diffusionsgebiete im Halbleitersubstrat 100 realisiert werden.
  • Wesentlich für die vorliegende Erfindung ist insbesondere die voneinander getrennte Ausbildung der Transistor-Speicherzelle TZ und der Tunnelfenster-Zelle TF, die beispielsweise durch eine geeignete Ätzung und/oder Fotolithographie realisiert werden kann. Die Tunnelfenster-Zelle TF kann hierbei einen Vorsprung, eine Nase oder eine sonstige geometrische Struktur aufweisen, bei der vorzugsweise eine beidseitige Implantation mit einer Tunnelimplantation IT möglich ist.
  • Gemäß 1 wird demzufolge ein Tunnelgebiet TG durch eine im Herstellungsprozeß relativ spät durchgeführte Tunnelimplantation IT ausgebildet, die vorzugsweise einer Tunnelimplantation bei gleichzeitig hergestellten FLASH-EPROM-Speicherzellen entspricht. Dadurch können sowohl die Tunnelfenster-Zellen TF der Speicherzelle SZ als auch Tunnelfensterbereiche von im gleichen Prozeß hergestellten (nicht dargestellten) FLASH-EPROM-Speicherzellen ausgebildet werden. Da die Tunnelschicht 4 der erfindungsgemäßen Speicherzelle SZ vorzugsweise in einem gleichen Herstellungsschritt ausgebildet wird wie eine nicht dargestellte FLASH-EPROM-Speicherzelle, besitzen beide Speicherzellen die gleichen elektrischen Programmier/Lösch-Eigenschaften, wobei der Flächenbedarf verringert und die „Endurance" verbessert sind.
  • Nachfolgend wird das Verfahren zur Herstellung der nichtflüchtigen Halbleiter-Speicherzelle im einzelnen beschrieben. Zunächst werden im Halbleitersubstrat 100 aktive Bereiche mittels einem STI-Prozeß (shallow trench isolation) für die Tunnelfenster-Zelle TF und die Transistor-Speicherzelle TZ ausgebildet. Die so entstehenden Gräben werden vorzugsweise mit einer abgeschiedenen SiO2-Schicht aufgefüllt und anschließend planarisiert. In gleicher Weise kann auch ein LOCOS-Prozeß zur Isolation der aktiven Gebiete verwendet werden.
  • Nachfolgend werden an den aktiven Gebieten der Transistor-Speicherzelle TZ und der Tunnelfenster-Zelle TF die Gateschicht 3 und die Tunnelschicht 4 ausgebildet und entsprechend strukturiert. Anschließend wird die Floating-Gate-Schicht 5, die dielektrische Schicht 6, und die Steuerelektrodenschicht 7 aufgebracht und derart strukturiert, daß sich die in 1 dargestellte Schnittansicht ergibt.
  • Gemäß 1 befinden sich die STI-Schichten in parallel zur dargestellten Schnittansicht liegenden (nicht dargestellten) Bereichen der Speicherzelle SZ. In gleicher Weise bezeichnet der Steuerelektroden-Verbindungsbereich VB7 und der Floating-Gate-Verbindungsbereich VB5 die entsprechenden Schichten in einer (räumlich) dahinterliegenden Schnittebene. Zum Ausbilden der Tunnelfenster-Zelle TF und der Transistor-Speicherzelle TZ wird nachfolgend eine Ätzung der Schichten 3, 5, 6 und 7 bzw. 4, T5, T6 und T7 durchgeführt, wodurch sich die in 1 dargestellten stapelförmigen Zellen TF und TZ ergeben. In der nachfolgend durchgeführten Tunnelimplantation IT wird hierbei ein Implantationsgebiet 2 selbstjustierend neben der stapelförmigen Tunnelfenster-Zelle TF ausgebildet, wobei durch Streueffekte das Tunnelgebiet TG unterhalb der Tunnelschicht 4 erzeugt wird. Bei einer nicht dargestellten nachfolgenden Source/Drain-Implantation werden anschießend Source/Drain-Gebiete 1 selbstjustierend zwischen der Tunnelfenster-Zelle TF und an beiden Seiten der Transistor- Speicherzelle TZ ausgebildet. Hierbei kann die Tunnelfenster-Zelle TF beispielsweise eine nicht dargestellte Hilfsschicht bzw. einen Spacer verwenden.
  • Das Source/Drain-Gebiet 1 zwischen der Transistor-Speicherzelle TZ und der Tunnelfenster-Zelle TF stellt hierbei einen Kontakt sowohl zur Tunnelfenster-Zelle TF als auch zur Transistor-Speicherzelle TZ her und dient sowohl dem Lesen als auch dem Programmieren/Löschen der Speicherzelle SZ.
  • 2 zeigt eine vergrößerte Schnittansicht der in 1 dargestellten Tunnelfenster-Zelle TF während eines Tunnelimplantationsschritts. Gemäß 2 befindet sich auf einem Halbleitersubstrat 100 eine stapelförmige Anordnung der Tunnelschicht 4, der Tunnelfenster-Floating-Gate-Schicht T5, der dielektrischen Tunnelfenster-Schicht T6 und der Tunnelfenster-Steuerelektrodenschicht T7. Nach der Strukturierung dieser stapelförmigen Tunnelfenster-Zelle TF erfolgt die eigentliche Tunnelimplantation IT zur Ausbildung des Tunnelgebiets TG unterhalb der Tunnelschicht 4. Hierbei wird in selbstjustierender Weise unter Verwendung der stapelförmigen Tunnelfenster-Zelle TF an beiden Seiten ein Implantationsgebiet 2 derart ausgebildet, daß es sich unterhalb der Tunnelschicht 4 berührt und damit ein homogenes Tunnelgebiet TG ausbildet.
  • Ein derartiges Ausbilden von Implantationsgebieten 2 ist insbesondere bei sehr kleinen Strukturgrößen unterhalb von einem μm möglich, wobei Streueffekte bei der Implantation für die Ausbildung der überlappenden Tunnelgebiete TG ausgenutzt werden. Für die Implantation von n-Gebieten eignet sich insbesondere As, da es eine geringe Eindringtiefe und eine relativ hohe Diffusion aufweist. Es kann jedoch auch Ph und/oder Sb zur Dotierung verwendet werden. In gleicher Weise können p-Dotierstoffe zur Ausbildung von p-Gebieten verwendet werden, sofern sie eine ausreichende Streuung unterhalb der Tunnelschicht 4 aufweisen und dadurch ein ausreichend homogenes Tunnelgebiet TG erzeugen.
  • Alternativ zur senkrechten Tunnelimplantation IT kann gemäß 3 auch eine schräge Tunnelimplantation ITS durchgeführt werden, wobei die Implantation in einem Winkel von ca. 5 bis 8 Grad schräg unter die Tunnelschicht 4 erfolgt. Hierbei wird beispielsweise das Implantationsgebiet 2 von einer Seite vollständig unter die als Maske wirkende Tunnelfenster-Zelle TF im Halbleitersubstrat 100 ausgebildet. Auf diese Weise kann ebenfalls ein homogenes Tunnelgebiet TG unterhalb der Tunnelschicht 4 erzeugt werden. Alternativ zu der in 3 dargestellten einseitig schrägen Tunnelimplantation ITS kann die Tunnelimplantation auch von mehreren Seiten (zwei) schräg unter die Tunnelschicht 4 erfolgen.
  • Gemäß 4 kann die Tunnelimplantation IT ferner derart erfolgen, daß sich die im Halbleitersubstrat 100 ausgebildeten jeweiligen Implantationsgebiete 2 nicht berühren, sondern sich nur teilweise unter die Tunnelschicht 4 erstrecken. Die Implantationsgebiete 2 erstrecken sich jedoch derart weit unter die Tunnelschicht 4, daß bei Anlegen einer Betriebsspannung (z.B. Programmier/Löschspannung von beispielsweise –10 Volt/+6 Volt) die Raumladungsszonen RLZ der Implantationsgebiete 2 berühren, wodurch ein sogenannter „Punch-Through-Effekt" auftritt und wiederum ein homogenes Tunnelgebiet unterhalb der Tunnelschicht 4 ausgebildet wird. Auch in diesem Fall erhält man eine Speicherzelle, die sich durch eine verbesserte „Endurance", d. h. Anzahl der Programmier/Lösch-Zyklen auszeichnet.
  • Gemäß der vorliegenden Erfindung wird die Tunnelimplantation IT vorzugsweise unter Verwendung der gesamten Tunnelfenster-Zelle TF als Maske durchgeführt. Es kann jedoch auch nur eine der in der Tunnelfenster-Zelle befindlichen Schichten als Maskenschicht verwendet werden, oder eine zusätzliche Maskenschicht in Form eines Fotoresists und/oder einer Hartmaske verwendet werden. Vorzugsweise werden für die Tunnelimplantation IT die in Standardprozessen ohnehin vorhandene LDD- Implantation (lightly doped drain) oder eine MD-Implantation (matrix drain) verwendet.
  • Anstelle der vorstehend beschriebenen Schichtenfolge kann auch eine andere Schichtenfolge verwendet werden (z.B SONOX), sofern dadurch eine Ausbildung einer wiederbeschreibbaren nichtflüchtigen Halbleiter-Speicherzelle möglich ist.

Claims (10)

  1. Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster, bei dem eine Tunnelfenster-Zelle (TF) mit einem Tunnelgebiet (TG) ausgebildet wird und hierzu eine Tunnelschicht (4), eine Tunnelfenster-Speicher-Schicht (T5), eine dielektrische Tunnelfenster-Schicht (T6) und eine Tunnelfenster-Steuerelektrodenschicht (T7) aufgebracht und über dem Tunnelgebiet (TG) stapelförmig strukturiert werden, eine Transistor-Speicherzelle (TZ) mit einem Kanalgebiet (KG) ausgebildet wird und hierzu eine Gateschicht (3), eine Speicher-Schicht (5), eine dielektrische Schicht (6) und eine Steuerelektrodenschicht (7) aufgebracht und von der Tunnelfenster-Zelle (TF) getrennt über dem Kanalgebiet (KG) stapelförmig strukturiert werden und ein Verbindungsbereich (VB) zwischen dem Tunnelgebiet (TG) der Tunnelfenster-Zelle (TF) und dem Kanalgebiet (KG) der Transistor-Speicherzelle (TZ) angeordnet wird, dadurch gekennzeichnet, dass ein Implantationsgebiet (2) in selbstjustierender Weise unter Verwendung der stapelförmigen Tunnelfenster-Zelle (TF) an beiden Seiten derart ausgebildet wird, dass es sich unterhalb der Tunnelschicht (4) berührt und damit ein homogenes Tunnelgebiet (TG) ausbildet wird.
  2. Verfahren nach Anspruch 1, bei dem beim Ausbilden des Implantationsgebietes (2) eine schräge Implantation (ITS) erfolgt.
  3. Verfahren nach Anspruch 2, bei dem die schräge Implantation (ITS) unter einem Winkel zwischen 5 und 8 Grad erfolgt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass eine Implantation erfolgt, mit der Source/Drain-Gebiete (1) der Transistor-Speicherzelle (TZ) selbstjustiert bezüglich der stapelförmig strukturierten Schichten (3, 5, 6, 7) hergestellt werden.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Dotieren des Tunnelgebietes (TG) derart durchgeführt wird, dass sich bei Anlegen einer Betriebsspannung Raumladungszonen (RLZ) des Implantationsgebietes (2) vollständig unter die Tunnelschicht (4) erstrecken.
  6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass ein Speicherschicht-Verbindungsbereich (VB5) gleichzeitig mit der Speicher-Schicht (5) und der Tunnelfenster-Speicher-Schicht (T5) ausgebildet wird.
  7. Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass ein Steuerelektroden-Verbindungsbereich (VB7) gleichzeitig mit der Steuerelektrodenschicht (7) und der Tunnelfenster-Steuerelektrodenschicht (T7) ausgebildet wird.
  8. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass das Dotieren des Tunnelgebietes (TG) mit einer MD-Implantation erfolgt.
  9. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass das Dotieren des Tunnelgebietes (TG) mit einer LDD-Implantation erfolgt.
  10. Verfahren nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass eine EEPROM-Speicherzelle hergestellt wird.
DE19929618A 1999-06-28 1999-06-28 Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster Expired - Lifetime DE19929618B4 (de)

Priority Applications (12)

Application Number Priority Date Filing Date Title
DE19929618A DE19929618B4 (de) 1999-06-28 1999-06-28 Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster
RU2002101921/28A RU2225055C2 (ru) 1999-06-28 2000-05-30 Способ изготовления энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном
CNB008095698A CN1171293C (zh) 1999-06-28 2000-05-30 具有分离式隧道窗口的非易失性存储器单元的制造方法
KR10-2001-7016646A KR100447962B1 (ko) 1999-06-28 2000-05-30 별도의 터널 윈도우를 가진 비휘발성 반도체 메모리 셀의제조 방법
UA2001129149A UA73508C2 (en) 1999-06-28 2000-05-30 Method for producing a nonvolatile semiconductor memory cell with a separate tunneling window
EP00943661A EP1192652A1 (de) 1999-06-28 2000-05-30 Vefahren zur herstellung einer nichtflüchtigen halbleiter-speicherzelle mit separatem tunnelfenster
MXPA01013170A MXPA01013170A (es) 1999-06-28 2000-05-30 Metodo para producir una celda de memoria semiconductora, no volatil, con una ventana de tunel separada.
JP2001506603A JP2003503851A (ja) 1999-06-28 2000-05-30 分離トンネル窓を有する不揮発性半導体メモリセルの製造方法
BR0011998-9A BR0011998A (pt) 1999-06-28 2000-05-30 Processo para a fabricação de uma célula de memória semicondutora não-volátil com janela de túnel separada
PCT/DE2000/001769 WO2001001476A1 (de) 1999-06-28 2000-05-30 Vefahren zur herstellung einer nichtflüchtigen halbleiter-speicherzelle mit separatem tunnelfenster
US10/033,949 US6645812B2 (en) 1999-06-28 2001-12-28 Method for fabricating a non-volatile semiconductor memory cell with a separate tunnel window
JP2006197022A JP2006319362A (ja) 1999-06-28 2006-07-19 分離トンネル窓を有する不揮発性半導体メモリセルの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19929618A DE19929618B4 (de) 1999-06-28 1999-06-28 Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster

Publications (2)

Publication Number Publication Date
DE19929618A1 DE19929618A1 (de) 2001-01-11
DE19929618B4 true DE19929618B4 (de) 2006-07-13

Family

ID=7912849

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19929618A Expired - Lifetime DE19929618B4 (de) 1999-06-28 1999-06-28 Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster

Country Status (11)

Country Link
US (1) US6645812B2 (de)
EP (1) EP1192652A1 (de)
JP (2) JP2003503851A (de)
KR (1) KR100447962B1 (de)
CN (1) CN1171293C (de)
BR (1) BR0011998A (de)
DE (1) DE19929618B4 (de)
MX (1) MXPA01013170A (de)
RU (1) RU2225055C2 (de)
UA (1) UA73508C2 (de)
WO (1) WO2001001476A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10235072A1 (de) * 2002-07-31 2004-02-26 Micronas Gmbh EEPROM-Struktur für Halbleiterspeicher
JP4393106B2 (ja) * 2003-05-14 2010-01-06 シャープ株式会社 表示用駆動装置及び表示装置、並びに携帯電子機器
JP4497290B2 (ja) * 2004-04-14 2010-07-07 富士通株式会社 半導体装置とその製造方法
CN113054001B (zh) * 2021-03-16 2021-11-09 中国电子科技集团公司第五十八研究所 可编程的电源开关器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565371A (en) * 1990-04-12 1996-10-15 Texas Instruments Incorporated Method of making EPROM with separate erasing and programming regions
EP0782196A1 (de) * 1995-12-28 1997-07-02 STMicroelectronics S.r.l. Herstellungsverfahren für EEPROM-Speicherbauelemente und dadurch hergestellte EEPROM-Speicherbauelemente
US5793081A (en) * 1994-03-25 1998-08-11 Nippon Steel Corporation Nonvolatile semiconductor storage device and method of manufacturing
US5844268A (en) * 1993-11-30 1998-12-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57112078A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of electrically rewritable fixed memory
US4477825A (en) * 1981-12-28 1984-10-16 National Semiconductor Corporation Electrically programmable and erasable memory cell
US4608585A (en) * 1982-07-30 1986-08-26 Signetics Corporation Electrically erasable PROM cell
JPS6325980A (ja) * 1986-07-17 1988-02-03 Nec Corp 不揮発性半導体記憶装置及びその製造方法
JPS6384168A (ja) * 1986-09-29 1988-04-14 Toshiba Corp 不揮発性半導体記憶装置
JP2792028B2 (ja) * 1988-03-07 1998-08-27 株式会社デンソー 半導体記憶装置およびその製造方法
JP2784765B2 (ja) * 1988-03-11 1998-08-06 セイコーインスツルメンツ株式会社 半導体不揮発性メモリの製造方法
JPH0334579A (ja) * 1989-06-30 1991-02-14 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US5371031A (en) * 1990-08-01 1994-12-06 Texas Instruments Incorporated Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions
JP3222705B2 (ja) * 1993-11-30 2001-10-29 東芝マイクロエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
US5633186A (en) * 1995-08-14 1997-05-27 Motorola, Inc. Process for fabricating a non-volatile memory cell in a semiconductor device
TW437099B (en) * 1997-09-26 2001-05-28 Matsushita Electronics Corp Non-volatile semiconductor memory device and the manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565371A (en) * 1990-04-12 1996-10-15 Texas Instruments Incorporated Method of making EPROM with separate erasing and programming regions
US5844268A (en) * 1993-11-30 1998-12-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US5793081A (en) * 1994-03-25 1998-08-11 Nippon Steel Corporation Nonvolatile semiconductor storage device and method of manufacturing
EP0782196A1 (de) * 1995-12-28 1997-07-02 STMicroelectronics S.r.l. Herstellungsverfahren für EEPROM-Speicherbauelemente und dadurch hergestellte EEPROM-Speicherbauelemente

Also Published As

Publication number Publication date
JP2006319362A (ja) 2006-11-24
UA73508C2 (en) 2005-08-15
KR100447962B1 (ko) 2004-09-08
CN1361924A (zh) 2002-07-31
MXPA01013170A (es) 2002-08-12
US20020119626A1 (en) 2002-08-29
JP2003503851A (ja) 2003-01-28
WO2001001476A1 (de) 2001-01-04
KR20020019472A (ko) 2002-03-12
EP1192652A1 (de) 2002-04-03
CN1171293C (zh) 2004-10-13
DE19929618A1 (de) 2001-01-11
US6645812B2 (en) 2003-11-11
BR0011998A (pt) 2002-03-05
RU2225055C2 (ru) 2004-02-27

Similar Documents

Publication Publication Date Title
DE4241457B4 (de) P-leitendes floatendes Gate aus Poly-Silizium zur Verwendung bei einem Halbleiterbautransistorelement und daraus hergestelltes Flash-E2PROM
DE102005029493B4 (de) Integrierte Speicherschaltungsanordnung mit Tunnel-Feldeffekttransistoren und zugehöriges Verfahren
DE4016346C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung
DE69733630T2 (de) EEPROM-und NVRAM-Niederspannungstransistoren und Verfahren zur Herstellung
DE69432568T2 (de) Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat
DE102004030345B4 (de) Mehrmulden-Bauelement und Herstellungsverfahren
DE60023247T2 (de) Verfahren und apparat zur herstellung von eingebetteten integrierten flachspeichern
DE10039441A1 (de) Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
DE102004006505B4 (de) Charge-Trapping-Speicherzelle und Herstellungsverfahren
DE4404270A1 (de) Halbleiterspeichervorrichtung, die Information elektrisch schreiben und löschen kann, und ein Verfahren zur Herstellung derselben
DE10336876A1 (de) Speicherzelle mit Nanokristallen oder Nanodots
DE102007052217A1 (de) Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen
DE69732618T2 (de) Eine asymmetrische Zelle für eine Halbleiterspeichermatrix und deren Herstellungsmethode
EP1466367B1 (de) Nichtflüchtige zweitransistor-halbleiterspeicherzelle sowie zugehöriges herstellungsverfahren
DE19748495C2 (de) EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld
DE19949805C2 (de) In Silizium-auf-Isolator gebildetes, nichtflüchtiges Direktzugriffs-Speicherelement
DE102004060697A1 (de) Halbleiterschaltungsanordung und Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
DE10220922A1 (de) Flash-Speicherzelle und Herstellungsverfahren
EP1374308B1 (de) Speicherzellenanordnung mit individuel adressierbaren speicherzellen und verfahren zur herstellung derselben
EP1518277B1 (de) Verfahren zur herstellung eines nrom-speicherzellenfeldes
DE19929618B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster
DE10226964A1 (de) Verfahren zur Herstellung einer NROM-Speicherzellenanordnung
EP1330845B1 (de) Halbleiter-speicherzelle und verfahren zu deren herstellung
DE102005022575A1 (de) Nichtflüchtiges Halbleiterspeicherbauelement mit floatender Gateelektrode
EP3149766B1 (de) Flash-speicherzelle und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

8181 Inventor (new situation)

Inventor name: LUDWIG, CHRISTOPH, DR., 01465 LANGEBRUECK, DE

Inventor name: HUCKELS, KAI, DR., 01465 LANGEBRUECK, DE

Inventor name: R?HRICH, MAYK, 01099 DRESDEN, DE

Inventor name: STEIN VON KAMIENSKI, ELARD, DR., 01099 DRESDEN, DE

Inventor name: SPRINGMANN, OLIVER, 01109 DRESDEN, DE

Inventor name: RENNEKAMP, REINHOLD, DR., 01099 DRESDEN, DE

Inventor name: WAWER, PETER, DR., 01309 DRESDEN, DE

Inventor name: KUTTER, CHRISTOPH, DR., 01099 DRESDEN, DE

Inventor name: WOLF, KONRAD, DR., 01445 RADEBEUL, DE

Inventor name: HEITZSCH, OLAF, DR., 01640 COSWIG, DE

8364 No opposition during term of opposition
R071 Expiry of right