DE69733630T2 - EEPROM-und NVRAM-Niederspannungstransistoren und Verfahren zur Herstellung - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1) Bereich der Erfindung
  • Die Erfindung bezieht sich auf Verfahren und resultierende elektrisch programmierbare "Nur-Lese" Speicher (EPROM) und elektrisch löschbare und programmierbare "Nur-Lese" Speicher- (EEPROM) Vorrichtungsstrukturen.
  • 2) Allgemeiner Stand der Technik
  • Der Mechanismus der Emission heißer Elektronen in Gate-Oxid und Gate wurde von A. Phillips et al. im IEDM Technical Digest 1975, S. 39, identifiziert. Seither wurde das Phänomen von T. Ning et al. In J. Applied Physics 1977, Bd. 48, S. 286 und vielen anderen Wissenschaftlern untersucht. Bis zur Identifizierung der Emission heißer Elektronen verwendeten elektrisch programmierbare Speicher (EPROM) Speicherstrukturen, die denen der heißen Kanalelektronen EPROMs sehr ähnlich sind, die jedoch den Lawinendurchbruchmechanismus zum Programmieren des Speicherplatzes nach Frohman-Bentchkowsky verwendeten: p-Kanal in ISSCC 1971, S. 80, "A Fully decoded 2048 bit Electrically-programmable MOS-ROM" und n-Kanal in einem Artikel betitelt "FAMOS – A new Semiconductor Charge Storage Device", Solid State Electronics, 1974, Bd. 17, S. 517. Sofort nach Entdeckung des Mechanismus der Emission heißer Elektronen in ein Silizium-Gate wurde dieser Injektionsmechanismus für das Programmieren von n-MOSFET EPROM Speicherplätzen nach J. Barnes et al. In IEDM 1976, S. 177, "Operation and Characterization of N-Channel EPROM cell", und P. Salsbury in ISSCC 1977, S. 186, "High Performance MOS EPROM using a stack gate cell" angewandt. J. Barnes zeigte zwei Grundtypen der Doppel-Polysilizium CHE EPROM-Transistoren im Stack Gate Transistor 100a in 1A und im Split-Gate Transistor 100b in 1B. Beide Transistoren verfügen über einen N+ Source-Übergang 104, einen N+ Drain-Übergang 106, ein p-Substrat 101, ein Kanal-Gateoxid 120, ein Floating Gate 140, Polyoxid 130 und ein Steuergate 145. Der Transistor 100b hat einen Splitkanal bestehend aus einem Abschnitt 110, dessen Leitfähigkeit durch das Floating-Gate 140 und Steuergate 145 gesteuert wird, in Serie mit einem Abschnitt 118, dessen Leitfähigkeit durch Steuergate 145 gesteuert wird. Die Passivierungsschicht 900 ist in 1B gezeigt. Bei beiden, Transistortypen 100a und 100b findet das Programmieren durch Injektion heißer Elektronen nahe der Siliziumoberfläche und nahe dem Drain-Übergang statt.
  • Ein numerisches Modell, welches die Emission heißer Elektronen in das Floating Gate vorhersagt, wurde von Cheming Hu in IEDM 1970, S. 223, 'Lucky-Electron Model of Channel Hot Electron Emission' eingeführt. 2 zeigt die Querschnittsansicht eines typischen Doppel-Polysilizium-Stack Gate EPROM-Transistors 200, welcher zur Erläuterung seines Lucky Model verwendet wurde. Der Transistor ist ein NMOS-Transistor mit Source 204, Drain 206, Substrat 201, Floating-Gate 240 und Steuergate 245. Wenn über das Floating Gate 240 jedoch isoliert durch die dielektrische Schicht 230 eine Spannung VCG an das Steuergate 245 angelegt wird, veranlasst die kapazitive Kopplung die Erhöhung der Spannung des Floating Gate proportional zum Kapazitätsverhältnis (= kopplungsverhältnis) von Ccg-fg/(Ccg-fg + Cfg-si) anzusteigen, wobei Ccg-fg die Steuergate – Floating Gate-Kapazität und Cfg-si die Floating Gate – Kanal und Source/Drain-Kapazität ist. Sobald die Spannung des Floating Gate die Schwellenspannung übersteigt, beginnen Elektronen von Source zu Drain zu fließen. Aufgrund des Source-Drain-Potenzialunterschieds beschleunigt das elektrische Feld eine horizontale Bewegung von Elektronen im Kanal (210), welcher nahe der Siliziumoberfläche liegt, typischerweise in einer Tiefe bis 10 nm. Die Elektronen gewinnen an Energie und Impuls vom horizontalen Feld und erreichen maximale Energie nahe der Drain-Kante 206. Ein kleiner Teil der Elektronen erreicht eine höhere Energie als die Potienzialbarriere des Tunneloxids (220). Wenn die Elektronenenergie die Isolator-Potenzialbarriere übersteigt, wird es möglich, dass Elektronen in den Isolator 220 emittiert werden und das Floating Gate-Polysilizium 240 erreichen, wenn das Moment (Bewegung) der Elektronen durch Streuung akustischer Phononen nach oben zum Floating Gate umlenkt wird, ohne dass es zu einem Energieverlust kommt. Es wurde beobachtet, dass die Wahrscheinlichkeit der Injektion vom Kanal in das Polysilizium geringer ist als die Größenordnung von 10–6 zu 10–9. Das Modell legte ebenso nahe, dass die Kanal-Emission heißer Elektronen in ein Floating Gate vernachlässigt werden kann, wenn Vd–Vs weniger als 2,5 V beträgt, ungeachtet dessen, wie klein die Kanallänge oder Übergangstiefe ist.
  • Dass die Wahrscheinlichkeit [des Auftreffens] von Kanalelektronen auf das Floating Gate so gering ist, ist in vieler Hinsicht von Nachteil. Die Nachteile im derzeitigen Stand der Technik für die Injektion heißer Kanalelektronen für EPROM und EEPROM Speichereinsatz sind:
    • a) Die Drain-Spannung muss beträchtlich gesteigert werden (zum Beispiel 5 V oder höher) als die theoretische Anforderung von 2,5–3 V da die Wahrscheinlichkeit, dass Elektronen durch akustische Streuung nach oben umgelenkt werden können, so gering ist, dass viele heiße Elektronen durch erhöhte Drain-Spannung erst erzeugt werden müssen.
    • b) Die Steuergate-Spannung muss hoch sein (9~10 V für ein Kopplungsverhältnis von 0.6~0.5), da die injizierten Elektronen ein unterstützendes elektrisches Feld benötigen, um das Floating Gate-Polysilizium zu erreichen (die Floating Gate-Spannung muss die Drain-Spannung übersteigen). Wenn die Floating Gate-Spannung niedriger ist als die Drain-Spannung, werden die Elektronen, die in das Oxid injiziert wurden, zurück zur Drain abgestoßen.
    • c) Die Programmierzeit zum Speichern von Elektronen auf das Floating Gate ist lang, typischerweise in der Größenordnung von Mikrosekunden, verglichen mit der Lesezugriffszeit in der Nanosekunden-Größenordnung, da der Injektionswirkungsgrad weniger als 10–6 beträgt.
    • d) Da der Injektionsstrom so gering ist und der Injektionsstrom sowohl von der Drain-Spannung als auch von Steuergate-Spannung abhängt, ist es schwierig, den Stand an zurückgehaltenen Elektronen im Programmzyklus jedesmal zu kontrollieren.
    • e) In der Speichergruppe sind Hochspannungsvorrichtungen erforderlich, um das Steuergate zu dekodieren. Je höher die Spannung im Steuergate ist, desto größer muss die Kanallänge bei dickerem Gate-Oxid sein. Dadurch wird ein Dichteproblem verursacht, das zu einem wesentlichen Hindernis bei skalierter Technik wird.
    • f) Extraheiße Elektronen aufgrund der höheren Drain-Spannung führen zu schnellem Oxidverschleiß und geringerer Lebensdauer, da die mit höherer Energie versehenen Elektronen mehr Oxidkristallgitter beschädigen und Traps verursachen.
    • g) Die Leistungsaufnahme und der Drain-Strom sind wegen der niedrigen Injektionsleistung und der hohen Spannungsanforderung für das Drain-Gate und das Steuergate hoch.
  • In elektrisch löschbaren und programmierbaren Festwertspeichern (EEPROM) werden die Elektronen, die auf dem Floating-Gate gespeichert sind, durch Anlegen entsprechender Spannungen an die Transistor-Elektroden elektrisch entfernt. Es gibt zwei Löschmöglichkeiten zur Entfernung von Elektronen aus dem Floating-Gate im EEPROM. Eine Möglichkeit ist die mit der Doppel-Polysilizium-EEPROM-Zelle, bei der Elektronen aus dem Floating-Gate zum darunter befindlichen Silizium hin (d.h. entweder Source-, Drain-Diffusionen oder Substrat) entfernt werden. Die andere Möglichkeit ist die der Dreifach-Polysilizium-EEPROM-Zelle, bei der Elektronen aus dem Floating-Gate zu einem separaten dritten Gate hin entfernt werden.
  • Die Möglichkeit der Doppel-Polysilizium-Zelle für EEPROM wird von G. Samachusa et al. 1987 in IEEE Journal of Solid State Circuits, Bd. SC-22, Nr. 5, S. 676 "128K Flash EEPROM using double polysilicon technology" (128K Flash EEPROM mit der Doppel-Polysiliciumgate Technologie) beschrieben. Variationen dieser Doppel-Siliziumzelle werden von H. Kume et al. im Artikel „Flash Erase EEPROM cell with an Asymmetric Source and Drain Structure" (EEPOM-Löschzelle mit asymmetrischer Source- und Drain-Struktur), Technical Digest of the IEEE International Electron Device Meeting, Dezember 1987, S. 560 und von V. N. Kynett et al. im Artikel „An In-System Reprogrammable 256k CMOS Flash Memory" Digest of Technical papers, IEEE International Solid-State Circuits Conference, Februar 1988, S. 132 beschrieben.
  • In 3A wird eine typische Doppel-Polysiliziumgate-EEPROM-Zelle von H. Kume dargestellt, die die Elektronen aus dem Floating-Gate zum darunterliegenden Silizium hin entfernt und zu der ein Steuergate (345) gehört, das durch eine dielektrische Schicht (330) vom Floating-Gate (340) getrennt ist. Dabei ist das Floating-Gate, wie in 3A gezeigt, vom Kanal (310) im Substrat (301) durch ein Tunneloxid (320) getrennt. Das Löschen im Doppel-Polysilizium-Gate-EEPROM-Transistor 300a wird durch das Tunneloxid 320 zwischen dem Floating-Gate 320 und dem Source-Diffusions-Übergang 304 erreicht, wenn das elektrische Feld, das durch das Tunneloxid verläuft, das kritische elektrische Feld für ein Fowler-Nordheim F-N-Tunneln von ~10 mV/cm überschreitet. Bei typischen Spannungsanwendungen für das Löschen beträgt das Tunneloxid 10 nm, der Diffusionsübergang 12 V, das Steuergate 0 V und die Drain-Spannung gleitet. Da diese Vorgehensweise eine hohe Spannung am Source-Übergang erfordert, ist der Übergang anfällig für Lawinendurchschlag. Um sich gegen den Durchschlag zu schützen, wird der Source-Übergang tiefer angeordnet als der Drain-Übergang (der Drain-Übergang muss flach gehalten werden, um an der Kante des Drain-Übergangs ein starkes elektrisches Feld für heiße Kanalelektronen zu erzeugen). Diese Stack Gate-Zelle ist eine Variation der EPROM-Zelle 100a in 1A, aber mit einem asymmetrischen tiefen Source-Übergang. Es ist besonders zu erwähnen, dass der Doppel-Poly-Split-Gate-Transistor 100b an nur einer Seite einen Übergang aufweist und somit nicht für EE-Anwendungen eingesetzt werden kann, die asymmetrische Diffusionen erfordern.
  • Der Dreifach-Polysilizium-Transistor bewältigt dieses Problem, weil die Elektronen nicht zum Übergang hin entfernt werden, sondern zu einem dritten Polysilizium hin. Das Dreifach-Polysilizium-EEPROM soll auch die Dichtenachteile lösen, die mit einem tiefen Übergang für herunterskalierte Speichertechnologien zusammenhängen. Eine Dreifach-Polysilizium Vorrichtung wird von J. Kupec et al. im IEDM Technical Digest 1980, S. 602 im Artikel „Triple Level Polysilicon EEPROM with Single Transistors per Bit" beschrieben. Eine Verbesserung gegenüber Kupecs Vorrichtung wurde von F. Masuoka und H. Iizuka im US-Patent Nr. 4,531,203, veröffentlicht am 23. Juli 1985 vorgeschlagen. Variationen zur gleichen Zelle werden von C. K. Kuo und S. C. Tsaur im US-Patent Nr. 4,561,004 beschrieben, veröffentlicht am 24. Dezember 1985 von A. T. Wu et al. im IEDM Technical Digest 1986), S. 584 im Artikel „A Novel High-Speed, 5-V Programming EPROM structure with source-side injection" (Neue Hochgeschwindigkeits-5V-EPROM-Programmierungs-Struktur mit source-seitiger Injektion), und von E. Harari im US-Patent Nr. 5,198,380, veröffentlicht am 30. März 1993.
  • Alle diese unterschiedlichen Dreifach-Polysiliziumspeicher nutzen einen der Polysiliziumpegel als Lösch-Gate. Ein Lösch-Gate geht nahe an der Oberfläche des Floating-Gates durch jeden Speicherzellentransistor, ist aber von ihm isoliert durch einen dünnes Tunneldielektrikum. Die Ladung wird dann vom Floating-Gate zum Lösch-Gate hin entfernt, sobald entsprechende Spannungen an alle Transistorelemente angelegt sind. Aus der Vielzahl der verschiedenen Dreifach-Polysilizium-EEPROM-Zellen wird in 3B der EEPROM-Transistor 300b von Kupec mit dem dritten Polysilizium zum Löschen dargestellt. Im Transistor 300b werden die Elektronen, die auf dem Floating-Gate 340 gespeichert sind, von der Seitenwand des Floating-Gates zum dritten Polysilizium 350 hin entfernt. Typische Spannungen, die während des Löschens an jeden Knoten angelegt werden, sind folgende: 12–15 V am Dreifach-Lösch-Polysilizium für 20 nm ONO 325 und 0 V am zweiten Polysilizium des Steuergates 345 und der Diffusionsanschlüsse 304 und 306. Die höchste Übergangsspannung während des Programmes beträgt ca. 5 V am Drain. Deshalb gibt es keine Lawinendurchschlags- und Leckstrom-Probleme am Übergang beim Dreifach-Polysilizium-EEPROM-Transistor. Die Lösung eines Dreifach-Polysilizium-EEPROM-Transistors hat jedoch ihren Preis. Die Nachteile:
    • a) Zusätzliche Prozessschritte zum Aufbau einer Dreifach-Polysilizium-Struktur beinhalten eine zusätzliche Beschichtung mit Polysilizium zum Löschen, sowie eine dielektrische Schicht zum Tunnellöschen. Darüber hinaus sind zusätzliche komplizierte Strukturen und Maskierungsschritte notwendig, um selektiv Elektronen aus dem Floating-Gate zu entfernen, damit Polysilizium gelöscht wird und nicht vom Polysilizium des Lösch-Gates zu dem des Steuerungs-Gates getunnelt wird. Das führt nicht nur zu Problemen bei der Vergrößerung der Prozesskomplexität, sondern auch bei der Erhöhung der Speicherzellendichte.
    • b) Zusätzliche Schaltkreise zur Erzeugung der Löschspannung sind erforderlich. Um die Auswirkung von zusätzlichen Schaltkreisen auf die Dichte gering zu halten, muss die Löschblockgröße relativ groß sein. Eine große Löschblockgröße setzt jedoch die Lebensdauer der Speichergruppe insgesamt herab, da die große Blockgröße unnötige Programm- und Löschzyklen erhöht.
  • EP-A-0 718 895 (SHARP KABUSHIKI KAISHA) 26. Juni 1996 offenbart einen Flash-Speicher umfassend ein Halbleiter-Substrat, einen Source- und Drain-Störstellendiffusionsbereich mit verschiedener Leitfähigkeit, einen Kanal-Bereich, einen das Gate isolierenden Film sowie eine Floating Gate-Elektrode und eine Steuergate-Elektrode, die zumindest teilweise von der Floating Gate-Elektrode überlagert ist. Source- und Drain-Störstellendiffusionsbereiche sind mit konstantem Abstand auf einer Hauptoberfläche des Halbleitersubstrats gebildet und zumindest ein Teil beider Bereiche ist auf einer Oberfläche gebildet, die eine Kristallflächenorientierung aufweist, welche von der Hauptoberfläche des Substrats verschieden ist.
  • US-A-5 502 321 (MATSUSHITA) 26. März 1996 offenbart einen EEPROM-Speicher umfassend ein Halbleiter-Substat; voneinander in definiertem Abstand auf einer Hauptoberfläche des besagten Halbleiter-Substrats befindliche Source- und Drainbereiche, wobei ein Kanalbereich und ein das Gate isolierender Film auf dem Kanalbereich vorgesehen sind; eine auf dem das Gate isolierenden Film vorgesehene Floating Gate-Elektrode; und eine mit einem die Zwischenschicht isolierenden Film versehene Steuergate-Elektrode, die so dazwischen gepackt ist, dass die Steuergate-Elektrode zumindest teilweise die Floating Gate-Elektrode laminiert. Der Kanalbereich und die Hauptoberfläche weisen einen geneigten Teil auf, und der Sourcebereich ist in etwa oberhalb oder unterhalb des Drainbereichs angeordnet.
  • US-A-5 519 653 (THOMAS) 21. Mai 1996 offenbart ein Verfahren mit kanalbeschleunigtem Trägertunneln zur Programmierung von Speicherzellen. Dieses Verfahren nutzt die Geschwindigkeit der Majoritätsträger im Kanal zur Erhöhung der an eine Speicherelektrode, beispielsweise ein Floating Gate in einem nicht-flüchtigen Speicher, angelegten Beschleunigungsspannung. Das Verfahren beruht auf einer Diskontinuität im Kanal für diesen Zweck.
  • US-A-5 424 233 (YANG ET AL.) 21. Mai 1995 offenbart ein Verfahren zur Herstellung einer elektrisch programmierbaren und löschbaren Speichervorrichtung mit einer Vertiefung in der Störstellenionen implantiert werden, die leicht dotierte Source-Bereiche bilden.
  • DE 196 12 948 A (LG SEMICON CO. LTD) 14. November 1996 ofenbart eine EEPROM-Struktur umfassend ein Halbleiter-Substrat, Source- und Drain-Bereiche mit einem Kanal und einem in einem das Source und Drain trennenden Graben liegenden Floating Gate. Eine weitere ähnliche Struktur ist darüber hinaus offenbart in US-A-5 146 426 (MUKHERJEE ET AL.) 8. September, lehrend ein isoliertes Steuergate und ein isolierendes Floating Gate, das sich in einem Graben in einem Halbleiterkörper befindet. Ein nahe der Oberfläche liegender Drainbereich ist entlang einem oberen Teil einer Seitenwand des Grabens vorgesehen, während ein Sourcebereich entlang dem unteren Teil der Grabenseitenwand vorgesehen ist, mit einem entlang der Grabenseitenwand zwischen den Source- und Drainbereichen verlaufenden Kanalbereich. Die EEPROM-Zelle wird durch die Injektion heißer Elektronen durch die Grabenseitenwand entlang des Tunnelbereichs programmiert und wird durch Fowler Nordheim-Tunneln durch einen Eckbereich am Boden des Grabens gelöscht, indem im Eckbereich eine starke lokalisierte elektrische Felddichte erzeugt wird. In dieser Weise erhält man eine hochgradig kompakte, leistungsfähige und langlebige EEPROM-Zelle.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf eine Verbesserung für elektrisch programmierbare Festwertspeicher (EEPROM) und elektrisch löschbare Festwertspeicher (EEPROM), insbesondere für Vorrichtungsstrukturen und Betriebstechniken, um in effizienter Weise die Struktur für erweiterte Anwendungen in nicht-flüchtigen Speichern zu nutzen. Die Erfindung bezieht sich ebenfalls auf Verfahren zur Herstellung solcher Vorrichtungsstrukturen.
  • Ein elektrisch programmierbarer Festwertspeicher (EPROM) benutzt ein gleitendes (nicht-angeschlossenes) leitfähiges Gate in einer Feldeffekt-Transistorstruktur, die über einem Kanalbereich auf einem Halbleiter-Substrat (aber von diesem isoliert) zwischen den Source- und Drainbereichen angeordnet ist. Ein Steuergate ist über dem Floating Gate vorgesehen, ist jedoch ebenfalls von diesem isoliert. Der Speicherstatus wird durch die Menge der am Floating Gate zurück behaltenen Ladung bestimmt, welches die Schwelleneigenschaften des Transistors steuert. Der Mechanismus der Ladungsspeicherphenomäne in heißen Kanalelektronen (CHE) wird im Folgenden erläutert.
  • Wenn Spannung an das über dem Floating Gate befindliche Steuergate angelegt wird, wird das Potenzial des Floating Gate durch kapazitative Kopplung vom Steuergate zum Floating Gate erhöht. Sobald die Spannung des Floating Gates die Schwellenspannung überschreitet, beginnen Elektronen von der Source zur Drain zu strömen. Ein durch die Potenzial-Differenz zwischen Source und Drain erzeugtes horizontales elektrisches Feld beschleunigt die horizontale Bewegung der Elektronen im nahe der Siliziumoberfläche befindlichen Kanal. Die Elektronen nehmen Energie und Impuls vom Feld auf und erreichen ihre maximale Energie an der Kante der Drain. Das Energieniveau der Elektronen nimmt mit der Drain-Spannung zu. Sobald die Energie der Elektronen den Schwellenwert des Isolators überschreitet, wird es möglich, dass Elektronen in den Isolator emittiert werden und das Polysilizium des Floating Gate erreichen, wenn der Impuls (die Bewegung) der Elektronen aufwärts in das Floating Gate gerichtet ist. Allerdings ist diese Wahrscheinlichkeit gering, was zu geringer Effizienz und langer Programmierungszeit führt. Sobald die Elektronen in das Floating Gate injiziert und dort gespeichert sind, ist die Schwellenspannung der Speicherzelle erhöht worden.
  • Der Status eines Speicherzellentransistors wird abgelesen, indem eine Spannung über seine Source und Drain sowie an das Steuergate angelegt wird, in derselben Weise wie ein gewöhnlicher MOSFET-Transistor betrieben wird. Die Stromstärke zwischen Source und Drain wird beeinflusst durch die Schwellenspannung, das heißt die Menge der gespeicherten Elektronen. Je mehr Elektronen auf dem Floating Gate abgespeichert werden, desto höher ist die Schwellenspannung und desto niedriger die Stromstärke. Das Speicherverhalten wird durch die Höhe der Stromstärke bestimmt. Nur ein kleiner Anteil von Elektronen wird vom Kanal in das Floating Gate injiziert, üblicherweise ein Millionstel. Die Programmierzeit der Injektion der Elektronen ist sehr langsam, verglichen mit der Lesezeit desselben Speichertransistors. Um die Programmierzeit zu verbessern, werden in EPROM- und Flash-EEPROM-Zellen hohe Drain- und Steuerspannungen eingesetzt. Die Erfordernis von hoher Spannung ist ein Haupthindernis für die Verkleinerung der Speichergruppe.
  • Die vorliegende Erfindung versucht, eine verbesserte Speichervorrichtung bereit zu stellen.
  • Gemäß eines Aspektes der vorliegenden Erfindung wird eine elektronisch programmierbare Speichervorrichtung bereit gestellt, wie in Anspruch 1 beschrieben.
  • Die vorliegende Erfindung kann eine neue Speicherzellen-Konfiguration und -Struktur bereit stellen, welche die Effizienz bei der Injektion von Elektronen um viele Größenordnungen verbessert. Vorzugsweise erlaubt die Konfiguration und Struktur der Speicherzellen zuverlässige Programmierung und zuverlässiges Löschen ausgehend von demselben Drain-Übergang.
  • Die bevorzugte Ausführung kann die für die Injektion von Elektronen erforderliche Drain- und Steuergate-Spannung reduzieren und erlaubt so die zukünftige Skalierung von Speicherzelle und High-Density-Speichern sowie die Verbesserung der Zuverlässigkeit und Lebensdauer der Speicherzelle. Sie bietet außerdem eine schnellere Programmierzeit, um den Sollwert des Elektronenspeichers zu erreichen, der, kombiniert mit der Steuerbarkeit der Elektroneninjektion, die Verwendung von mehrstufigen Multi-Bit-Speichern auf einem einzigen Speichertransistor effektiver macht.
  • Eine andere Ausführung stellt ein Merkmal der EPROM-Funktion in einer einzelnen Polysilicon-Zelle mit einer neuen Struktur und Betriebstechnik für Programm und Lesen für diese einzelne Polysilicon-Zelle bereit.
  • Vorteilhafterweise kann eine Betriebstechnik für die Tunnel-Löschung von der Floating Gate zum Steuergate eingerichtet werden, indem ein Merkmal der neuen Struktur als Doppel-Polysilicon-EEPROM-Zelle anstelle einer Dreifach-Polysilicon-EEPROM-Zelle in herkömmlicher Bauweise verwendet wird.
  • Eine Ausführung stellt ein Merkmal der nicht-flüchtigen RAM-Funktion in einer Split-Gate-Zelle mit einer neuen Struktur bereit und stellt eine Betriebstechnik für „0" (programmieren) und „1" (löschen) für eine ausgewählte Word Line (Steuergate) bereit.
  • Es ist ebenfalls möglich, einfachere und besser steuerbare Prozesse für die Herstellung von EPROMs, Flash-EEPROMs und nicht-flüchtigen Speicheranwendungen bereit zustellen.
  • Die beschriebenen Ausführungen gehen die folgenden Punkte an:
    Die Probleme bei den herkömmlichen Typen von EPROMs und EEPROMs mit Injektion von heißen Elektronen in den Kanal können überwunden werden, indem ein Stufen-Kanal bzw. eine Drain-Struktur eingerichtet wird, welche einer zuvor horizontalen Kanalstruktur einen vertikalen Kanal/Drain als Komponente unterhalb des Floating Gate hinzufügt. Nach der Bildung der besagten vertikalen und horizontalen Komponenten wird in Selbstausrichtung mit dem Rand des Stufen-Bereichs des vertikalen Kanals ein N-Drain- Bereich gebildet, wobei die Tiefe des besagten N-Drainbereichs größer als der besagte Sourcebereich ist.
  • Die Effizienz der Elektoneninjektion aus dem Kanal zum Floating Gate wird um mehrere Größenordnungen verstärkt, da die im horizontalen Kanal beschleunigten Elektronen in der Richtung der Bewegung direkt in die vertikale Komponente des Floating Gate eindringen, wobei im Gegensatz dazu die herkömmliche Technik auf dem indirekten Prozess der Elektonenstreuung durch Phononen und die im rechten Winkel nach oben zum Floating Gate erfolgende Bewegungsumleitung beruht. Mit dem Merkmal des Schritts der vertikalen Injektion wird die Programmierzeit durch die hohe Injektionseffizienz verringert, was auch die Multi-Level-Speicherung erleichtert und steuerbarer macht. Es ermöglicht auch einen Betrieb bei viel niedrigeren Spannungen und verbessert die Verlässlichkeit und die Prozesskomplexität insgesamt.
  • Eine einzelne Polysilicon-EPROM-Zelle kann, im Unterschied zu der herkömmlichen Bauweise einer Doppel-Polysilicon-Zelle mit einer Programmierbarkeit unter geringer Spannung – bis zu 5 V – unter Verwendung der ersten Ausführung einer Stufen-Kanal-/Drain-Struktur erreicht werden, indem lediglich der überlappende Drainbereich angepasst wird, um etwas länger ist als die horizontale Kanallänge zu sein. Durch die Einfachheit der Struktur und des Herstellungsprozesses ebenso wie die geringe Betriebsspannung ist der EPROM kompatibel mit logischen oder DRAM-Speichern und ermöglicht umfangreichere Anwendungen wie z.B. eine Integration des EPROMs in einen logischen Chip oder Redundanz-Personalisierung mit dem Ziel, die Aluminium oder Polysilicon-Sicherungen auf einem DRAM-Chip zu ersetzen.
  • In einem Doppel-Polysilicon-EEPROM-Transistor mit einer Stufen-Kanal-/Drain-Struktur kann ein neues Merkmal eines zuverlässigen Lösch- und Programmiervorgangs am selben Übergang eingerichtet werden, indem die Länge der N-Drain länger, die Übergangstiefe tiefer und die Dosierung leichter eingestellt wird, um der notwendigen hohen Spannung zu widerstehen, die für die Induzierung des Tunnelns vom Floating Gate zur Diffusion notwendig ist, ohne die Injektionseffizienz nachteilig zu beeinflussen. In der herkömmlichen EEPROM-Zelle war ein verlässliches Löschen mittels Tunnelns zur Diffusion nur an dem tiefen Source-Seitenübergang der Elektrode einbaubar und nicht an dem flachen Drainübergang, der für die Programmierung genutzt wird. Darum kann eine Split Gate-Struktur ebenso wie eine Stack Gate-Struktur für den Gebrauch dieses Merkmals adaptiert werden. Ansonsten ist das Löschen und Programmieren auf der selben Seite nicht durchführbar, da die Split Gate-Zelle nur einen Übergang neben dem Floating Gate hat.
  • Ein anderes bevorzugtes Merkmal für das Löschen durch Tunneln von dem Floating Gate zum Steuergate in einem Doppel-Polysilicon-EEPROM Transistor mit einer Kanal-Stufe/Drain wird ebenfalls durch die Anpassung der Länge des überlappenden Floating Gate über der N-Drain-Diffusion ermöglicht. Im bisherigen Stand der Technik erforderte das Entfernen von Elektronen vom Floating Gate zu einem anderen Polysilizium durch Tunneln eine Dreifach-Polysiliziumstruktur statt einer Doppelten in einem EPROM Transistor. Dieses Doppel-Polysilizium EEPROM Transistormerkmal liefert einen flacheren Drain-Übergang (verglichen mit Tunneln von Floating Gate zur Diffusion), verringerte Komplexität des Prozesses (Doppel-Polysilizium vs. Dreifach-Polysilizium), eine kleinere Lösch-Blockgröße als zum Beispiel durch die Wortleitungs-(Steuerleitungs-) Ebene und eine verlängerte Lebensdauer durch die Reduzierung unnötiger Programmier-/Löschzyklen, die aufgrund der großen Block-Löschung entstanden sind.
  • Nicht-flüchtiger RAM-Betrieb unter Verwendung eines Split Gate Doppel-Polytransistors mit Stufen-Kanal/Drain-Struktur, nicht erzielbar mit dem bisherigen Stand der EEPROM Technik, wird durch das Kombinieren der Betriebsmerkmale des Niederspannungsprogrammierens und der Poly-zu-Poly Tunnel-Löschung ermöglicht. Das Wesen des Random Access Memory (Speicher mit direktem Zugriff) ist die Fähigkeit, Nullen (programmieren) und Einsen (löschen) zur gleichen Zeit auf unterschiedliche Transistorenplätze zu schreiben, für ein elektrisch verbundenes und selektiertes Steuergate. Mit angemessenem Design und Anlegung von Spannung auf Drain und Source wird RAM Funktionalität für einen Split Gate Doppel-Polytransistor mit Stufen-Kanal/Drain-Struktur erreicht. Dieser Doppel-Polysilizium Split Gate Transistor mit Injektions-Stufen-Kanal wird viel breitere Anwendung finden, da er sich wie ein RAM verhält, zur gleichen Zeit jedoch nichtflüchtig ist. Ferner erweitert die Bit-by-Bit Programmier-/Löschfähigkeit die Lebensdauer der Programmier-/Löschzyklen und verbessert ebenso die Programmier-/Löschzeit.
  • Ein Dreifach-Polysilizium EEPROM Transistor mit willkürlichem vertikalen Floating Gate in Reihe mit einem horizontalen Kanal(ohne N-Drain-Bereich, dafür mit vertikalem Kanal) kann gestellt werden, welcher eine Variante des Doppel-Polysilizium EEPROM Transistors mit Stufen-Kanal/Drain darstellt und das gleiche Konzept hoher Injektionseffizienz aufgrund der gerade ausgerichteten Injektion von Elektronen in Bewegungsrichtung in die vertikale Komponente des Floating Gate anwendet.
  • Ein beschriebenes Ausführungsbeispiel demonstriert die Herstellbarkeit der Stufen-Kanal-Gerätestruktur. Als erstes wird ein einfaches Verfahren zum Herstellen des Stufen-Kanals mit selbstausgerichteter N-Drain zur Stufe aufgezeigt, in welchem das floatende Polysilizium Gate in einem Nicht-Selbstausrichtungs-Prozess den Stufen-Kanal überlagert. Das Anwenden dieses einfachen Verfahrens um einen Stufen-Prozess zum Herstellen von Stack und Split Gate-Transistoren in EPROM/EEPROM zu erzeugen, wird ebenfalls aufgezeigt.
  • Ein alternatives Herstellungsverfahren für Split Gate-Transistoren wird angeboten, mit welcher die Kanal- und Stufenlängen unter dem Floating Gate präzise erstellt werden können und Fehlausrichtung durch volle Anwendung von Abstandhalter-Techniken praktisch in Gänze ausgeschaltet werden kann. Ein Ausführungsbeispiel der vorliegenden Erfindung ist unten beschrieben, als Beispiele ausschließlich, mit Referenzen zu den begleitenden Figuren in welchen:
  • 1A ein Querschnitt der Stack EPROM Zelle nach dem derzeitigen Stand der Technik ist, welche per Injektion heißer Kanalelektronen in das Floating Gate programmiert.
  • 1B ein Querschnitt der Split EPROM Zelle nach dem derzeitigen Stand der Technik ist, welche per Injektion heißer Kanalelektronen in das Floating Gate programmiert.
  • 2 ein Querschnitt der Stack EPROM Zelle nach dem derzeitigen Stand der Technik ist, welche zur Erläuterung des 'Lucky-Electron Modells' der Injektion heißer Kanalelektronen in das Floating Gate verwendet wird.
  • 3A ein Querschnitt der Stack EEPROM Zelle nach dem derzeitigen Stand der Technik ist, welche durch Elektronen-Tunneln vom Floating Gate zu Source-Diffusion löscht.
  • 3B ein Querschnitt der Flash EEPROM Zelle mit Dreifach-Polysilizium nach dem derzeitigen Stand der Technik ist, welche durch Tunneln vom Floating Gate zu einem Lösch-Gate löscht.
  • 4A ein Querschnitt der Stack Gate EEPROM Zelle mit Stufen-Kanal/Drain Struktur nach dem derzeitigen Stand der Technik ist, bei welcher – in Übereinstimmung mit dem ersten Ausführungsbeispiel dieser Erfindung – heiße Kanalelektronen geradeaus in die Richtung der sich bewegenden Elektronen durch das Seitenwand-Kanaloxid in das Floating Gate injiziert werden. In dem dritten Ausführungsbeispiel dieser Erfindung werden Elektronen auf dem Floating Gate durch Tunneln vom Floating Gate zur Stufen-Drain-Diffusion entfernt.
  • 4B ein Querschnitt der Split Gate EEPROM Zelle mit Stufen-Kanal/Drainstruktur nach dem derzeitigen Stand der Technik ist – in Übereinstimmung mit dem ersten Ausführungsbeispiel dieser Erfindung – bei welcher heiße Kanalelektronen geradeaus in die Richtung der sich bewegenden Elektronen durch das Seitenwand-Kanaloxid in das Floating Gate injiziert werden. In dem dritten Ausführungsbeispiel dieser Erfindung werden Elektronen auf dem Floating Gate durch Tunneln vom Floating Gate zur Stufen-Drain-Diffusion entfernt.
  • 4C eine Illustration der Winkelabmessung der Stufe ist, welche von der Kanal-Siliziumoberfläche aus gemessen wurde und in angemessener Weise größer ist als 30°, basierend auf Erwägungen der Dichte.
  • 5A ein Querschnitt der Einfach-Polysilizium EPROM Zelle mit Stufen-Kanal/Drainstruktur in Übereinstimmung mit dem zweiten Ausführungsbeispiel dieser Erfindung ist, bei welcher heiße Kanalelektronen geradeaus in die Richtung der sich bewegenden Elektronen durch das Seitenwand-Kanaloxid in das Floating Gate injiziert werden.
  • 5B ein Querschnitt eines Kondensators ist, bei welchem das Polysilizium Gate mit dem Floating Gate-Polysilizium der EPROM Zelle in 5A elektrisch verbunden ist und dadurch Steuergate/Auswahl-Gate Funktion bereitstellt.
  • 5C ein Querschnitt der EPROM Speicherzelle ist, bei welcher der EPROM Transistor 500a in 5A in Reihe mit einem normalen FET Transistor 500c ist, der die Speicherfunktion eines Speicher-Transistors bereitstellt.
  • 6A ein Querschnitt der Stack Gate EEPROM Zelle mit einem Stufen-Kanal/großüberlappender Drain-Struktur ist, bestimmt für ein weiteres Merkmal der Tunnel-Löschung – in Übereinstimmung mit dem vierten Ausführungsbeispiel dieser Erfindung – in welcher Elektronen auf dem Floating Gate durch Tunneln vom Floating Gate zum Steuergate entfernt werden, zusätzlich zu dem Merkmal dem ersten Ausführungsbeispiel, Geradeaus-Injizierung von Elektronen in Bewegungsrichtung über Stufen-Kanal-Oxid.
  • 6B ein Querschnitt der Split Gate EEPROM-Zelle mit einem Stufen-Kanal/großüberlappender Drain-Struktur ist, bestimmt für ein weiteres Merkmal der Tunnel-Löschung – in Übereinstimmung mit dem vierten Ausführungsbeispiel dieser Erfindung – in welcher Elektronen auf dem Floating Gate durch Tunneln vom Floating Gate zum Steuergate entfernt werden. Dieser Transistor wird ebenso nach eigenen Bauartsprinzipien und Voraussetzungen wie ein nicht-flüchtiger RAM betrieben, was das fünfte Ausführungsbeispiel dieser Erfindung ausmacht.
  • 6C ein Querschnitt einer weiteren Split Gate EEPROM-Zellenstruktur mit Stufen-Kanal darstellt, eine Variante von Transistor 600b in 6B, die mit identischer Funktionalität ist.
  • 6D und 6E Varianten des Doppel-Polysilizium Split Gate-Transistors in 6B mit Stufen-Kanal sind.
  • 7A ein vereinfachtes Kapazitätsmodell für die Transistoren in 6A, 6B, 6C, 6D und 6E ist, um den Betrieb des Poly-Tunnel-Löschungs-EEPROM und nicht-flüchtigen RAM zu erläutern.
  • 7B eine Tabelle beinhaltet, die Beispiele von Spannungsvoraussetzungen für das Schreiben von '0' und '1' für nicht-flüchtigen RAM-Betrieb in Übereinstimmung mit dem fünften Ausführungsbeispiel dieser Erfindung aufzeigt.
  • 8A ein Querschnitt der Dreifach-Polysilizium Split Gate EEPROM-Zelle mit vertikalem (Stufe) langem Kanal für das Floating Gate ist, in welcher heiße Kanalelektronen geradeaus in Richtung der sich von der Source bewegenden Elektronen durch das Oxid des vertikalen Kanals in das Floating Gate injiziert werden. Elektronen auf dem Floating Gate werden durch Tunneln vom Floating Gate zur Drain-Diffusion oder vom Floating Gate zum Auswahl-Gate entfernt.
  • 8B ein Querschnitt der Dreifach-Polysilizium Split Gate EEPROM-Zelle mit vertikalem Kanal als normales Gate ist, welche eine Variante des Transistors in 8A ist, bei welcher heiße Kanalelektronen geradeaus in Richtung der sich von der Source bewegenden Elektronen durch das Oxid des horizontalen Kanals in das Floating Gate injiziert werden. Elektronen auf dem Floating Gate werden durch Tunneln vom Floating Gate zur Drain-Diffusion entfernt.
  • 9A und 9B Querschnitte des sich bildenden Stufen-Kanals mit selbstausgerichter Drain n-Diffusion während der maßgeblichen Phasen im beispielhaften Herstellungsarbeitsvorgang in Übereinstimmung mit dem siebten Ausführungsbeispiel dieser Erfindung sind.
  • 9C und 9D Querschnitte der sich bildenden Stack Gate-Zelle in 4A, 5A und 6A während unterschiedlicher Phasen im Herstellungsarbeitsvorgang sind.
  • 10A bis 10C Querschnitte der sich bildenden Split Gate-Zelle in 4B und 6B während unterschiedlicher Phasen im Herstellungsarbeitsvorgang sind.
  • 11A bis 11G Querschnitte während der Bildung des Split Gate in 6C während unterschiedlicher Phasen im Herstellungsarbeitsvorgang sind, wobei der horizontale Floating Kanal mindestens 150 nm misst. 11G ist eine Querschnittsansicht entlang der Linie 11G–11G' in 11H.
  • 11H eine Draufsicht des Split Gate mit Stufen-Injektionskanal ist.
  • 12A bis 12C Querschnitte während der Bildung des Split Gate in 6C während unterschiedlicher Phasen im Herstellungsarbeitsvorgang sind, wobei der horizontale Floating Kanal weniger als 100 nm misst.
  • 13A bis 13G Querschnitte der Transistoren 600d und 600e während unterschiedlicher Phasen im Herstellungsarbeitsvorgang sind. 13G ist eine Querschnittsansicht entlang der Linie 13G–13G' in 13H.
  • 13H eine Draufsicht des Transistors 600d in einer Speichergruppe ist, nach Beendigung des Vorgangs.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • EPROM n-Kanal-Transistor mit Stufen-Injektionskanal an der Drain-Kante
  • 4A und 4B zeigen Querschnittsansichten eines Stufen-Injektionskanal-Transistors in Übereinstimmung mit des ersten Ausführungsbeispiels dieser Erfindung. Transistor 400a in 4A weist auf: ein p-Typ Siliziumsubstrat 401 (welches ebenso eine p-Typ epitaktische Schicht sein kann, die sich auf p+ dotiertem Siliziumsubstrat entwickelt hat), eine N+ Source-Diffusion 404, einen horizontalen Kanalbereich von 410, einen Stufen-Kanal 413, eine Drain-Diffusion 406, ein Steuergate 445 und ein Floating Gate 440, das einheitlich sowohl den horizontalen als auch den Stufen-Kanal abdeckt. Das Floating Gate ist von der Oberfläche des Siliziumsubstrats durch den dielektrischen Film 420 dielektrisch isoliert, welcher aus thermisch erzeugtem Dioxid besteht. Das Steuergate 445 ist kapazitiv durch den dielektrischen Film 430, der entweder aus thermisch erzeugtem Siliziumdioxid oder einer Kombination von dünnen Schichten aus Siliziumdioxid oder Siliziumnitrid bestehen kann, an das Floating Gate 440 angekoppelt. P-typ 401 wird typischerweise im Bereich von zwischen etwa 1016/cm3 und 5 × 1017/cm3 dotiert, der dielektrische Film 420 ist typischerweise 5 bis 10 Nanometer dick, das Floating Gate 440 ist für gewöhnlich ein stark N+ dotierter Film aus Polysilizium mit einer Dicke, die von mindestens 100 nm bis höchstens 300 nm reichen kann. Das Steuergate 445 ist entweder ein stark N+ dotierter Film aus Polysilizium oder ein Zwischenverbindungsmaterial mit geringem spezifischen Widerstand wie Silicid oder ein anderes hitzebeständiges Material. Passivierung wird durch die Schicht 900 aufgezeigt, die entweder aus bekannten Dielektrika wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder Kombinationen hiervon zusammengesetzt sein können. Die N+ Source-Diffusion 404 wird durch Ionenimplantation von Arsen, Phosphor oder Antimon gebildet. Die N+ Drain 402 wird vom gleichen Ionenimplantatmaterial gebildet, jedoch selbstausgerichtet zur Stufen-Kanalkante 413, gleich nach Bildung der Stufe und vor Bildung der Oxid-Schicht 420.
  • Der Winkel der Stufe, gemessen von der horizontalen Ebene der Original-Siliziumoberfläche, wie in 4C illustriert, ist nicht entscheidend, solange ein angemessener Bereich von mehr als 20 nm in vertikaler Tiefe für die Injektion frei ist. Ist der Winkel zu klein, wird die Länge des Stufen-Kanalbereichs zu groß, was ein Dichteproblem darstellt. Daher ist es angebracht, dass der Stufenwinkel größer als 30° ist. Die Tiefe dieser Stufe 413 beträgt mindestens 20 nm oder mehr. Der Zweck der Stufe 413 besteht darin, heiße Elektronen effizienter auf das Floating Gate 440 zu injizieren.
  • Wenn die richtige Spannungshöhe an das Steuergate 445 anlegt wird, wird das Floating Gate-Potenzial, welches kapazitiv an das Steuergate angekoppelt ist, höher als die Schwellenspannung im horizontalen Kanalbereich 410, und Elektronen werden vom Source-Übergang 404 in den Kanal eingespeist. Die Elektronen werden dann durch das horizontale Drain-Feld beschleunigt, wie beim MOSFET Transistor, wenn die Drain-Diffusion 406 mit positiver Spannung vorgespannt wird. Elektronen fließen jetzt nahe der Siliziumoberfläche innerhalb einer Inversionsschicht des horizontalen Kanalbereichs 410 (typischerweise innerhalb von 10 nm). Falls die N-Drain die Ecke des Kanals 415 mit der richtigen Dotierungskonzentration (typischerweise in der Größenordnung von 1018/cm3) abdeckt, kann nahe der Ecke 415, entlang des Seitenkanals 413, ein maximales elektrisches Feld geschaffen werden, welches zum Injektionspunkt wird, da die Elektronen maximale Geschwindigkeit erreichen und sich das Moment der Elektronen immer noch nahe der Horizontalen befindet. Wenn das Energieniveau, das die Elektronen im Kanaltransport erreicht haben, höher ist als die Potenzialbarriere (3 eV für Siliziumdioxid) und das Floating Gate-Potenzial höher ist als das Potenzial an der Ecke 415, dringen die Hochenergieelektronen direkt in das Floating Gate ein. Im Gegensatz hierzu verließ sich die Technik nach bisherigem Stand auf den indirekten Prozess der Elektronenstreuung durch Phononen und die 90° Aufwärtsumlenkung der Bewegung zum Floating Gate im konventionellen CHE EPROM, ohne Energieverlust zu erleiden. Daher steigert die Anordnung der Stufenstruktur dieser Erfindung die Effizienz der Elektroneninjektion zum Floating Gate um mehrere Größenordnungen.
  • Wenn die Floating Gate-Spannung aufgrund der speichernden Elektronen niedriger wird als die Schwellenspannung, wird der Kanalstrom abgeschaltet. Um während des Lesemodus eine möglicherweise durch einen durch Prozessrauschen bedingten Spannungsstoß auf die Drain verursachte Injektion in das Floating Gate zu vermeiden, ist es vorzuziehen, Drain und Source umzuschalten, das heisst, die Stufenseite als Source und den anderen Abschluss als Drain zu verwenden. Fassen wir die Voraussetzungen zum Erzielen hoher Injektionseffizienz bei Niederspannung im Heißelektronenkanal-Programm unter Verwendung eines Stufen-Drain/Kanal-EPROM Transistors zusammen:
  • Strukturelle Voraussetzungen:
    • (1) Die Stufentiefe sollte mindestens 20 nm oder mehr betragen, und der Winkel zur horizontalen Kanalebene sollte vorzugsweise größer als 30° sein.
    • (2) Die Drain-Übergangskante dehnt sich vorzugsweise bis zur Kanalkante aus, der p-Typ Stufen-Kanal erzielt jedoch hohe Injektionseffifienz.
  • Betriebsvoraussetzungen:
    • (1) Das Potenzial (in Bezug auf den Source-Übergang) am Injektionspunkt der Kanalecke an der Stufe sollte mehr als 2,5–3,0 V betragen.
    • (2) Das Floating Gate-Potenzial sollte zumindest größer sein als das Potenzial an der Injektionspunktecke.
  • Verglichen mit dem bisherigen Stand der Technik des EPROM weist die vorliegende Erfindung der EPROM-Struktur eine hohe Effizienz bei der Injektion heißer Elektronen auf ein Floating Gate aus, erreicht durch eine Drain-Spannung von ungefähr 3 V welche bedeutend niedriger ist als die erforderlichen 5 V für die niedrige Injektionseffizienz der EPROM-Zellen nach dem herkömmlichen Stand der Technik. Dadurch wird die für die vorliegende Erfindung für die EPROM-Zelle erforderliche Steuergate-Spannung proportional von 9 V auf 5 V gesenkt. Hohe Injektion bei Niederspannung eliminiert jegliche Nachteile, die im Abschnitt "Allgemeiner Stand der Technik" beschrieben sind.
  • Die Drain-Spannung der vorliegenden Erfindung darf so niedrig sein wie das theoretische Limit von 2,5~3,0 V welches fast die Hälfte der EPROM-Anforderungen nach herkömmlichen Stand der Technik ausmacht, da aufgrund der hohen Injektionseffizienz bereits eine ausreichende Heißelektronenemission erzielt wird.
  • Die Steuerungsspannung für die vorliegende Erfindung ist ebenso reduziert, proportional zur Senkung der Drain-Spannung, die nahezu halbiert ist.
  • Die Programmierzeit für das Speichern eines angestrebten Levels von injizierten Elektronen auf das Floating Gate kann durch die hohe Injektionseffizienz der vorliegenden Erfindung reduziert werden.
  • Die Multi-Level Speicherung auf das Floating Gate wird einfacher, da die von der Steuergate-Spannung vorgegebene Programmierzeit zum Erzielen des angestrebten Levels kürzer ist.
  • Zuverlässigkeit und Lebensdauer der Speicherzelle werden gesteigert, da elektrische Felder nicht mehr so hoch sein müssen wie nach dem herkömmlichen Stand der Technik, um heiße Elektronen in EPROM zu schreiben.
  • Die Oxid-Dicke und Kanallänge der äußeren Stromkreise mit Hochspannung können aufgrund der reduzierten Spannungsanforderungen für das Steuergate erheblich verringert werden.
  • Die Leistungsaufnahme während des Programmierens wird aufgrund der hohen Injektionseffizienz und Betrieb mit geringerer Spannung um mehrere Größenordnungen verbessert, ein sehr vorteilhaftes Merkmal im portablen Betrieb.
  • EINFACH-POLYSILIZIUM N-KANAL EPROM TRANSISTOR MIT STUFENKANAL/DRAIN UND DESSEN BETRIEB
  • Die Umsetzung des Hauptziels dieser Erfindung einer Stufeninjektions-Kanal/Drain ist eine Einfach-Polysilizium n-Kanal EPROM-Zelle, die sich durch Niederspannungs-Programmierbarkeit vom derzeitigen Stand der Technik absetzt. Niederspannungsbetrieb bei weniger als 5 V ist viel versprechend, da die Prozesse, die für Hochspannungsgeräte mit dickem Oxid und Drain-Technik benötigt werden, ausgeschaltet werden können. 5A, 5B und 5C zeigen Querschnittsansichten eines Einfach-Polysilizium n-Kanal EPROM Transistors in Übereinstimmung mit dem zweiten Ausführungsbeispiel dieser Erfindung. Der Transistor ist eine Modifikation des Transistors 400a, bei dem das zweite Polysilizium entfernt wurde und das Ausmaß des Gates, das den Drain Ln-Bereich überlappt, angeglichen wurde. Der Transistor 500a verfügt über ein p-Typ Substrat 501, eine N+ Source-Diffusion 504, einen Kanalbereich der Horizontalen 510, eine Stufe 513, eine N-Drain-Diffusion 502, ein N+ Drain 506 und ein Floating Gate 540, das sowohl den horizontalen als auch den Stufen-Kanal gleichmäßig abdeckt. Das Floating Gate 540 ist von der Oberfläche des Silizumsubstrats durch den dielektrischen Film 520, der aus thermisch erzeugtem Dioxid besteht, dielektrisch isoliert. Die Passivierungsschicht 900 ist dieselbe wie die in dem ersten Ausführungsbeispiel erwähnte. Für verbesserte Vorrichtungen wird der p Typ 501 typischerweise im Bereich von 1016/cm3 bis 5 × 1017/cm3 dotiert. Der dielektrische Film 520 ist typischerweise 5 bis 10 Nanometer dick und das Floating Gate 540 ist für gewöhnlich ein stark N+ dotierter Polysiliziumfilm mit einem Dickebereich von 100 nm bis 400 nm. Die N+ Source-Diffusion 504 wird durch Ionenimplantierung von Arsen, Phosphor oder Antimon gebildet. Das N-Drain 502 wird aus demselben Implantatmaterial gebildet, ist jedoch selbstausgerichtet zur Stufen-Kanal-Ecke 513 gleich nach Bildung der Stufe und vor Bildung der Oxidschicht 520. Die Konzentration von 502 unter dem Floating Gate-Bereich liegt im Bereich von 1018~5 × 1019/cm3, etwas geringer als die Konzentration am Diffusions-Übergang 504/506, die größer ist als 5 × 1020/cm3. Der Winkel der Stufe, gemessen von der horizontalen Ebene, ist vorzugsweise größer als 30°. Die Tiefe der Stufe 513 beträgt 30 nm oder mehr. Der Zweck der Stufe 513 besteht darin, heiße Elektronen effizienter an der Ecke des Stufen-Kanals 515 auf das Floating Gate 540 zu injizieren.
  • Die Programmierungs-Voraussetzungen der Elektroneninjektion auf das Floating Gate sind dieselben wie die in dem ersten Ausführungsbeispiel, "EPROM N-Kanal-Transistor mit Stufen-Kanal an der Drain-Ecke", beschriebenen: (1) Das Potenzial an der Injektionsstelle 515 ist höher als 2,5 V~3,0 V, und (2) das Floating Gate-Potenzial 2,5 V~3,0 V ist höher als die Spannung an der Injektionsstelle. Die erste Voraussetzung (1) wird leicht durch das Anlegen einer Drain-Spannung von mehr als 3 V erreicht. Die zweite Voraussetzung, bei der das Floating Gate-Potenzial größer als 2,53 V sein muß, kann durch zwei Ansätze erreicht werden. Der erste Ansatz bestimmt, dass die Länge Ln (502) etwas länger sein muss als die Länge des horizontalen Kanal-Bereichs (510), was die Drain-zu-Floating Gate Kopplungskapazität erhöht. In diesem Fall, wenn 5 V an die Drain 506 angelegt werden, erreicht die Floating Gate-Spannung 2,5~3,0 V Es ist ebenso hilfreich, die Übergangsecke 502 von der Injektionsstelle 515 zur unteren Stufenecke hin auszugleichen, so dass das Potenzial an der Injektionsstelle bei etwa 3 V bleibt. Der zweite Ansatz bildet die Kopplungskapazität 500b außerhalb des EPROM-Transistors, wie in 5A gezeigt, bei dem das Gate des Kondensators 540 das gleiche Polysilizium ist wie das des Floating Gate 540 und diese elektrisch miteinander verbunden sind. Im zweiten Ansatz kann die Ln-Länge minimal sein, da die Floating Gate-Spannung durch Kopplung vom externen Kondensator erhöht wird. Der Bereich der Übergangskapazität ist beabsichtigt etwas größer als der EPROM Transistor Gate-Bereich, um ein Kopplungsverhältnis von 0,6 zu erreichen. Wenn daher 5 V an die Diffusion des Kondensator-Übergangs 556 angelegt werden, wird das Floating Gate-Potenzial ~3 V, gekoppelt durch den Kondensator. Sobald die Voraussetzungen (1) und (2) einmal erreicht worden sind, werden die heißen Kanalelektronen effizient und direkt auf das Floating Gate injiziert, ohne die umgelenkte Injektion durch Phononenstreuung mit sehr geringer Injektionseffizienz.
  • Im zweiten Ansatz wirkt der externe Kondensator in derselben Funktion auf das Steuergate in der Doppel-Polysilizium EEPROM Speicherzelle. Im ersten Ansatz hat der Transistor eine Speicherfunktion, jedoch keine Auswahlfunktion. Daher wird, um diese Vorrichtung als EPROM-Speicherzelle zu verwenden, eine konventionelle n-Kanal FET Vorrichtung 500c mit einem Source-Bereich 503 in Serie mit diesem Einfach-EPROM Transistors 500a hinzu geschaltet, wie in 5A gezeigt. Das Gate des konventionellen FET-Transistors 500c hält die Auswahlfunktion (Steuergate) vor, um Zugriff auf die Information auf dem Speicher-Transistor 500a zu bekommen. In diesem Ansatz ist der Speicher-EPROM Transistor normalerweise in leitendem (EIN) Zustand (Verarmungsvorrichtung durch Implantieren des Kanalbereichs 510 mit Arsen oder Phosphat, Konzentration von 5 × 1016 bis 5 × 1017/cm3). Nach dem Speichern der injizierten Elektronen ist die Schwellenspannung erhöht und der gesperrte (AUS) Zustand erreicht.
  • Zum Umsetzung der Hauptaufgabe dieser Erfindung einer Stufeninjektions-Kanal/Drain, hält eine Einfach-Polysilizium n-Kanal EPROM-Zelle, die sich durch einen Stufeninjektions-Kanal vom derzeitigen Stand der Technik absetzt, eine Niederspannungs-Programmierung vor, die selbst bei 5 V erfolgen kann. Die Vorteile, die sich aus diesem Einfach-Poly EPROM ergeben, sind (I) das Ausschalten der Anforderung von Doppel-Polysilizium, (II) das Ausschalten von Hochspannungs-Vorrichtungen, (III) die EPROM-Kompatibilität mit Logic oder DRAM aufgrund der Prozessvereinfachung durch besagtes Ausschalten des Polysiliziums und der Hochspannungs-Vorrichtungen, (IV) breitere Anwendung, wie zum Beispiel die Integration des EPROM auf einen logischen Chip ebenso wie die Redundanz-Personalisierung um Sicherungen auf einem DRAM Chip zu ersetzen.
  • Elektrische Löschung durch Tunneln von Floating Gate zur Diffusion im Doppel-Polysilizium-EEPROM mit Stufen-Kanal/Drain
  • Im Doppel-Polysilizium EEPROM sind die Löschung – erreicht durch das Tunneln von Elektronen vom Floating Gate zur Diffusion – und ein neues Merkmal bei Löschung und Programmierung an derselben Stufen-Drain-Diffusion ein drittes Ausführungsbeispiel dieser Erfindung. Transistor 400a in 4A ist eine Abwandlung des Doppel-Polysilizium EEPROM-Transistors 300a in 3A, bei welcher der Drain-Übergang durch ein Stufen-Kanal/Drain ersetzt und die Tiefe des Source-Übergangs 404 verringert wird. Die Source- Übergangstiefe kann verringert werden, da die Löschung an der Seite der Stufen-Kanal/Drain vorgenommen wird anstatt auf der Source-Seite. Der Stufen-Übergang ist ebenso bereits mit einem leicht dotiertem Übergang ausgestattet, zur Verbesserung der Fähigkeit, 10–12 V auszuhalten bevor es zu einem Ausfall kommt. Transistor 400b in 4B ist eine Split Gate-Version des EEPROM, welche die Tunnel-Löschung bis zur Diffusion verwendet, was mit der bisherigen Technik nicht erreicht werden konnte. Im bisherigen Stand der Technik war die Tunnel-Löschung bis zur Diffusion nicht möglich, weil Löschung und Programmierung am gleichen Übergang vorgenommen werden müssen und die Voraussetzungen für beide Betriebe nicht kompatibel waren. Beide Transistoren, 400a und 400b, bestehen aus: einem p-Typ Silizumsubstrat 401, einer N+ Source-Diffusion 404, einem horizontalen Kanalbereich von 410, dessen Leitfähigkeit durch das Floating Gate 440 gesteuert wird, einem Steuergate 445, einer Stufe 413, einer N-Drain-Diffusion 404, einer N+ Drain-Diffusion, einem Floating Gate 440, das sowohl den horizontalen als auch den Stufen-Kanal abdeckt und einem Steuergate 445. Das Split Gate 400b hat einen zusätzlichen Kanalbereich 418, dessen Leitfähigkeit durch das mit einem Abschnitt des Kanals 410 in Serie geschaltete Steuergate 445 gesteuert wird. Das Floating Gate ist durch den dielektrischen Film 420, der thermisch erzeugtes Dioxid ist, von der Oberfläche des Silizumsubstrats dielektrisch isoliert. Das Steuergate 445 ist durch den dielektrischen Film 430, der entweder thermisch erzeugtes Siliziumdioxid oder eine Kombination dünner Schichten von Siliziumdioxid oder Siliziumnitrid sein kann, kapazitiv an das Floating Gate 440 gekoppelt. Der P-Typ 401 ist typischerweise im Bereich von 1016/cm3 bis 5 × 1017/cm3 dotiert, der dielektrische Film 420 ist typischerweise 5 bis 10 Nanometer dick, das Floating Gate 440 ist für gewöhnlich ein stark N+ dotierter Film aus Polysilizium, dessen Dicke zwischen 100 nm und 300 nm betragen kann. Das Steuergate 445 ist entweder ein stark N+ dotierter Film aus Polysilizium, ein Verbindungsmaterial mit niedrigem spezifischen Widerstand wie Silizid oder ein hitzebeständiges Material. Die N+ Diffusionen 404 und 406 werden durch Ionenimplantation von Arsen, Phosphor oder Antimon gebildet. Das N-Drain 402 wird von demselben Ionenimplantatmaterial gebildet, jedoch selbstausgerichtet zur Stufen-Kanal-Ecke 413, gleich nach Bildung der Stufe, jedoch vor Bildung der Oxidschicht 420. Der N-Übergang 402 für 10 V-Löschung ist typischerweise im Bereich von 1017 bis 1018/cm3 dotiert und seine Tiefe wird zwischen 250 und 300 nm gewählt, was etwas tiefer ist als der Source-Übergang bei 150 bis 200 nm.
  • Erläuterungen und Voraussetzungen für das Programmieren sind identisch mit denen, die im Abschnitt I a., "EPROM n-Kanal-Transistor mit Stufen-Kanal an der Drain-Ecke" vorgesehen sind. Der Winkel der Stufe, gemessen von der horizontalen Ebene, ist im Allgemeinen größer als 30°. Die Tiefe dieser Stufe 413 beträgt mindestens 30 nm. Der Zweck dieser Stufe 413 besteht darin, heiße Elektronen effizienter auf das Floating Gate 440 an der Ecke des Stufen-Kanals 415 zu injizieren.
  • Der Lösch-Betrieb ist im Grunde derselbe wie für den Transistor 300a, welcher der meistverwendete Transistor in Industrieanwendungen ist, erläutert. Unter der Voraussetzung eines Tunneloxids 420 von 9 nm, eines ONO von 20 nm und eines Kopplungsverhältnisses von 0,55, übersteigt das elektrische Feld quer zum Oxid 422, wenn in beiden Transistoren, 400a und 400b, ~10 V an den Drain-Übergang und 0 V an das Steuergate angelegt werden, den kritischen Wert des F-N-Tunnelns, der ~10 MV/cm beträgt. Auf dem Floating Gate gespeicherte Elektronen werden dann durch F-N-Tunneln zum Drain-Übergang hin freigesetzt, der an der Source-Seite in Transistor 300a, jedoch an der Drain-Seite in diesem Stufen-Kanal/Drain-Transistor ausgeführt ist. Da dieser Ansatz Hochspannung am Drain-Übergang erfordert, ist der Drain-Übergang für Lawinendurchbruch anfällig. Zum Schutz vor Lawinendurchbruch während des Löschens ist der N-Übergang 402 leicht dotiert und tiefer als der Source-Übergang 404. Daher wird unter Beachtung dieser zwingenden Ausführungsvoraussetzungen die Erfindung eines Programmier- und Löschbetriebs unter Verwendung desselben Stufen-Kanal/Drain-Übergangs erreicht. Desgleichen kann durch diese Erfindung sowohl eine Split Gate-Struktur als auch eine Stack Gate-Struktur mit einem Doppel-Polysilizium EEPROM-Transistor ausgeführt werden.
  • ELEKTRISCHE LÖSCHUNG DURCH TUNNELN VOM FLOATING GATE ZUM STEUERGATE IM DOPPEL-POLYSILIZIUM-EEPROM MIT STUFEN-KANAL
  • In der Erläuterung des derzeitigen Stands der Technik erforderte das Entfernen von Elektronen vom Floating Gate zu anderem Polysilizium durch Tunneln eine Dreifach-Polysilizium-Struktur. Es wurde entdeckt, dass wenn in einer Doppel-Polysiliziumzelle Hochspannungen an das Steuergate des Stack oder Split Gate-Transistors angelegt wurden, die auf dem Floating Gate verursachte Spannung nach dem bisherigen Stand der Technik mehr als die Hälfte der Steuergate-Spannung betragen sollte. Da die untere Tunneloxid-Dicke weniger als die Hälfte des oberen dielektrischen NOs beträgt, ist das elektrische Feld quer zum unteren Tunneloxid tatsächlich mehr als vier mal so groß wie das für das obere NO, was bedeutet, dass der Tunnel zuerst am unteren Oxid aufwärts beginnt und Programmierung statt Löschung stattfindet. Daher wurde ein drittes Polysilizium eigens zum Löschen durch Tunneln zwischen einem Floating Gate und dem dritten Lösch-Gate eingeführt. Dennoch kann, wenn der Stufen-Kanal/Drain-Transistor dieser Erfindung verwendet wird und eine angemessene NO-Dicke und LNG-Länge für das Floating Gate über der Stufen-Diffusion gewählt werden, die Tunnel-Löschung vom Floating Gate zum Steuergate für den Doppel-Polysilizium EEPROM mit Stufen-Kanal in sicherer Weise erreicht werden.
  • Ein weiteres neues Merkmal des Lösch-Betriebs vom Floating Gate zum Steuergate in einem Doppel-Polysilizium EEPROM-Transistor mit Stufen-Kanal/Drain ist den auf Substrat gebildeten Doppel-Polysilizium EEPROM-Transistoren 600a und 600b aufgezeigt, wobei die Substrat-Voraussetzungen für elektrische Löschung und Programmierung folgende sind: (I) das Tunnel Gate-Oxid 620 und 622 liegt im Bereich von 5 bis 10 nm, (II) das Dielektrikum 630 wie ONO oder nitridiertes Oxid ist etwa gleich oder dicker als das Tunneloxid, typischerweise 8 bis 15 nm, und (III) die Längen des Kanalbereichs 610 und der Überlappungs-Diffusion Ln 602 in etwa gleich.
  • Typische kritische elektrische Felder zum Tunneln von Polysilizium zu Polysilizium durch ONO, das thermisches Oxid über Polysilizium oder durch CVD (chemische Gasphasenabscheidung) aufgebrachtes Oxid/Nitrid ist, haben angeblich etwa 6 MV/cm (niedriger, verglichen mit dem elektrischen Feld für ein thermisch erzeugtes Substratoxid von 10 MV/cm in E. Harari und F. Masuoka). Daher muss das elektrische Feld quer zur Dielektrik 630 für die Tunnel-Löschung vom Floating Gate zum Steuergate mehr als 6 MV/cm haben. Andererseits muss das elektrische Feld quer zur ONO während der Injektion heißer Kanalelektronen bei unter 3 MV/cm gehalten werden, wobei die Rauschgrenzen des Prozesses und Restladung in Betracht zu ziehen sind. In den Transistoren 600a und 600b werden der Betrieb und die Ausführung des Doppel-Polysilizium EEPROM unter Verwendung eines einfachen Modells aufgezeigt. Ein vereinfachtes Kapazitätsmodell für die Transistoren 600a und 600b wird in 7a gezeigt. Der Kondensator Ccg-fg ist die Kapazität zwischen dem Steuergate 645 und dem Floating Gate 640. Cfg-Ln ist die Kapazität zwischen dem Floating Gate 640 und dem darunterliegenden n-Diffusions-Bereich 602. Cfg-ch ist die Kapazität zwischen dem Floating Gate 640 und dem Kanalbereich 610 (in genaueren Vorhersagen muss die Source zu Floating Gate-Überlappungskapazität in Cfg-ch für die Stack Gate-Zelle ebenfalls miteingeschlossen werden). Hier sind alle drei Kapazitäten als gleich hoch gewählt, was die Erläuterung einfacher macht, wobei die Annahme ebenso praktisch anwendbar und vernünftig ist. Wenn eine Spannung an einen beliebigen Endknoten angelegt wird, wird ein Drittel der Spannung durch kapazitive Kopplung auf den Floating Gate-Knoten induziert und die induzierte Spannung wird überlagert. Die Programmierungsvoraussetzungen der Elektroneninjektion auf das Floating Gate sind, wie im ersten Abschnitt oben beschrieben, folgende: (I) die Floating Gate-Spannung >3 V und (II) das Injektionsstellen-Potenzial >2,5–3,0 V Basierend auf der Annahme, dass alle drei Kapazitäten gleich hoch sind (flache Kanallänge = Ln), wird die Floating Gate-Spannung, wenn 5 V an das Steuergate und den Drain-Knoten angelegt werden, aufgrund kapazitiver Kopplung 3,3 V was die Programmierungsvoraussetzungen erfüllt. Nehmen wir zum Beispiel ein Tunnel Gate-Oxid von 8 nm und ein ONO von 11 nm. Das Potenzial quer zum ONO von 11 nm beträgt 1,7 V = 5 V–3,3 V und das elektrische Feld 1,55 MV/cm (= 1,7 V/11 nm). Selbst wenn das Steuergate 5 V aufweist und Source/Drain geerdet sind, beträgt die Schwebespannung 1,7 V und das elektrische Feld quer zum ONO beträgt 3 MV/cm (= 3,3 V/11 nm). Also wird während des Programmierens das elektrische Feld quer zum ONO bei unter 3 MV/cm gehalten, was ein beabsichtigtes Ziel darstellt. Für den Lösch-Betrieb wird die Steuergate-Spannung weiterhin gesteigert, während die Source und Drain bei Null gehalten werden. Wenn die Steuergate-Spannung auf 10 V erhöht wird, liegt die verursachte Floating Gate- Spannung aufgrund der Kapazitätskopplung bei 3,3 V und die Spannung quer zum ONO bei 6,7 V = 10 V–3,3 V. Das elektrische Feld quer zum ONO wird 6 MV/cm (= 6,7 V/11 nm), was das Ziel des Elektronentunnelns vom Floating Gate-Polysilizium zum Steuergate-Polysilizium erfüllt. Daher wird die 10 V-Löschung für das Poly-zu-Poly-Tunneln ebenso wie die 5 V-Programmierung für die Injektion heißer Kanalelektronen erreicht. Diese Spannungsvoraussetzungen für die Löschung sind fast dieselben wie die Spannungshöhen, die dem bisherigen Stand der Technik nach für die Dreifach-Polysilizium EEPROM-Zelle erforderlich waren.
  • Die Transistoren 600c, 600d und 600e, die in den 6C, 6D und 6E gezeigt werden, sind Varianten des Doppel-Poly Split Gate-Transistors 600b mit dem Stufen-Kanal. Programmierung und Löschung für all diese Transistorenvarianten verwenden dasselbe Elektroneninjektionsverfahren wie das zuvor für Transistor 600b erläuterte. Die Referenznummern der Transistorteile in der vorhergegangenen Erläuterung der Struktur und Funktion des Transistors 600b entsprechen denen der Transistorvarianten 600c, 600d und 600e.
  • Das Floating Gate des Transistors 600c wird, wie in 6C gezeigt, an der Seitenwand des Split Gates gebildet. In 600c wird der Kopplungskondensator durch die Seitenwand zwischen dem Split Gate und dem Floating Gate erhalten. Desgleichen wird die Löschung durch Tunneln durch die Seitenwand hindurch ausgeführt. Das Floating Gate im Transistor 600d ist in die Siliziumoberfläche eingelassen. Transistor 600e hat das eingelassene Floating Gate des Transistors 600d, doch ist die Funktion der N+ Drain 606 in den 602 Bereich eingebunden, mit dem Nachteil eines höheren Flächenwiderstands. Dieser Transistor 600e kann, wenn in Serie geschaltet, zum Bauen hochdichter Speichergruppen verwendet werden.
  • Die Vorteile, die in elektrisch löschbaren und programmierbaren Festwertspeicher-Transistoren mit Stufen-Kanal/Drain unter Verwendung der Poly-Löschung erhalten werden, sind nachfolgend zusammengefasst:
    • 1) Die vorliegende Erfindung von Doppel-Polysilizium EEPROM-Zellen mit Stufen-Kanal/Drain ermöglicht die Löschung von Polysilizium zu Polysilizium, ebenso wie CHE-Programmierfähigkeit unter Verwendung desselben Steuergates, verglichen mit dem Dreifach-Polysilizium EEPROM, bei dem das Programmier-Steuergate und das Lösch-Gate getrennt sind. Dieser Split Gate-Transistor erreicht die Vorteile flacher Übergänge in einer Speicherzelle aufgrund des Niederspannungsbetriebs an Drain und Source. Desgleichen vermindert die Verringerung der Polysilizium-Schichten von drei Schichten auf zwei Schichten die Prozesskomplexität.
    • 2) Da einzelne Steuergates (= Wortleitungen) sowohl für Lösch-Betrieb als auch zum Programmieren verwendet werden können, kann die Wortleitungs-Ebene kleiner Löschung wie zum auf Beispiel Byte-Ebene, anstelle der Löschung mit großer Blockgröße im Dreifach-Polysilizium EEPROM erhalten werden. Daher kann eine kleine Größe der lokalen Speicherdaten gelöscht werden statt eines unnötig großen Blocks, was bisher die in der Lebensdauer eines EEPROM begrenzten Programmier-/Löschzyklen verschwendete. Diese lokale Löschfähigkeit verlängert die Lebensdauer der Programmier-/Löschzyklen.
  • NICHT-FLÜCHTIGER RANDOM ACCESS MEMORY BETRIEB IN EINER POLYSILIZIUM SPLIT GATE-STRUKTUR
  • Im bisherigen Stand der Technik des Flash-EEPROM-Betriebs wurden Programmierung und Löschung nacheinander folgend ausgeführt, da die Programmier- und Lösch-Voraussetzungen auf einem Endgerät nicht kompatibel waren. Der Programmiervorgang wurde zuerst über den gesamten Speicher-Chip oder einen bestimmten Abschnitt des Speicher-Chips ausgeführt, dann wurde der gesamte Teil zum Reprogrammieren gelöscht. Ein EEPROM konnte keine (0)en und (1)en für das gleiche angeschlossene und ausgewählte Steuergate (Wortleitung) an unterschiedlichen (Bit) Transistoren auf einmal schreiben, daher wurde ein EEPROM nicht RAM genannt, obwohl er (0)en und (1)en in Abfolge schreiben konnte. Durch die Verbindung von Niederspannungs-Programmierung mit Poly-zu-Poly Lösch-Merkmalen im Doppel-Polysilizium Split Gate-Transistor mit Stufen-Kanal 600b werden nunmehr Programmierung und Löschung zur gleichen Zeit und an unterschiedlichen Transistorstellen für das elektrisch angeschlossene Steuergate erzielt. Demzufolge wird das Wesen des Random Access Memory, das im EEPROM gefehlt hatte, durch geeignete Bauart und Betrieb des Split Gate-Transistors mit Stufen-Kanal erzielt.
  • Unter Anwendung des Split Gate-Transistors 600b, der das vierte Ausführungsbeispiel dieser Erfindung darstellt, ist das Konzept des Betriebs und der Bauart als Random Access Memory das fünfte Ausführungsbeispiel dieser Erfindung.
  • Die Grundsätze für den Betrieb von Programmierung und Löschung sind dieselben wie im vorherigen Abschnitt. Elektrische Löschung wird durch Tunneln vom Floating Gate zum Steuergate erreicht, und Programmierung wird durch Geradeaus-Injektion hindurch zum Stufenkanal erreicht. Um die Genauigkeit in der Erläuterung beizubehalten, werden wiederholte Beschreibungen des Transistors und desselben Modells vorgehalten.
  • Im Doppel-Polysilizium EEPROM Transistor 600b sind die Voraussetzungen für den nicht-flüchtigen Betrieb wie folgt: (I) die Dicke des Tunnel Gate-Oxid 620 liegt im Bereich von 5 bis 10 nm, (II) das Dielektriktrikum 630 wie ONO oder nitridiertes Oxid ist gleich oder dicker als die Tunneloxid-Dicke, die typischerweise 8 bis 15 nm beträgt, und (III) die Längen des Kanalbereichs 610 und der Überlappungs-Diffusion Ln 602 sind in etwa gleich.
  • Typische kritische elektrische Felder zum Tunneln von Polysilizium zu Polysilizium durch ONO, das thermisches Oxid über Polysilizium oder durch CVD aufgebrachtes Oxid/Nitrid ist, haben angeblich etwa 6 MV/cm (niedriger verglichen mit einem thermisch erzeugten Substratoxid von 10 MV/cm in E. Harari und F. Masuoka). Daher muss das elektrische Feld quer zur Dielektrik 630 für die Tunnel-Löschung vom Floating Gate zum Steuergate mehr als 6 MV/cm betragen. Andererseits muss das elektrische Feld quer zum ONO während der Injektion heißer Kanalelektronen bei unter 3 MV/cm gehalten werden, wobei die Prozessrauschgrenzen und Restladung in Betracht zu ziehen sind. Im Doppel-Polysilizium EEPROM Transistor 600b werden Betrieb und Ausführung des nicht-flüchtigen RAM unter Verwendung eines einfachen Modells aufgezeigt. Ein vereinfachtes Kapazitätsmodell des Transistors 600b wird in 7a gezeigt. Der Kondensator Ccg-fg ist die Kapazität zwischen dem Steuergate 645 und dem Floating Gate 640. Cfg-Ln ist die Kapazität zwischen dem Floating Gate 640 und dem darunterliegenden n-Diffusions-Bereich 602. Cfg-ch ist die Kapazität zwischen dem Floating Gate 640 und dem Kanalbereich 610. Hier sind alle drei Kapazitäten gleich hoch gewählt, was die Erläuterung einfacher macht, wobei die Annahme einen praktisch anwendbaren und vernünftigen Ausgangspunkt für den Betrieb darstellt. Abhängig von der Wahl der Stromzufuhrspannung und den Prozessparametern kann durch eine Ausweitung des Konzepts unter Anwendung detaillierterer Modellierung eine klarere Optimierung erhalten werden.
  • Wenn eine Spannung an einen beliebigen Endknoten angelegt wird, wird ein Drittel der Spannung durch kapazitive Kopplung auf den Floating Gate-Knoten induziert und die induzierte Spannung wird überlagert. Die Programmierungsvoraussetzungen für die Elektroneninjektion auf das Floating Gate sind, wie oben beschrieben: (I) die Floating Gate-Spannung >3 V und (II) das Injektionsstellen-Potenzial an 615 >2,5–3,0 V. Die Abmessungen der Kanallänge und Ln können angeglichen werden, um den oben genannten Ausführungsanforderungen zu entsprechen.
  • Als ein Beispiel, in dem das Tunnel Gate-Oxid 8 nm beträgt, das ONO 11 nm, und in dem den Schreibbetrieb-Spannungsvoraussetzungen entsprochen wird, werden das resultierende Floating Gate-Potenzial und das elektrische Feld quer zum ONO für das Schreiben "0", "1" und "ungeändert" in der in 7B gegebenen Tabelle zusammengefasst. Hier wird die niederste Spannung als die Null-Nennspannung genommen. Die Steuergate-Spannung beträgt 5 V, wenn nicht ausgewählt, und 10 V, wenn ausgewählt. Die Drain und Source-Spannungen sind Vs = 5 V und Vd = 10 V für Schreiben „0" (höhere Vt durch Elektroneninjektion) und Vs = 0 V und Vd = 0 V für Schreiben „1" (niedriger Vt wegen Tunnel-Löschung durch ONO) und Vs = 5 V und Vd = 5 V für „ungeändert". Wenn 10 V an das Steuergate und den Drain-Knoten angelegt werden, wird die Floating Gate-Spannung 8,3 V aufgrund kapazitiver Kopplung, was die Programmvoraussetzungen erfüllt. Dann beträgt das Potenzial quer zum ONO 11 nm 1,7 V = 10 V–8,3 V, und das elektrische Feld 1,55 MV/cm (= 1,7 V/11 nm). Sogar im extremen Fall, in dem das Steuergate 10 V beträgt und die Source/Drain 5 V, beträgt die Schwebespannung 6,7 V und das elektrische Feld quer zum ONO 3 MV/cm (= 3,3 V/11 nm). Also wird das elektrische Feld quer zum ONO während des Programmierens bei unter 3 MV/cm gehalten, was den Zielanforderungen entspricht. Für den Lösch-Betrieb wird die Steuergate-Spannung bei 10 V gehalten, die Source und Drain jedoch auf 0 V verringert. Dann beträgt die verursachte Floating Gate-Spannung aufgrund kapazitiver Kopplung 3,3 V und die Spannung quer zum ONO 6,7 V = 10 V–3,3 V. Das elektrische Feld quer zum ONO wird 6 MV/cm (6,7 V/11 nm), was die Zielanforderungen für das Tunneln von Elektronen vom Floating Gate-Polysilizium zum Steuergate-Polysilizium erfüllt, und gespeicherte Elektronen auf dem Floating Gate werden zum Steuergate entfernt. Das elektrische Feld quer zum ONO wird immer, außer während der Löschung, unter 3 MV/cm gehalten, was unterhalb des kritischen Tunnelfelds von 6 MV/cm ausreichend sicher ist. Wenn das Steuergate nicht ausgewählt Vfg = 5 V, Vd = 10 V Vs = 5 V beträgt, wird das Floating Gate aufgrund der Kopplung von der Drain- zur Floating Gate-Kapazität auf 6,7 V erhöht und die schwebende Vorrichtung kann eingeschaltet werden. Das In-Serie-Schalten eines Split Gate 620 kann davor schützen.
  • Beim Zugreifen auf das Steuergate kann durch Wählen der angemessenen Spannungen für Drain und Source jederzeit eine "0" oder "1" geschrieben werden, solange das Steuergate ausgewählt und auf 10 V erhöht ist. Der Vorgang des Schreibens von "0"en und "1"en im Random Access Memory, das heißt Programmierung und Löschung zur selben Zeit und an unterschiedlichen Transistorstellen für ein elektrisch angeschlossenes und ausgewähltes Steuergate, wird durch Wählen der geeigneten Spannungen auf Drain und Source in genau derselben Weise erreicht wie eine Bit-Leitung im Random Access Memory ausgewählt wird. Daher wird nicht-flüchtige RAM-Fähigkeit, die im bisherigen Stand der Technik nicht zu erzielen war, im Transistor der vorliegenden Erfindung für einen Split Gate-Doppel-Polysilizium Transistor erreicht.
  • Die Vorteile, die für den Betrieb mit einem Doppel-Polysilizium Split Gate-Transistor mit Stufen-Kanal/Drain erzielt werden, sind wie folgt zusammenzufassen:
    • 1) Einzelne Bit-by-Bit Programmierung und Löschung kann auf einer Nach-Bedarf-Grundlage, wenn Daten geändert werden müssen, vorgenommen werden, anstelle der Löschung in großen Blockgrößen im Dreifach-Polysilizium EEPROM nach dem bisherigen Stand der Technik, was die begrenzten Programm/Löschzyklen in der Lebensdauer eines EEPROM verschwendet. Diese Bit-by-Bit-Schreibfähigkeit erweitert die Lebensdauer der Programm/Löschzyklen.
    • 2) Die vorliegende Erfindung der Doppel-Polysilizium Split-Zelle mit Stufen-Kanal/Drain und geeignetem Betrieb und Bauart hält ein nicht-flüchtiges RAM-Verhalten vor. Die vorliegende Erfindung wird viel breitere Anwendung finden, da sie sich wie ein RAM verhält, jedoch gleichzeitig nicht-flüchtig ist.
  • DREIFACH-POLYSILIZIUM-EEPROM MIT VERTIKALEM FLOATING GATE-KANAL
  • Ein weiteres Ausführungsmerkmal dieser Erfindung ist die Variante der EPROM-Transistoren 800a und 800b mit Stufeninjektionskanal in Übereinstimmung mit dem sechsten Ausführungsbeispiel dieser Erfindung. 8A und 8B stellen eine Querschnittsansicht eines Dreifach-Polysilizium EEPROM Transistors mit einem willkürlichen vertikalen Floating Gate-Kanal in Serie zum horizontalen Kanal dar. Die Transistoren 800a und 800b bestehen aus einem p-Typ Silizumsubstrat 801, einer N+ Source-Diffusion 804, einem Kanalbereich der Horizontalen 818, dessen Leitfähigkeit durch ein drittes Polysilizium für das Auswahl-Gate (Wortleitung) gesteuert wird. Der vertikale Kanal 810 wird durch das Floating Gate 840 und das Steuergate 845 gesteuert. Das Floating Gate 840 deckt nur den vertikalen Kanal und eine Drain-Diffusion 806 am Boden des vertikalen Grabens ab. Das Floating Gate ist von dem thermisch erzeugten Siliziumdioxid 820 dielektrisch isoliert. Das Steuergate 845 ist durch den dielektrischen Film 830, der entweder aus thermisch erzeugtem Siliziumdioxid oder einer Kombination dünner Schichten aus Siliziumdioxid und Siliziumnitrid besteht, kapazitiv an das Floating Gate 840 gekoppelt. Der P-Typ 801 ist typischerweise im Bereich von 1016/cm3 bis 5 × 1017/cm3 dotiert, der dielektrische Film 820 des vertikalen Gates ist typischerweise 5 bis 10 Nanometer dick, das Gate-Oxid des horizontalen Kanals ist mit 8 bis 15 nm etwas dicker und das Floating Gate 840 ist für gewöhnlich ein stark N+ dotierter Film aus Polysilizium mit einer Dicke zwischen 100 nm und 300 nm. Das Steuergate 845 ist ein stark N+ dotierter Film aus Polysilizium. Das Auswahl-Gate 850 besteht aus Polysilizium oder einem Verbindungsmaterial mit niedrigem spezifischen Widerstand wie Silizid oder ein hitzebeständiges Material. Die N+ Source-Diffusion 804 wird durch Ionenimplantierung von Arsen, Phosphor oder Antimon gebildet. Das N+ Drain 806 ist aus dem gleichen Ionenimplantatmaterial gebildet, jedoch selbstausgerichtet zur vertikalen Kanalecke 810, gleich nach Bildung der Stufe und vor Auftragung des Floating Gate-Polysilizium 840. Wenn der N+ Übergang 806 für Löschung verwendet wird, ist der Übergang 806 sowohl mit Phosphor als auch mit Arsen dotiert, um die Übergangstiefe für höhere Durchbruchspannung zu erhöhen. Wenn die Löschung durch Tunneln zwischen Floating Gate 840 und Auswahl-Gate 850 ausgeführt wird, kann die Drain-Übergangstiefe ein normaler Arsen-dotierter Übergang sein. Hier werden die Kanalelektronen vom N+ Übergang 804 eingespeist, die Elektronen können jedoch Elektronen aus invertierten Kanalschichten anstatt aus dem N+ Übergang sein, solange Elektronen in den Auswahl-Gate-Kanal eingespeist werden.
  • Wenn eine bestimmte Spannungshöhe an das Steuergate 845 angelegt wird, wird das Floating Gate-Potenzial, das kapazitiv an das Steuergate gekoppelt ist, höher als die Schwellenspannung im vertikalen Kanalbereich 810, und Elektronen beginnen vom Source-Übergang 804 zum Drain-Übergang 806 zu fließen, sofern das Auswahl-Gate 850 höher als die Schwellenspannung angehoben ist. Die Elektronen werden dann, wie in einem MOSFET Transistor, durch das horizontale Feld beschleunigt.
  • Wenn das Steuergate 845 ausreichend hoch vorgespannt ist, um das Floating Gate-Potenzial über die Summe der Drain- und Schwellenspannung zu erhöhen, erreicht das Kanal-Potenzial an 815 die Spannung, die an den Drain 806 angelegt wurde, solange das Auswahl-Gate 850 etwas höher als die Schwellenspannung vorgespannt ist, und der Widerstand des horizontalen Kanals verglichen mit dem Widerstand des vertikalen Kanals hoch ist. Dann wird das maximale elektrische Feld an der Kreuzung 815 des horizontalen und vertikalen Kanals erzeugt, die zur Injektionsstelle wird, da die Elektronen ihre maximale Geschwindigkeit erreichen und das Moment der Elektronen immer noch horizontal ist. Wenn das Energieniveau, das die Elektronen im Kanaltransport erhalten haben, höher ist als die Potenzialbarriere, dringen Hochenergieelektronen geradeaus in das Floating Gate ein. Im Gegensatz hierzu verließ sich der bisherige Stand der Technik auf den indirekten Vorgang der Elektronenstreuung durch Phononen und 90° Aufwärtsumlenkung zum Floating Gate. Daher steigert die Anordnung dieser vertikalen Kanalstruktur die Effizienz der Elektroneninjektion vom Kanal zum Floating Gate um mehrere Größenordnungen.
  • HERSTELLUNGSVERFAHREN DES EEPROM/NVRAM TRANSISTORS MIT STUFEN-KANAL/DRAIN
  • Das Hauptziel dieser Erfindung ist die Einführung einer neuen Anordnung für die Struktur der EPROM-Vorrichtung und des Betriebs für EPROM, EEPROM und NVRAM Transistoren mit der neuen Struktur. Ein weiteres Ziel besteht darin, Verfahren zur Herstellung der Struktur aufzuzeigen. Einige wenige von vielen möglichen Verfahren zur Herstellung des Stufen-Kanals an der Drain-Ecke werden beschrieben. Dieser erste Ansatz ist ein einfaches, nicht-selbstausgerichtetes Verfahren, um die Kanal-Stufe mit einem Floating Gate-Polysilizium abzudecken. Der zweite Ansatz besteht darin, Fehlausrichtung während des Maskierungs-Vorgangs im ersten Nicht-Selbstausrichtungs-Ansatz auf ein Mindestmaß zurückzuführen.
  • 9A und 9B zeigen das Herstellungsverfahren für die Stufen-Kanal/Drain-Struktur in Übereinstimmung mit dem siebten Ausführungsbeispiel dieser Erfindung. Die Stufen-Bildung beginnt sofort nach Isolierung der Vorrichtung durch LOCOS oder Isolierung durch flachen Graben 454, wie in 8A gezeigt. Der Vorrichtungsbereich ist immer noch mit einem Dielektrikum 452 aus dünnem Siliziumoxid und durch CVD aufgebrachtem Nitrid abgedeckt. Der Photolack 462 in 8B wird aufgebracht und für den Stufenbereich abgegrenzt. Unter Verwendung der Photolack-Schicht 462 als Maske wird die dielektrische Schicht 452 durch trockenes RIE oder Nassätzung, wie KOH, geätzt. Dann wird das Silizumsubstrat sorgfältig mindestens 30 nm tief geätzt. Um hohe Injektionseffizienz zu erreichen, sollte der Winkel der Stufe durch direktes Injizieren der Elektronen mit horizontalem Moment in das Floating Gate größer als 30° gehalten werden, gemessen von der horizontalen Siliziumoberfläche. Der Winkel kann durch Festlegen der Ätzbedingungen im RIE gesteuert werden. Der n-Bereich 402 wird durch Selbstausrichtung zur Drain-Ecke 415 mit verschiedenen Arten von Arsen, Phosphor oder Antimon implantiert. Die Dosierung des Implantats für den n-Bereich beträgt weniger als 5 × 1019/cm3, um gute Gate-Oxid-Qualität beizubehalten und um die Dicke des Steuerkanal-Oxids über der Stufe 413 zu steuern. Mit diesem einfachen Prozess wird eine Struktur eines zum Stufen-Kanal/Drain-Bereich selbstausgerichteten n-Bereichs erreicht. Nach dem Entfernen des Photolacks 462 und der dielektrischen Schicht 452 ist das Tunneloxid 420 thermisch erzeugt. Nach dieser Bildung der Stufen-Kanal/Drain folgt der normale EEPROM-Prozess.
  • Die Verfahren zur Herstellung des Transistors 400a in 4A und des Transistors 600a in 6A werden als nächstes vorgehalten. Der Unterschied zwischen den beiden Transistoren liegt einfach im N-Drain-Bereich. Der N-Drain in Transistor 400a ist für Hochspannung während der Tunnel-Löschung vom Floating Gate zu seinem N-Drain ausgeführt. Daher ist der N-Drain-Übergang in Transistor 400a tiefer als der von 600a, erreicht durch die Implantierung von hoch-diffusem Phosphor im Dosierungsbereich von 5 × 1013/cm3~5 × 1014/cm3 und im Energiebereich von 100 keV~180 keV. Andererseits wird der N-Drain im Transistor 600a mit verringerter Energie im Bereich von 30 keV~100 keV für Phosphor-Ionenimplantierung gebildet. Arsen kann ebenfalls für den N-Drain in Transistor 600a verwendet werden. Daher ist die N-Drain-Übergangstiefe für den Transistor 600a so flach wie der Arsen-Source-Übergang. Das Floating Gate-Polysilizium 440 wird auf das thermisch erzeugte Tunneloxid 420 aufgebracht und dünnes Oxid wird über der Polysiliziumschicht erzeugt. Dann wird die Photolack-Maske 464 zur Abtrennung des Floating Gates von der unmittelbar danebenliegenden Zelle (in vertikaler Ausdehnung) aufgelegt, wie in 9C gezeigt, als Abgrenzung des Floating Gates über dem Isolierungsoxid 454. Eine zusammengesetzte dielektrische Schicht 430 wie ONO oder nitridiertes Oxid wird aufgebracht, gefolgt vom zweiten Steuergate-Polysilizium 445. Nach Bildung der dielektrischen Schicht 455 über dem Steuergate-Polysilizium grenzt die Photolack-Maske 466 in 9D das Steuergate und Floating Gate durch sorgfältiges Ionenätzen ab, gefolgt von Ionenimplantation im Source/Drain-Bereich. Normale FET- Prozesse wie die Bildung des Seitenwand-Abstandshalters, Diffusionshärtung, Passivierung, Öffnung eines Kontaktlochs und Metallisierung für die Verkabelung folgen. Auf diese Weise werden die endgültigen Vorrichtungsstrukturen für die Stack-Transistoren 400a in 4A und Transistor 600a in 6A erhalten.
  • Um die Split Gate-Transistoren 400b und 600b mit Stufen-Kanal/Drain herzustellen, besteht in der Herstellung der beiden Transistoren nach Bildung des Stufen-Kanals kein Unterschied zu gewöhnlich ausgeführten Split Gate-Prozessen. Während der Stufen-Kanal-Bildung sind die N-Drain-Übergangsvoraussetzungen zwischen den beiden Transistoren verschieden. Die N-Drain in Transistor 400b ist für eine Hochspannung während der Tunnel-Löschung vom Floating Gate zu seiner N-Drain ausgeführt. Daher ist der N-Drain-Übergang im Transistor 400b tiefer als der in 600b, was durch das Implantat mit hohem Diffusionsvermögen, Phosphor im Dosierungsbereich von 5 × 1013/cm3~5 × 1014/cm3 und im Energiebereich von 100 keV~180 keV erreicht wird. Andererseits wird das N-Drain im Transistor 600b mit verringerter Energie im Bereich von 30 keV~100 keV für ein Phosphor-Ionenimplantat gebildet. Arsen kann ebenfalls für das N-Drain in Transistor 600b verwendet werden. Daher ist die N-Drain-Übergangstiefe für Transistor 600b so flach wie der Arsen-Source-Übergang. Das Floating Gate ist zuerst wie in 10A 464 abgegrenzt, anstatt sich zwischen unmittelbar nebeneinander gelegenen Zellen im Stack Gate Transistor in 9C (als Floating Gate Abgrenzung über dem Feld-Oxid gezeigt) zu trennen. Die Photolack-Maske 465 in 10B zum Bilden des N+ Übergangs ist vor der zweiten Polysilizium-Abgrenzung eingefügt, gefolgt von der Ionenimplantation mit Arten von Arsen, Phosphor oder Antimon. Nach Entfernung des dünnen Oxids über dem Kanal 418 und dem Floating Gate-Polysilizium werden das Split Gate-Kanaloxid und das Poly-Oxid thermisch erzeugt. Dann wird eine zusammengesetzte dielektrische Schicht wie ONO oder nitridiertes Oxid aufgebracht, gefolgt von einem zweiten Steuergate-Polysilizium 445 in 10C. Die Dosierung von N+ für 404 wird relativ hoch gewählt, im Bereich von 5 × 1020 bis 5 × 1021/cm3, um das Oxid 424 über der N+ Diffusion 404 dicker wachsen zu lassen als im Vergleich zu dem Gate-Oxid 428 über dem Split Kanal 418 in 10C. Nach Bildung der dielektrischen zusammengesetzten Schichten über dem Steuergate-Polysilizium 430 und dem Split Kanal-Bereich 418 grenzt die Photolack-Maske gleichzeitig das Steuergate und das Floating Gate ab und trennt die unmittelbar danebenliegenden Zellen über dem Feld-Oxid durch sorgfältiges reaktives Ätzen ab. Die Bildung des Seitenwand-Abstandshalters und Diffusionshärtung, Passivierung, Öffnung eines Kontaktlochs und Metallisierung für die Verkabelung im FET-Prozess folgen. Demzufolge werden die endgültigen Vorrichtungsstrukturen für den Split Gate-Transistor 400b in 4A und Transistor 600a in 6A erhalten.
  • Durch ihre jeweiligen Verfahren können die Strukturen des Stufen-Kanals mit selbstausgerichteter Diffusion eines Hochinjektionsbereichs für die Transistoren 400a, 400b, 600a und 600b durch einfache Prozesse erreicht werden. Sobald ein Stufen-Kanal/Drain gebildet ist, folgen die bestehenden Herstellungsverfahren für den Stack Gate-Transistor und den Split Gate-Transistor.
  • Der zweite Ansatz ist ein Herstellungsverfahren für den Split Gate-Transistor 600c mit genau gesteuerten Längen des horizontalen Kanals und überlappter LNG unter dem Floating Gate. Zwei Herstellungsverfahren werden beschrieben: das erste für einen relativ großen horizontalen Kanal unter dem Floating Gate und das nächste für eine minimale Länge der horizontalen Kanallänge. 11A bis 11G zeigen ein Herstellungsverfahren einer Variante eines Split Gate-Transistors 600c mit Stufen-Kanal/Drain-Struktur in Übereinstimmung mit dem obigen Ausführungsbeispiel dieser Erfindung. Nach Isolierung der Vorrichtung durch LOCOS oder Isolierung durch flachen Graben wird das Wortleitungs-Gate 645 (in der Funktion gleichwertig zum Split Gate-Kanal 618 im Transistor 600b), wie in 11A gezeigt definiert, wobei die Höhe des Polysiliziums 645 ungefähr 250 nm bis 400 nm beträgt und das Polysilizium mit einer dielektrischen Schicht 655 von 100 nm bis 200 nm abgedeckt ist. Dann wird ein dünnes Oxid (10–20 nm) 656 über der Poly-Seitenwand thermisch erzeugt, gefolgt von der Deponierung von dünnem Nitrid 657 durch Chemical Vapor Deposition in 11B. Der Photolack 661 wird aufgebracht, um den Kontaktbereich abzugrenzen. Unter Verwendung der Photolack-Maske wird der Nitrid-Film 657 durch RIE isotropisch geätzt und eine Ionenart von Arsen wird implantiert um den N+ Source-Übergang zu bilden. Nach Entfernen des Photolacks wird das Seitenwand-Oxid (50–80 nm) 658 in 11C trennscharf thermisch erzeugt im Kontaktloch-Bereich, der um ein Mehrfaches dicker ist als der für 656 auf der anderen Seite des Polysilizium-Gates 645. Das Boden-Oxid des Kontaktlochs wird durch RIE vertikal geätzt, während das Nitrid 656 eine Oxidation des darunterliegenden Bereichs verhindert und ebenso als ein Ätzabbruch während des Ätzens des Oxids über dem Übergang N+ 604 wirkt. Das Polysilizium 670 mit einer Dicke von 180–200 nm wird aufgebracht, wie durch die gestrichelte Linie in 11D aufgezeigt. Die gerichtete Trockenätzung wird zur Bildung des Seitenwand-Abstandshalters 672 durchgeführt, was die horizontale Kanallänge 610 unter dem Floating Gate bestimmt. Wenn die 0,3 μm-Lithographie verwendet wird, ist die Gate-Breite und Abstand 645 0,3 μm, so dass die Kontaktöffnung nach der dicken Seitenwand-Oxidation 658 ungefähr 0,25 μm beträgt. Daher ist das Kontaktloch 671 immer noch vollständig mit diesem Polysilizium ausgefüllt, sogar nach der Poly-Seitenwand-Ätzung wenn das Polysilizium 670 dicker ist als 150 nm. Das gefüllte Polysilizium wird verwendet, um den selbstausgerichteten Kontakt zu bilden. Nach der Abgrenzung des Polysilizium-Abstandhalters wird der Phosphor für die N-Drain 602 mit einer Dosierung im Bereich von 1014–7 × 1015 pro cm2 bei 50–100 keV implantiert. Dann wird die dünne Nitrid-Schicht 657 unter Verwendung des Poly-Abstandhalters 672 als Ätzmaske gerichtet geätzt. Die Querschnittsansicht an dieser Stelle gleicht der Figur in 11D. Die Verbindung der Schaffung des horizontalen Kanals mit dem Füllen des Kontaktlochs und dem Vorhalten selbstausgerichteter Grenzkontakte durch eine einzige Polysilizium-Deponierung ist eines der einzigartigen Merkmale in diesem Prozess. Der Photolack 662 wird vorgehalten, um das Polysilizium im Kontaktloch während des Entfernens des Seitenwand-Polysiliziums zu schützen, das zur Abgrenzung der Stufe und des selbstausgerichteten N-Drain-Bereichs 602 in 11E verwendet wurde. Das dünne Nitrid 657 wird verwendet, um die darunterliegende Thermaloxid-Schicht 656 abzugrenzen. Dann wird das Nitrid 657 trennscharf und isotropisch durch Chemical Dry Etch entfernt. Das vertikale trockene Ätzen des Silizumsubstrats wird fortgeführt, um eine ungefähr 50 nm starke Stufe zu schaffen. An dieser Stelle ist die Querschnittsansicht wie die in 10E. Nach Entfernen des Photolacks 662 wird das Oxid 656 in einem verdünnten Puffer aus HF-Lösung nass geätzt. In 11 wird das thermische Oxid (50–100 nm) über dem Kanal-Bereich 620 und der Seitenwand des Polysiliziums 630 (das Seitenwand-Oxid über dem Poly ist etwas dicker als das über dem Einkristall- Siliziumsubstrat) erzeugt. Die Oxid-Schicht wird in einer N2O-Umgebung nitridiert und eine weitere Oxidation wird wiederholt, um das Nadelloch zu verkleinern. Anstelle der Nitridierung kann eine dünne CVD Nitrid-Schicht aufgebracht werden. Dann wird das Floating Gate-Polysilizium durch CVD konformal aufgebracht und vertikal durch RIE geätzt, wie in 11F gezeigt. Die Dicke des Polysiliziums schreibt die Ausdehnung der Seitenwand vor, was die Länge des Floating Gates bestimmt. Da die CVD-Dicke sehr genau gesteuert wird (innerhalb 5%), werden die Abmessungen der Länge des horizontalen Kanals und die Ln-Länge durch diese beiden Seitenwand-Prozesse sehr genau abgegrenzt, um den klaren Ausführungsmerkmalen zu entsprechen. Das Ziel der Nitridierung und des Vorhandenseins der Nitrid-Schicht über dem Poly-Seitenwand-Oxid 630 ist, Kriechstrom zwischen dem Wort-Gate 645 und dem Floating Gate 640 zu verringern, um die Aufbewahrungszeit zu verbessern. Das Siliziumnitrid kann ebenso durch ein siliziumreiches Siliziumoxid zur Verringerung der Spannung der Tunnel-Löschung ersetzt werden. Nach der Seitenwand-Poly-Ätzung werden das Floating Gate und das Kontakt-Poly zwischen unmittelbar nebeneinanderliegenden Zellen unter Verwendung einer Photolack-Maske (gleich der Spaltmaske im herkömmlichen Floating Gate EEPROM-Prozess) und durch sorgfältige reaktive Ionenätzung, in 11H als 640S und 671S gekennzeichnet, zur gleichen Zeit getrennt. Dann folgt die thermische Oxidation des Polysilizium-Floating Gates und Deponierung von CVD-Oxid und einer zusammengesetzten Nitrid-Schicht 629. Das Ziel der zusammengesetzten Schicht 629 ist, das Floating Gate-Polysilizium 640 vor Verunreinigung und Feuchtigkeit zu schützen. Normale Prozesse folgen: die Deponierung einer Passivierungsschicht wie Phosphorsilikat-Glas (PSG), Planarisierung durch Chemical Mechanical Polish (chemisch-mechanische Politur), das Öffnen des Kontaktlochs, das Füllen des Kontaktlochs durch W oder Al oder Cu und die Metallisierung für die Verkabelung. Die Querschnittsansicht nach der Verarbeitung wird in 11H gezeigt. Die Vogelperspektive oder Draufsicht der Speicherzelle ist in 11G gezeigt. Eine Struktur des selbstausgerichteten n-Übergangs zum Stufen-Kanal/Drain-Bereich wird durch diesen einfachen Prozess erzielt.
  • Daher kann die Kanallänge, die Längen des horizontalen Kanals und der Stufen-N-Drain unter dem Floating Gate des Split Gates durch zwei Seitenwand-Techniken klar abgegrenzt werden. Ebenso wird das Polysilizium, das zur Abgrenzung des horizontalen Kanals unter dem Floating Gate verwendet wird, zum Füllen des selbstausgerichteten Kontaktlochs benutzt.
  • Die 12A bis 12C zeigen ein Herstellungsverfahren einer Variante des Split Gate-Transistors 600c mit einer Stufen-Kanal/Drain-Struktur, bei der die Länge des horizontalen Kanals unter dem Floating Gate sehr klein ist, typischerweise weniger als 100 nm, verglichen mit der bisherigen großen Länge des horizontalen Kanals (größer als 150 nm). Die Prozesse in diesen beiden Transistoren sind sehr ähnlich.
  • Nach Isolierung der Vorrichtung durch LOCOS oder Isolierung durch flachen Graben wird das Wortleitungs-Gate 645 (in der Arbeitweise gleichwertig zum Split Gate-Kanal 618 im Transistor 600b) wie in 11A gezeigt, bei der die Höhe des Polysiliziums 645 ungefähr 250 nm bis 400 nm beträgt und das Polysilizium mit einer dielektrischen Schicht 655 von 100 bis 200 nm abdeckt ist, abgegrenzt. Dann wird ein dünnes Oxid (10–20 nm) 656 über der Polysilizium-Seitenwand thermisch erzeugt, gefolgt von Deponierung einer dünnen Siliziumnitridschicht 657 durch Chemical Vapor Deposition (chemische Gasphasenabscheidung) in 11B. Hier bestimmt die Dicke des Nitrids die Länge des horizontalen Kanals (weniger als 100 nm). Der Photolack 661 wird aufgebracht, um den Kontaktbereich abzugrenzen. Unter Verwendung der Photolack-Maske wird der Nitrid-Film 657 durch RIE isotropisch geätzt und eine Ionenart von Arsen wird implantiert um den N+ Source-Übergang zu bilden. Nach Entfernen des Photolacks wird das Seitenwand-Oxid (50–80 nm) 658 in 11C trennscharf im Kontaktloch-Bereich thermisch erzeugt, der um ein Mehrfaches dicker ist als der für 656 auf der anderen Seite des Polysilizium-Gates 645. Das Boden-Oxid des Kontaktlochs wird durch RIE vertikal geätzt, während das Nitrid 656 eine Oxidation des darunterliegenden Bereichs verhindert und ebenso einen Ätzabbruch während des Ätzens des Oxids über dem Übergang N+ 604 bewirkt. Das Polysilizium 670 mit einer Dicke von 180–200 nm wird wie durch die gestrichelte Linie in 11D aufgezeigt aufgebracht. Die gerichtete Trockenätzung wird zur Bildung des Seitenwand-Abstandshalters 672 durchgeführt. Wenn die 0,3 μm-Lithographie verwendet wird, betragen die Gate-Breite und Abstand 645 0,3 μm, so dass die Kontaktöffnung nach Oxidation der dicken Seitenwand 658 ungefähr 0,25 μm beträgt. Daher ist das Kontaktloch 671 immer noch vollständig mit diesem Polysilizium ausgefüllt, sogar nach Ätzung der Poly-Seitenwand, wenn das Polysilizium 670 dicker ist als 150 nm. Das gefüllte Polysilizium wird verwendet, um den selbstausgerichteten Kontakt zu bilden. Der Photolack 662 wird vorgesehen, um das Polysilizium im Kontaktloch während des Entfernens des Seitenwand-Polysiliziums zu schützen. Dann wird das Nitrid 657 vertikal geätzt, und der Nitrid-Abstandhalter, der durch die gestrichelte Linie in 12B aufgezeigt wird, wird verwendet, um das thermische Oxid unter der Schicht 656 abzugrenzen. Dann wird das Nitrid 657 trennscharf und isotropisch durch Chemical Dry Etch entfernt. Nach Abgrenzung der Stufe wird der Phosphor für den N-Drain 602 mit einer Dosierung im Bereich von 1014–7 × 1015 pro cm2 bei 50–100 keV implantiert. Das vertikale trockene Ätzen des Silizumsubstrats wird fortgeführt, um eine ungefähr 50 nm starke Stufe zu schaffen. An dieser Stelle ist die Querschnittsansicht wie die in 10E. Nach Entfernen des Photolacks 662 wird das Oxid 656 in einem verdünnten Puffer aus HF-Lösung nass geätzt. Das thermische Oxid (50–100 nm) wird über dem Kanal-Bereich 620 und der Seitenwand des Polysiliziums 630 (das Seitenwand-Oxid über dem Poly ist etwas dicker als das über dem Einkristall-Siliziumsubstrat) erzeugt. Die Oxid-Schicht wird in einer N2O-Umgebung nitridiert, und eine weitere Oxidation wird wiederholt, um das Nadelloch zu verkleinern. Anstelle der Nitridierung kann eine dünne CVD Siliziumnitrid-Schicht (etwa 6 nm) aufgebracht werden. Dann wird das Floating Gate-Polysilizium durch CVD konformal aufgebracht und vertikal durch RIE geätzt, wie in 12C gezeigt. Die Dicke des Polysiliziums schreibt die Ausdehnung der Seitenwand vor, die die Länge des Floating Gates bestimmt. Da die CVD-Dicke sehr knapp gesteuert wird (innerhalb 5%), werden die geringen Abmessungen der Länge des horizontalen Kanals und der Ln-Länge durch diese beiden Seitenwand-Prozesse des Nitrids und des Polysiliziums sehr präzise abgegrenzt, um den klaren Ausführungsmerkmalen zu entsprechen. Das Ziel der Nitridierung und des Vorhandenseins der Nitrid-Schicht über dem Poly-Seitenwand-Oxid 630 ist, Kriechstrom zwischen dem Wort-Gate 645 und dem Floating Gate 640 zu verringern, um die Aufbewahrungszeit zu verbessern. Das Nitrid kann ebenso durch ein siliziumreiches Oxid zur Verringerung der Spannung der Tunnel-Löschung ersetzt werden. Nach der Seitenwand-Poly-Ätzung werden das Floating Gate und das Kontakt-Poly zwischen unmittelbar nebeneinanderliegenden Zellen unter Verwendung einer Photolack-Maske (gleich der Spaltmaske in einem herkömmlichen Floating Gate EEPROM-Prozess) und durch sorgfältige reaktive Ionenätzung, in 11H als 640S und 671S gekennzeichnet, zur gleichen Zeit getrennt. Dann folgt die thermische Oxidation des Polysilizium-Floating Gates und Deponierung von CVD-Oxid und einer zusammengesetzten Nitrid-Schicht 629. Das Ziel der zusammengesetzten Schicht 629 ist, das Floating Gate-Polysilizium 640 vor Verunreinigung und Feuchtigkeit zu schützen.
  • Der normale Prozess folgt: die Deponierung einer Passivierungsschicht wie PSG, Planarisierung durch Chemical Mechanical Polish (chemisch-mechanische Politur), Öffnen des Kontaktlochs, Füllen des Kontaktlochs durch W oder Al oder Cu und Metallisierung für die Verkabelung. Die Vogelperspektive oder Draufsicht der Speicherzelle ist genau dieselbe wie in 10H gezeigt. Eine Struktur des selbstausgerichteten n-Übergangs zum Stufen-Kanal/Drain-Bereich wird erzielt.
  • Daher können die Kanallänge, die Längen des horizontalen Kanals und des Stufen-N-Drain unter dem Floating Gate des Split Gates durch zwei Seitenwand-Techniken klar bestimmt werden. Selbstausgerichtete Kontakte, die mit Polysilizium gefüllt sind, werden ebenso vorgehalten.
  • Die 13A bis 13G zeigen ein Herstellungsverfahren für die Transistoren 600d und 600e, die ebenso Varianten des Transistors 600b sind. Gleich nach Bildung der Vorrichtungs-Isolierung 654 (flacher Graben oder LOCOS) behält der Nitrid-Film 652 über dem wie in 13A gezeigten Vorrichtungsbereich immer noch eine Dicke von 50 nm bei. Dieser Nitrid-Film wird unter Verwendung einer Photolack-Maske für die Source 604- und Drain 606-Bereiche in 13B entfernt. Dann wird ein CVD Oxid-Film aufgebracht, der etwas dicker ist als der Nitrid-Film, wie durch die gestrichelte Linie in 13C gezeigt, gefolgt von Chemical Mechanical Planarization. Die Planarisierung füllt das Loch über der Diffusionsschicht und stellt eine Oxid-Dicke von mindestens 50 nm zur Verfügung. Um das versenkte Floating Gate im Stufenbereich zu bilden, wird der Floating Gate-Bereich mit einer Photolack-Maske 662 belichtet und das Silizium wird, wie in 13D gezeigt, durch behutsames RIE 100 nm bis 300 nm geätzt. Mehrfache Arsenimplantate, die den geneigten Winkel des Implantats ausgleichen und mit unterschiedlichen Dosierungen, werden vorgenommen, um einen flachen Übergang 603 zu erreichen, der eine Oberflächenkonzentration im Bereich von 1017/cm3 bis 5 × 1017/cm3 für die Stufen-Seitenwand 613 aufweisen wird, während die Bodenoberfläche der Stufe 602 eine höhere, jedoch weniger als 5 × 1019/cm3 betragende Dotierungshöhe aufweisen wird. Als Auswahlmöglichkeit kann Bor etwas tiefer als der flache Seitenwand-Übergang implantiert werden, um ein höheres elektrisches Feld, das zur Injektionsstelle wird, an der horizontalen und der vertikalen Ecke zu erzeugen. Nachdem die Photolack-Maske 662 entfernt und die Stufen-Siliziumoberfläche gereinigt ist, wird ein dünnes Oxid von 7–12 nm thermisch erzeugt, wie ebenfalls in 13E gezeigt. Eine Polysiliziumschicht, die etwas dicker als die Stufentiefe sein sollte, wird dann konformal durch CVD aufgebracht, wie durch die gestrichelte Linie in 13E gezeigt. Die Polysiliziumschicht ist durch chemisch-mechanische Politur (CMP) planarisiert, und die Oberfläche ist durch trockene RIE leicht vertieft. Das verbleibende gefüllte Polysilizium im Stufenbereich der 13E wird zum Floating Gate. Nach der thermalen Erzeugung einer dünnen Oxid-Schicht wird der Nitrid-Film 652 trennscharf durch Phosphorsäure oder chemische Trockenätzung entfernt. Nach Reinigung der Oberfläche wird das Oxid 628 (7 nm–15 nm dick) über dem Auswahl-Kanal-Gate 618 und dem Übergangs-Oxid 630, das sich über dem Floating Gate befindet, thermisch erzeugt. Das Oxid 630 über dem Polysilizium ist aufgrund der hohen Aufwachsrate des dotierten Polysiliziums etwas dicker als das Oxid über dem Siliziumsubstrat. Die Oxid-Schicht wird in einer NO-Umgebung nitridiert, eine weitere leichte Oxidation wird wiederholt um die Nadellöcher zu verkleinern. Anstelle der Nitridierung kann eine dünne CVD Nitrid-Schicht (etwa 6 nm) aufgebracht werden, wie in 13F gezeigt. Das Polysilizium für das Auswahl-Gate wird durch CVD konformal aufgebracht. Die Polysilizium-Schicht wird geätzt, um die unmittelbar nebeneinanderliegende Auswahl-Gates über dem STI-Bereich voneinander zu trennen, wie in 13G dargestellt. Auf diese Weise wird der Speicherzellen-Transistor 600d erreicht. Normale FET Prozesse folgen, wie Passivierung, Abgrenzung des Kontaktlochs und metallische Verkabelung. Die Vogelperspektive der Speicherzelle ist in 13H gezeigt.
  • Unter Verwendung desselben Prozesses, jedoch unter Ausschaltung der N+ Drain-Bildung in der bisherigen Ausführung wird die Variante der hochdichten Zelle 600e erreicht. Hochdichte Speichergruppen können durch In-Serie-Schaltung vieler 600e-Typ Transistoren erreicht werden.

Claims (27)

  1. Elektronisch programmierbare Speichervorrichtung, die eine größere Effizienz bei der Injektion von Elektronen vom Kanal zum Floating Gate hat, die aufweist: – ein Substrat (401, 501) mit Source- (404, 504) und Drain- (406, 506) -bereichen mit einem dazwischen gelegenen Kanal (410, 510); – einer Floating Gate-Struktur (440, 540) über Teilen der besagten Source- (404, 504) und Drain-Bereiche (406, 506) sowie dem besagten Kanal, die eine dielektrische Schicht sowie eine darüber liegende leitende Schicht aufweist, wobei der besagte Kanal unter dem besagten Floating Gate sowohl horizontale als auch vertikale Komponenten hat und das vertikale Element eine Stufe mit einer Kante aufweist; dadurch gekennzeichnet, dass sie ferner einen N-Drain-Bereich einschließt (402, 502), der in Selbstabgleichung mit der Kante des Bereichs der vertikalen Kanal-Stufe entsteht; worin die Tiefe des besagten N-Bereichs größer ist als der besagte Source-Bereich (404, 504).
  2. Elektronisch programmierbare Speichervorrichtung nach Anspruch 1, worin die besagten horizontalen und vertikalen Komponenten ein horizontaler Kanal und ein vertikaler Kanal sind, und der besagte vertikale Kanal unmittelbar neben dem besagten Drain-Bereich (406, 506) und der besagte horizontale unmittelbar neben dem Source-Bereich (404, 504) liegt, wobei die Vorrichtung im Betrieb beschleunigte Elektronen im horizontalen Kanal vorhält, die geradewegs die Richtung des Moments in den vertikalen Kanal und in den vertikalen Teil der besagten Floating Gate-Struktur über dem besagten vertikalen Kanal injiziert werden.
  3. Elektronisch programmierbare Speichervorrichtung nach Anspruch 2, worin der besagte vertikale Kanal zwischen 20 und 200 nm tief ist.
  4. Elektronisch programmierbare Vorrichtung nach Anspruch 2, worin der Winkel des besagten vertikalen Kanals, gemessen von der Horizontalen, zwischen 30 und 150 Grad beträgt.
  5. Elektronisch programmierbare Speichervorrichtung nach Anspruch 2, worin der vertikale Kanal unter dem besagten Floating Gate aus N-Typ-Material besteht, das im Bereich von 1E17 bis 1E19 pro cm3 leicht dotiert ist.
  6. Elektronisch programmierbare Speichervorrichtung nach Anspruch 1, worin eine Verlängerung des besagten horizontalen Kanals (410, 610) von einem weiteren Steuerungs-Gate (445, 645) (nicht floatend) abgedeckt ist und die besagten vertikalen und Stufen-Kanäle durch ein Floating Gate (440, 640) abgedeckt sind, wodurch der besagte horizontale und der vertikale Kanal von zwei getrennten Gates elektrisch gesteuert wird, um die Injizierung von Elektronen dergestalt zu erlauben, dass sie geradewegs in Bewegungsrichtung in das vertikale Floating Gate strömen.
  7. Verfahren zur Herstellung einer elektronisch programmierbaren Speichervorrichtung, die eine effiziente Elektroneninjizierung vom Kanal zum Floating Gate hat und Folgendes aufweist: – Vorhaltung eines Substrates (401, 501) mit Source- (404, 504) und Drain- (406, 506) -bereichen sowie einem dazwischen liegenden Kanal (410, 510); – Vorhaltung einer Floating Gate-Struktur (420, 440, 430, 445, 520, 540) über Teilen der besagten Source- (404, 504) und Drain-Bereiche (406, 506) sowie dem besagten Kanal (410, 510), wobei diese Struktur eine dielektrische Schicht (420, 520) sowie eine darüber liegende leitende Schicht aufweist, und der besagte Kanal (410, 510) unter dem besagten Floating Gate sowohl horizontale als auch vertikale Komponenten aufweist und die vertikale Komponente eine Stufe mit einer Kante aufweist; dadurch gekennzeichnet, dass sich nach Bildung besagter vertikaler und horizontaler Komponenten in Selbstabgleichung mit der Kante des Bereichs der vertikalen Stufe ein N-Drain-Bereich (402, 502) bildet, wobei die Tiefe des besagten N-Drain-Bereichs größer als der besagte Source-Bereich (404, 504) ist.
  8. Verfahren zur Herstellung einer elektronisch programmierbaren Speichervorrichtung nach Anspruch 7, worin die besagten horizontalen und vertikalen Komponenten ein horizontaler Kanal und ein vertikaler Kanal sind, und der besagte vertikale Kanal unmittelbar neben dem besagten Drain-Bereich (406, 506) liegt, und der horizontale Kanal unmittelbar neben dem Source-Bereich liegt, wobei die Vorrichtung im Betrieb im horizontalen Kanal beschleunigte Elektronen vorhält, die geradewegs in Richtung des Moments in den vertikalen Kanal und den vertikalen Teil der besagten Floating Gate-Struktur (440, 640) über den besagten vertikalen Kanal injiziert werden.
  9. Elektrisch programmierbares Speicherverfahren nach Anspruch 8, worin der besagte vertikale Kanal 30 bis 150 Grad einnimmt, gemessen von der Horizontalen aus.
  10. Elektrisch programmierbares Speicherverfahren nach Anspruch 9, worin der besagte vertikale Kanal durch Ätzung in den frühen Phasen der Herstellung einer Feldeffektvorrichtung zwischen 20 und 100 nm tief gebildet wird.
  11. Elektrisch programmierbares Speicherverfahren nach Anspruch 10, worin der besagte vertikale Kanal durch Verwendung der selben Maske geformt wird, um die Stufe des vertikalen Kanals zu definieren; ein Ion aus der Gruppe bestehend aus Phosphor, Arsen und Antimon implantiert wird, um den N-Drain (402, 502) zu bilden, der zum Bereich der vertikalen Kanalstufe selbstausgerichtet ist.
  12. Verfahren nach Anspruch 11, nach welchem das besagte Floating Gate (440) über der besagten vertikalen Kanalstufe gebildet wird, indem auf besagtem Kanal ein Tunnel- Silikonoxid gebildet wird und darüber eine erste Polysilikon-Schicht gebildet und so strukturiert wird, dass besagtes Floating Gate entsteht.
  13. Verfahren nach Anspruch 12, nach welchem ein Stack Gate-Speicherplatz gebildet wird.
  14. Verfahren nach Anspruch 12, nach welchem ein Split Gate-Speicherplatz gebildet wird.
  15. Verfahren nach Anspruch 11, nach welchem ein Steuergate (445) über dem besagten Floating Gate gebildet wird, indem eine zusammengesetzte dielektrische Schicht über der besagten ersten Polysilikon-Schicht aufgetragen und darüber eine zweite Polysilikon-Schicht gebildet und so strukturiert wird, dass besagtes Steuergate entsteht.
  16. Verfahren zur Herstellung einer elektrisch programmierbaren Speichervorrichtung mit größerer Effizienz zur Injizierung von Elektronen vom Kanal zum Floating Gate, die Folgendes beinhaltet: – Vorhaltung eines Halbleiter-Substrats (401, 501), worin der Oberflächenbereich isoliert ist; – Vorhaltung von Source- (404, 604) und Drain-Bereichen mit einem dazwischen liegenden Kanal (410, 510) innerhalb zumindest einer der besagten isolierten Bereiche; – Bildung einer vertikalen Stufe (413, 613) in zumindest einer der isolierten Bereiche mit besagten Source- (404, 504) und Drain-Bereichen (406, 506) durch Ätzung in das besagte Substrat, lokalisiert zwischen besagtem Source und Drain und in gewünschter Tiefe; wobei die besagte Stufe eine Kante hat; dadurch gekennzeichnet, dass das Verfahren ferner umfasst – Einlagerungen zur Bildung eines N-Bereiches (402, 502) zumindest über der besagten vertikalen Stufe und in Berührung mit dem besagten Source- oder dem Drain-Bereich; wobei der besagte N-Drain-Bereich in Selbst-Ausrichtung mit der Kante des vertikalen Stufen-Bereichs gebildet wird, und die Tiefe des besagten N-Drain-Bereichs größer als der Source-Bereich ist; – die Bildung einer Floating Gate-Struktur (440, 640) über Teilen der besagten Source- und Drain-Bereiche und dem besagten Kanal, die eine dielektrische Schicht und eine darüber liegende Leiterschicht aufweist, und worin der besagte Kanal unter dem besagten Floating Gate sowohl horizontale wie auch vertikale Komponenten aufweist.
  17. Verfahren nach Anspruch 16, nach welchem ein Steuergate (445, 645) über dem besagten Floating Gate (440, 640) gebildet wird, indem eine zusammengesetzte dielektrische Schicht über das besagte Floating Gate und darüber eine Polysilikon-Schicht gelegt und so strukturiert wird, dass diese Polysilikon-Schicht das besagte Steuergate definiert.
  18. Verfahren zur Herstellung einer elektrisch programmierbaren Speichervorrichtung nach Anspruch 16, nach welchem besagte horizontale und vertikale Komponenten ein horizontaler Kanal und ein vertikaler Kanal sind, und wonach der besagte vertikale Kanal unmittelbar neben dem besagten Drain-Bereich liegt, und der besagte horizontale Kanal unmittelbar neben dem Source-Bereich liegt, wobei im Betrieb die Vorrichtung beschleunigte Elektronen in den horizontalen Kanal vorhält, die geradewegs in der Richtung des Moments in den vertikalen Kanal und den vertikalen Teil besagter Floating Gate-Struktur über dem besagten vertikalen Kanal injiziert werden.
  19. Elektrisch programmierbares Speicherverfahren nach Anspruch 16, nach welchem der besagte vertikale Kanal eine Tiefe von 20 bis 300 nm aufweist.
  20. Elektrisch programmierbares Speicherverfahren nach Anspruch 16, nach welchem der Winkel des besagten vertikalen Kanals von der Horizontalen aus gemessen 30 bis 150 Grad beträgt.
  21. Elektrisch programmierbares Speicherverfahren nach Anspruch 16, nach Bildung des vertikalen Kanals und Verwendung derselben Maske zur Definition der Stufe des vertikalen Kanals.
  22. Verfahren nach Anspruch 16, nach welchem das besagte Floating Gate über der besagten vertikalen Kanal-Stufe gebildet und die besagte dielektrische Schicht durch Aufformung von Tunnel-Silikonoxid auf dem besagten Kanal erzeugt wird, und die besagte leitende Schicht durch Bildung einer ersten Polysilikon-Schicht über dieser geformt und so strukturiert wird, dass besagtes Floating Gate entsteht.
  23. Verfahren nach Anspruch 16, nach welchem ein Stack Gate-Speicherplatz gebildet wird.
  24. Verfahren nach Anspruch 16, nach welchem ein Split Gate-Speicherplatz gebildet wird.
  25. Verfahren nach Anspruch 7, nach welchem die besagte elektrisch programmierbare Speichervorrichtung eine Split Gate-Vorrichtung ist, bei der das Drain auf dem Boden der vertikalen Stufe liegt.
  26. Verfahren nach Anspruch 7, nach welchem die besagte leitende Schicht in zwei Teile aufgespalten wird, die durch eine dielektrische Schicht im Bereich der vertikalen Stufe getrennt sind.
  27. Verfahren nach Anspruch 7, nach welchem der besagte N-Bereich eine Leitfähigkeit von weniger als 1E18 cm–3 aufweist.
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