DE10034004B4 - Nicht-flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften sowie zugehöriges Herstellungsverfahren - Google Patents

Nicht-flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften sowie zugehöriges Herstellungsverfahren Download PDF

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Abstract

Nicht-flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften mit:
einem durch Isolationsgebiete (STI) in einem Halbleitersubstrat (1) ausgebildeten aktiven Bereich (AA); und
einer an einer Oberfläche des Halbleitersubstrats (1) ausgebildeten Schichtenfolge mit zumindest einer Speicherschicht (FG), einer dielektrischen Schicht (DS) und einer Steuerschicht (CG), wobei
zumindest ein Teil von sich überlappenden Bereichen des aktiven Bereichs (AA) und der Schichtenfolge (FG, DS, CG) einen Tunnelfensterbereich (TF) mit einer Tunnelschicht (TS) ausbildet, und wobei
zumindest im Tunnelfensterbereich (TF) der aktive Bereich (AA) eine Kante an der Oberfläche zur Tunnelschicht (TS) hin aufweist,
dadurch gekennzeichnet, dass
die Kante als scharfe Kante (K) an einem Übergang zum Isolationsgebiet (STI) ausgebildet ist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine nicht-flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften sowie auf ein zugehöriges Herstellungsverfahren und insbesondere auf Speicherzellen, wie sie z.B. in EPROMS, EEPROMS, FLASH-EPROMS oder FPGAS verwendet werden können.
  • Eine nicht-flüchtige Halbleiter-Speicherzelle gemäß dem Oberbegriff des Patentanspruchs 1 ist aus der Druckschrift EP 0 847 091 A2 bekannt.
  • Eine Vielzahl von Rechnereinheiten bzw. Computer benutzen derzeit magnetische Plattenlaufwerke zum Speichern von größeren Datenmengen. Derartige Plattenlaufwerke bzw. mechanische Speichervorrichtungen benötigen jedoch einen relativ großen Platz und weisen eine Vielzahl von beweglichen Teilen auf. Folglich sind sie störanfällig und besitzen einen beträchtlichen Stromverbrauch. Darüber hinaus werden die zukünftigen Rechnereinheiten bzw. Computer sowie andere digitale Geräte wie beispielsweise digitale Kameras oder Palmgeräte immer kleiner, weshalb herkömmliche mechanische Speichereinrichtungen ungeeignet sind.
  • Als Alternative zu derartigen herkömmlichen mechanischen Speichereinrichtungen haben sich in letzter Zeit nicht-flüchtige Halbleiterspeichereinrichtungen immer mehr durchgesetzt, wie sie beispielsweise als FLASH-Speicher, EPROM, EEPROM, FPGAS und dergleichen bekannt sind. Derartige wieder beschreibbare nicht-flüchtige Halbleiter-Speicherzellen, wie sie beispielsweise auch in Chipkarten eingesetzt werden, können über einen langen Zeitraum und ohne Verwendung einer Spannungsversorgung Daten abspeichern.
  • Üblicherweise bestehen derartige nicht-flüchtige Halbleiter-Speicherzellen aus einem Halbleitersubstrat, einer isolierenden Tunnelschicht, einer Speicherschicht, einer isolierenden dielektrischen Schicht und einer leitenden Steuerschicht. Zur Speicherung von Informationen werden Ladungen von einem im Halbleitersubstrat ausgebildeten Kanalbereich über die Tunnelschicht in die ladungsspeichernde Speicherschicht eingebracht. Verfahren zum Einbringen der Ladungen in die Speicherschicht sind beispielsweise Injektion heißer Ladungsträger, Kanalinjektion und Fowler-Nordheim-Tunneln.
  • Zur Verringerung von Isolationsabständen und zur Vereinfachung von sogenannten ON-Chip-Generationen besteht die Notwendigkeit, die Spannungen zum Programmieren (Löschen/Schreiben) von derartigen nicht-flüchtigen Halbleiter-Speicherzellen auch bei kleinen Versorgungsspannungen so gering wie möglich zu halten. Da jedoch eine Dicke der Tunnelschicht in diesen Halbleiter-Speicherzellen aus Datenhaltungsgründen (retention) und Zuverlässigkeitsgründen auf minimale Dicken von über 10 nm beschränkt ist, ergeben sich minimale Tunnelspannungen, die zum Erreichen sinnvoller Programmierzeiten für die Halbleiter-Speicherzellen nicht unterschritten werden dürfen.
  • Bei herkömmlichen nicht-flüchtigen Halbleiter-Speicherzellen wird beispielsweise eine Spannungsreduktion bzw. eine Verbes serung der Programmiereigenschaften durch Aufteilung in Wannen bzw. eine Aufteilung der Spannung in eine Substrat- und eine Steuerschicht-Spannung erreicht. Ferner können Substratrauhigkeiten oder speziell geformte Kanten zur Feldüberhöhung in der ladungsspeichernden Speicherschicht ausgenutzt werden.
  • 1 zeigt eine vereinfachte Schnittansicht einer derartigen nicht-flüchtigen Halbleiter-Speicherzelle mit scharfen Speicherschichtkanten, wie sie beispielsweise aus der Druckschrift US 5,970,371 bekannt ist. Gemäß 1 ist eine sogenannte Split-Gate-Zelle dargestellt, bei der eine Steuerschicht 140 sowohl unmittelbar über einem Halbleitersubstrat (bzw. Kanalgebiet) 100 als auch mittelbar über einer Speicherschicht 120 und dem Halbleitersubstrat 100 angeordnet ist. Die nicht-flüchtige Halbleiter-Speicherzelle besteht im Wesentlichen aus einem Halbleitersubstrat 100, einem Draingebiet D, einem Sourcegebiet S, einer Tunnelschicht 110, einer Speicherschicht 120, einer dielektrischen Schicht 130 und einer Steuerschicht 140. Die Speicherschicht 120 besitzt hierbei derart scharfe Kanten S an der Oberseite zur Steuerschicht 140 hin, dass sich verbesserte Programmiereigenschaften ergeben. Genauer gesagt ermöglichen die scharfen Kanten S der Speicherschicht 120 eine Feldüberhöhung, wodurch sich eine erhebliche Spannungsreduktion ergibt. Nachteilig ist jedoch bei derartigen herkömmlichen nicht-flüchtigen Halbleiter-Speicherzellen die schwierige technologische Beherrschbarkeit der Kantenherstellung speziell bei Verwendung von Polysilizium für die Speicherschicht 120. Derartige nichtflüchtige Halbleiter-Speicherzellen sowie zugehörige Verfahren besitzen daher nur eine beschränkte Integrationsfähigkeit, weshalb sie keine weitergehenden „shrinks" ermöglichen.
  • Aus der Literaturstelle „Watanabe, H., et al.: Corner rounded shallow trench isolation ..., IEDM 1996 (San Francisco, CA, USA, 8.-11. Dec. 1996), S.833–836" sind die unterschiedlichen Auswirkungen von abgerundeten und nicht abgerundeten STI-Kanten bzw. Ecken auf die elektrischen Eigenschaften von nicht-flüchtigen Halbleiter-Speicherzellen bzw. sogenannten Flash Memories zu entnehmen.
  • Hierbei wird zur Verringerung eines SILC (Stress Induced Leakage Current) und zur Verbesserung der Programmiereigenschaften eine Kondensator-Struktur mit abgerundeten STI-Kanten vorgeschlagen, wobei das STI-Oxid dünner als ein verbleibendes Substrat ist und somit in einem Tunnelbereich der aktive Bereich zumindest teilweise in die Gateschicht hineinragt bzw. darin eingebettet ist. Durch die Einbettung des aktiven Bereichs in Kombination mit einer geeigneten Abrundung erhält man gegenüber nicht abgerundeten (und nicht eingebetteten) STI-Kanten verbesserte Programmiereigenschaften und Ladungshaltezeiten (verringerter SLIC).
    •
  • Demgegenüber liegt der Erfindung die Aufgabe zugrunde eine nicht-flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften sowie ein zugehöriges Herstellungsverfahren zu schaffen, wobei eine weitergehende Integration ermöglicht ist.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich der nichtflüchtigen Halbleiter-Speicherzelle durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 4 gelöst.
  • Insbesondere durch die Verwendung einer Kante, die an einem Übergang zum Isolationsgebiet ausgebildet ist, welches vorzugsweise durch eine flache Grabenisolierung realisiert ist, lassen sich scharfe Kanten exakt und reproduzierbar unterhalb einer Speicherschicht ausbilden, wodurch ein Programmieren mittels Fowler-Nordheim-Tunneln bei stark verringerten Einsatzspannungen ermöglicht wird.
  • Vorzugsweise wird beim Verfahren zur Herstellung der nichtflüchtigen Halbleiter-Speicherzelle nach dem Ausbilden von Isolationsgräben eine thermische Oxidation durchgeführt, wobei unter Verwendung einer noch vorhandenen Maskenschicht die scharfen bzw. spitzen Kannten im aktiven Bereich ausgebildet werden. Ein derartiger Verfahrensschritt lässt sich relativ leicht in bereits existierende Standardprozesse integrieren, wodurch sich die Kosten bei der Herstellung weiter verringern.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wir nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1 eine vereinfachte Schnittansicht einer herkömmlichen nicht-flüchtigen Halbleiter-Speicherzelle;
  • 2 eine vereinfachte Draufsicht der erfindungsgemäßen nicht-flüchtigen Halbleiter-Speicherzelle;
  • 3 eine vereinfachte Schnittansicht der erfindungsgemäßen nicht-flüchtigen Halbleiter-Speicherzelle gemäß einem Schnitt A/A' in 2;
  • 4 eine vereinfachte Schnittansicht der erfindungsgemäßen nicht-flüchtigen Halbleiter-Speicherzelle gemäß einem Schnitt B/B' in 2;
  • 5 eine vergrößerte Detailansicht der erfindungsgemäßen nicht-flüchtigen Halbleiter-Speicherzelle gemäß 4; und
  • 6A bis 6H vereinfachte Schnittansichten zur Veranschaulichung eines Herstellungsverfahrens der erfindungsgemäßen nicht-flüchtigen Halbleiter-Speicherzelle.
  • 2 zeigt eine vereinfachte Draufsicht der erfindungsgemäßen nichtflüchtigen Halbleiter-Speicherzelle. Hierbei sind in einem Halbleitersubstrat aktive Bereiche AA durch Isolationsgebiete STI (STI, shallow trench isolation) ausgebildet bzw. voneinander getrennt. Vorzugsweise werden die Isolati onsgebiete STI durch eine flache Grabenisolierung realisiert, wobei jedoch auch andere Isolierungen verwendet werden können. Zur Ausbildung der nicht-flüchtigen Halbleiter-Speicherzelle wird dem streifenförmig ausgebildeten aktiven Bereich AA im Wesentlichen senkrecht eine Schichtenfolge mit zumindest einer Speicherschicht FG, einer nicht dargestellten dielektrischen Schicht und einer Steuerschicht CG überlagert. Zwischen der Speicherschicht FG und dem aktiven Bereich AA befindet sich darüber hinaus eine nicht dargestellte isolierende Tunnelschicht, welche ein Fowler-Nordheim-Tunneln ermöglicht.
  • In 2 ist eine sogenannte Eintransistor-Halbleiter-Speicherzelle dargestellt, bei der ein Speichertransistor identisch ist mit einem Programmiertransistor (Schreiben/Löschen). Ein Tunnelfensterbereich TF ist hierbei durch die Fläche des aktiven Bereichs AA festgelegt, die über die nicht dargestellte Tunnelschicht von der ladungsspeichernden Speicherschicht FG beabstandet ist.
  • Gemäß 2 wird nunmehr zumindest ein Übergang zwischen dem Isolationsgebiet STI und dem aktiven Bereich AA im Tunnelfensterbereich TF derart ausgebildet, dass sich eine scharfe Kante K ergibt, die zur Oberfläche der Tunnelschicht bzw. zur ladungsspeichernden Speicherschicht FG hin zeigt. Eine detaillierte Beschreibung dieser Kante K wird nachfolgend anhand von 4 und 5 im Einzelnen gegeben.
  • Zunächst wird jedoch anhand von 3 eine vereinfachte Schnittansicht entlang eines Schnitts A/A' in 2 beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bzw. Schichten wie in 2 beschreiben.
  • Vorzugsweise besteht das Halbleitersubstrat 1 aus Si, SiGe, SiC, SOI, GaAs oder einem sonstigen III-V-Halbleiter. Die durch beispielsweise einen STI-Prozess (shallow trench Isolation) ausgebildeten in 3 nicht dargestellten Isolationsgebiete definieren die aktiven Bereiche AA, welche für jede nicht-flüchtige Halbleiter-Speicherzelle ein Draingebiet D und ein Sourcegebiet S besitzen. Zwischen dem Draingebiet D und dem Sourcegebiet S befindet sich an der Oberfläche des aktiven Bereichs AA eine sehr dünne Tunnelschicht TS, die vorzugsweise als isolierende Oxidschicht ausgebildet ist. Die darüber liegende Speicherschicht FG (floating gate) besteht vorzugsweise aus einer leitenden Polysiliziumschicht und dient der Ladungsspeicherung in der Halbleiter-Speicherzelle. Die Speicherschicht FG kann jedoch auch aus anderen ladungsspeichernden Materialien bestehen.
  • Zur Isolierung von der Steuerschicht CG befindet sich zwischen der Speicherschicht FG und der Steuerschicht CG eine isolierende dielektrische Schicht DS, die vorzugsweise aus einer ONO-Schichtenfolge oder einer sonstigen dielektrischen Schicht besteht. Vorzugsweise werden für die dielektrische Schicht DS Materialien mit hoher relativer Dielektrizitätskonstante verwendet wie beispielsweise WOx und/oder TiO2. Auf diese Weise lässt sich ein kapazitiver Koppelfaktor, der sich aus dem kapazitiven Verhältnis der Kapazität CFG-CG zu (CFG-CG + CFG-Substrat) ergibt, wesentlich verbessern. Die Steuerschicht CG besteht beispielsweise aus einer Metallschicht oder einer weiteren hochdotierten Polysiliziumschicht.
  • Das Schaltverhalten des in 3 dargestellten Feldeffekttransistors wird im Wesentlichen durch die in der Speicherschicht FG abgelegten Ladungen bestimmt, wodurch sich die Funktion der nichtflüchtigen Halbleiter-Speicherzelle er gibt. Da die Funktionsweise derartiger nicht-flüchtiger Halbleiter-Speicherzellen allgemein bekannt sind, wird auf eine detaillierte Beschreibung nachfolgend verzichtet.
  • Wesentlich für die vorliegende Erfindung ist jedoch die in 4 dargestellte besondere Form der Kanten K im aktiven Bereich AA.
  • 4 zeigt eine vereinfachte Schnittansicht der erfindungsgemäßen nicht-flüchtigen Halbleiter-Speicherzelle gemäß einem Schritt B/B' in 2, wobei gleiche Bezugszeichen wiederum gleiche oder ähnliche Schichten bzw. Elemente bezeichnen und auf eine detaillierte Beschreibung nachfolgend verzichtet wird. Der durch Isolationsgebiete bzw. flache Grabenisolierungen STI ausgebildete mesaförmige aktive Bereich AA besitzt vorzugsweise an seinen Übergängen zur Grabenisolierung STI scharfe Kanten K, die an der Oberfläche des Substrats 1 zur Tunnelschicht TS hin zeigen. Typischerweise besitzen die Kanten K einen Abstand, der einer Breite des aktiven Bereichs AA entspricht. Die Tunnelschicht TS überlagert hierbei die Oberfläche des aktiven Bereichs AA mit seinen scharfen Kanten K und verbindet jeweilige benachbarte Grabenisolierungen STI miteinander. Vorzugsweise besteht die Tunnelschicht TS aus einer isolierenden Siliziumoxidschicht und besitzt eine Dicke von mindestens 6, typisch um die 10 nm.
  • An der Oberfläche der Tunnelschicht TS bzw. der Grabenisolierungen STI wird eine ladungsspeichernde Speicherschicht FG derart abgeschieden und strukturiert, dass sie über den aktiven Bereich AA und dessen scharfe Kanten K hinausragt bzw. diese überlappt. Auf diese Weise erhält man bei einem Programmiervorgang mittels Fowler-Nordheim-Tunneln eine Feldüberhöhung an den scharfen Kanten K, wodurch sich eine wesentliche Reduzierung der benötigten Programmierspannungen ergibt und sich die Programmiereigenschaften dadurch verbessern. Eine derartige verringerte Spannung ermöglicht wiederum höhere Integrationsdichten wodurch Speicherschaltungen mit einer außerordentlich hohen Kapazität geschaffen werden können. Darüber hinaus wird jedoch auch durch die verringerten Programmierspannungen ein Leistungsverbrauch reduziert, wodurch sich wiederum verbesserte Zellkonzepte in Halbleiterspeichern realisieren lassen.
  • 5 zeigt eine vergrößerte Schnittansicht der Kante K in 4, wobei wiederum gleiche Bezugszeichen gleiche oder ähnliche Elemente bzw. Schichten bezeichnen und auf eine detaillierte Beschreibung nachfolgend verzichtet wird. Gemäß 5 tritt beim Fowler-Nordheim-Programmieren bzw. -Tunneln, d.h. Schreiben oder Löschen, eine Feldüberhöhung an dieser spitzen Kante K auf, so dass bereits bei sehr geringen Spannungen Elektronen vom Silizium bzw. vom aktiven Bereich AA des Halbleitersubstrats 1 zur Speicherschicht FG (floating gate) tunneln können. Die Feldüberhöhung gemäß 5 ergibt sich im Wesentlichen aus der geometrischen Form der sich gegenüber liegenden Speicherschicht FG und der spitzen Kante K des aktiven Bereichs AA. Im Gegensatz zu den herkömmlichen runden Ecken des aktiven Bereichs AA ermöglichen somit diese scharfen bzw. spitzen Kanten K bei im Wesentlichen gleich bleibenden Tunnelschichtdicken eine Verringerung der Programmierspannungen, wodurch sich die Programmiereigenschaften weiter verbessern.
  • Ein weiterer wesentlicher Vorteil liegt jedoch bei der in 1 dargestellten nicht-flüchtigen Halbleiter-Speicherzelle in der weiter gehenden Integrationsfähigkeit, wie die nachfolgenden Verfahrensschritte verdeutlichen.
  • 6A bis 6H zeigen vereinfachte Schnittansichten zur Veranschaulichung der jeweiligen Herstellungsschritte für die nicht-flüchtige Halbleiter-Speicherzelle gemäß der vorliegenden Erfindung, wobei gleiche Bezugszeichen wiederum gleiche oder ähnliche Schichten und Elemente darstellen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 6A wird zunächst auf dem Halbleitersubstrat 1 eine Pad-Oxidschicht 2 und eine Pad-Nitridschicht 3 als Maskenschicht ausgebildet. In einem nachfolgenden Schritt wird gemäß 6B diese Maskenschicht strukturiert, wobei beispielsweise herkömmliche fotolithographische Verfahren verwendet werden. Gemäß 6C werden nachfolgend vorzugsweise in einem STI-Prozess flache Gräben unter Verwendung der Maskenschichten 2 und 3 im Halbleitersubstrat 1 ausgebildet, wodurch sich der aktive Bereich AA ergibt. Die jeweils verwendeten Ätzverfahren werden hierbei nicht näher beschrieben, da sie im Wesentlichen standardisierte Verfahren zur Herstellung von Isolationsgebieten bzw. flachen Grabenisolierungen darstellen.
  • Gemäß 6D erfolgt jedoch nunmehr ein thermisches Oxidieren der Isolationsgräben zumindest in einem später auszubildenden Tunnelfensterbereich, wodurch eine Graben-Isolationsschicht 4 ausgebildet wird. Durch die thermische Oxidation der Isolationsgräben werden insbesondere die Flanken des aktiven Bereichs AA in eine isolierende Schicht umgewandelt, bei der eine Breite des verbleibenden Halbleitermaterials im aktiven Bereich nach unten hin verringert wird. Die auf dem aktiven Bereich verbleibende Maskenschicht mit ihrer Pad- Oxidschicht 2 und Pad-Nitridschicht 3 wirkt hierbei derart als kantenbildende Maske, dass in ihrer Nähe eine geringere Oxidation stattfindet als in weiter entfernten (tieferen) Bereichen. Auf diese Weise werden die in 6D dargestellten scharfen Kanten K an der Oberfläche des aktiven Bereichs AA realisiert. Eine jeweilige Dicke (gestrichelte Linien) der Graben-Isolationsschicht 4 wird vorzugsweise durch die Zeit und die Temperatur der thermischen Oxidation festgelegt. Durch die Ausbildung dieser Graben-Isolationsschicht bzw. des sogenannten Liners 4 können folglich scharfe Kanten K bei sehr kleinen Strukturgrößen mit hoher Präzision und bei guter Wiederholbarkeit an der Oberfläche des aktiven Bereichs AA ausgebildet werden.
  • Gemäß 6E werden in einem nachfolgenden Verfahrensschritt die Isolationsgräben mit vorzugsweise einem TEOS-SiO2 aufgefüllt und anschließend planarisiert. Im Verfahrensschritt gemäß 6F erfolgt ein Entfernen der strukturierten Maskenschicht bzw. der noch verbleibenden Pad-Nitridschicht 3 und Pad-Oxidschicht 2. Gemäß 6G wird in der derart ausgebildeten Vertiefung bzw. an der Oberfläche des aktiven Bereichs AA nunmehr die Tunnelschicht TS ausgebildet.
  • Vorzugsweise wird die Tunnelschicht TS durch thermische Oxidation bei einer Temperatur unterhalb von 1100 Grad Celsius ausgebildet, wodurch sich eine weiter verstärkte Spitzenausbildung bzw. Schärfung der Kanten K im aktiven Bereich AA ergibt. Genauer gesagt legt sich bei dieser Oxidation eine bis auf die Kantenbereiche nahezu gleichmäßig dicke Tunneloxidschicht TS über die Oberfläche des aktiven Bereichs AA und die scharfen Kanten K, wodurch man eine äußerst zuverlässige und widerstandsfähige Tunnelschicht TS erhält. Die benachbar ten Isolationsgebiete STI werden dadurch miteinander verbunden.
  • Zur Vervollständigung der nicht-flüchtigen Halbleiter-Speicherzelle wird gemäß 6H in einem nachfolgenden Schritt die Speicherschicht FG vorzugsweise als hochdotierte Polysiliziumschicht abgeschieden und derart strukturiert, dass die Kanten K des aktiven Bereichs AA innerhalb bzw. unterhalb der Speicherschicht FG liegen. Durch nicht dargestelltes Abscheiden der dielektrischen Schicht DS und beispielsweise der metallischen Steuerschicht CG wird die nicht-flüchtige Halbleiter-Speicherzelle vervollständigt.
  • Insbesondere durch das Ausbilden der scharfen Kanten K im aktiven Bereich AA mittels eines herkömmlichen STI-Prozesses mit anschließender Glättung bzw. Ausbildung von Graben-Isolationsschichten 4 können auch für weitergehende Integrationsdichten bzw. Shrinks reproduzierbare nicht-flüchtige Halbleiter-Speicherzellen mit Feldüberhöhung realisiert werden, wodurch sich bei verringertem Flächenbedarf weiter verbesserte Programmiereigenschaften ergeben. Durch die zusätzliche thermische Oxidation zum Ausbilden der Tunnelschicht TS kann diese Kantenausbildung weiter präzisiert und verbessert werden, wodurch sich die Versorgungsspannungen bei derartigen nicht-flüchtigen Halbleiter-Speicherzellen auf ein besonders geringes Maß reduzieren lassen. Der Leistungsverbrauch wird dadurch wesentlich verringert, wobei sich gleichzeitig der Aufwand für dazugehörige Ansteuerschaltungen vereinfacht.

Claims (9)

  1. Nicht-flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften mit: einem durch Isolationsgebiete (STI) in einem Halbleitersubstrat (1) ausgebildeten aktiven Bereich (AA); und einer an einer Oberfläche des Halbleitersubstrats (1) ausgebildeten Schichtenfolge mit zumindest einer Speicherschicht (FG), einer dielektrischen Schicht (DS) und einer Steuerschicht (CG), wobei zumindest ein Teil von sich überlappenden Bereichen des aktiven Bereichs (AA) und der Schichtenfolge (FG, DS, CG) einen Tunnelfensterbereich (TF) mit einer Tunnelschicht (TS) ausbildet, und wobei zumindest im Tunnelfensterbereich (TF) der aktive Bereich (AA) eine Kante an der Oberfläche zur Tunnelschicht (TS) hin aufweist, dadurch gekennzeichnet, dass die Kante als scharfe Kante (K) an einem Übergang zum Isolationsgebiet (STI) ausgebildet ist.
  2. Nicht-flüchtige Halbleiter-Speicherzelle nach Patentanspruch 1, dadurch gekennzeichnet, dass die Isolationsgebiete (STI) flache Grabenisolierungen darstellen.
  3. Nicht-flüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 oder 2, dadurch gekennzeichnet, dass sie eine Eintransistor-Halbleiter-Speicherzelle darstellt.
  4. Verfahren zur Herstellung einer nicht-flüchtigen Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften mit den Schritten: a) Ausbilden einer Maskenschicht (2, 3) auf einem Halbleitersubstrat (1); b) Strukturieren der Maskenschicht (2, 3); c) Ausbilden von Isolationsgräben zur Realisierung eines aktiven Bereiches (AA); d) thermisches Oxidieren der Isolationsgräben zumindest in einem Tunnelfensterbereich (TF) zur Realisierung einer Graben-Isolationsschicht (4); e) Auffüllen der Isolationsgräben mit Isoliermaterial zur Realisierung eines Isolationsgebietes (STI); f) Entfernen der strukturierten Maskenschicht (2, 3); g) Ausbilden einer Tunnelschicht (TS) an der Oberfläche des aktiven Bereichs (AA) zumindest im Tunnelfensterbereich (TF); und h) Ausbilden und Strukturieren einer Speicherschicht (FG), einer dielektrischen Schicht (DS) und einer Steuerschicht (CG).
  5. Verfahren nach Patentanspruch 4, dadurch gekennzeichnet, dass in Schritt a) eine Padschicht mit einer Pad-Oxidschicht (2) und einer Pad-Nitridschicht (3) ausgebildet wird.
  6. Verfahren nach Patentanspruch 4 oder 5, dadurch gekennzeichnet, dass in den Schritten c) und e) eine flache Grabenisolierung (STI) ausgebildet wird.
  7. Verfahren nach einem der Patentansprüche 5 bis 6, dadurch gekennzeichnet, dass in Schritt d) ein Liner als Graben-Isolationsschicht (4) ausgebildet wird.
  8. Verfahren nach einem der Patentansprüche 4 bis 7, dadurch gekennzeichnet, dass in Schritt g) die Tunnelschicht (TS) thermisch ausgebildet wird.
  9. Verfahren nach einem der Patentansprüche 4 bis 7, dadurch gekennzeichnet, dass in Schritt g) die Tunnelschicht (TS) in einem Abscheideprozess ausgebildet wird.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0847091A2 (de) * 1996-12-06 1998-06-10 Halo Lsi Design and Device Technology Inc. EEPROM-und NVRAM-Niederspannungstransistoren und Verfahren zur Herstellung
US5970371A (en) * 1998-07-06 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming sharp beak of poly to improve erase speed in split-gate flash EEPROM

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0847091A2 (de) * 1996-12-06 1998-06-10 Halo Lsi Design and Device Technology Inc. EEPROM-und NVRAM-Niederspannungstransistoren und Verfahren zur Herstellung
US5970371A (en) * 1998-07-06 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming sharp beak of poly to improve erase speed in split-gate flash EEPROM

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
WATNABE, H., et al.: Corner-Rounded Shallow Trench Isolation Technology to Reduce the Stress-Induced Tunnel Oxide Leakage Current for Highly Reliable Flash Memories, in: IEDM 1996 (San Francisco, CA,USA, 8-11 Dec. 1996),S.833-836 *

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