DE10034004A1 - Nicht flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften sowie dazugehöriges Herstellungsverfahren - Google Patents

Nicht flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften sowie dazugehöriges Herstellungsverfahren

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Abstract

Die Erfindung betrifft eine nicht flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften sowie ein dazugehöriges Herstellungsverfahren, wobei aktive Bereiche (AA) durch Isolationsgebiete (STI) in einem Halbleitersubstrat (1) ausgebildet sind. An der Oberfläche des aktiven Bereichs (AA) ist eine Schichtenfolge mit zumindest einer Tunnelschicht (TS), einer Speicherschicht (FG), einer dielektrischen Schicht (DS) und einer Steuerschicht (CG) ausgebildet. Der aktive Bereich (AA) besitzt hierbei an der Oberfläche zur Tunnelschicht (TS) zumindest eine scharfe Kante (K), wodurch Feldüberhöhungen realisiert werden und sich bei weitergehenden Integrationsmöglichkeiten verbesserte Programmiereigenschaften ergeben.

Description

Die vorliegende Erfindung bezieht sich auf eine nicht flüch­ tige Halbleiter-Speicherzelle mit verbesserten Programmierei­ genschaften sowie auf ein dazugehöriges Herstellungsverfahren und insbesondere auf Speicherzellen, wie sie z. B. in EPROMS, EEPROMS, FLASH-EPROMS oder FPGAS verwendet werden können.
Eine Vielzahl von Rechnereinheiten bzw. Computer benutzen derzeit magnetische Plattenlaufwerke zum Speichern von größe­ ren Datenmengen. Derartige Plattenlaufwerke bzw. mechanische Speichervorrichtungen benötigen jedoch einen relativ großen Platz und weisen eine Vielzahl von beweglichen Teilen auf. Folglich sind sie störanfällig und besitzen einen beträchtli­ chen Stromverbrauch. Darüber hinaus werden die zukünftigen Rechnereinheiten bzw. Computer sowie andere digitale Geräte wie beispielsweise digitale Kameras oder Palmgeräte immer kleiner, weshalb herkömmliche mechanische Speichereinrichtun­ gen ungeeignet sind.
Als Alternative zu derartigen herkömmlichen mechanischen Speichereinrichtungen haben sich in letzter Zeit nicht flüch­ tige Halbleiterspeichereinrichtungen immer mehr durchgesetzt, wie sie beispielsweise als FLASH-Speicher, EPROM, EEPROM, FPGAS und dergleichen bekannt sind. Derartige wieder be­ schreibbare nicht flüchtige Halbleiter-Speicherzellen, wie sie beispielsweise auch in Chipkarten eingesetzt werden, kön­ nen über einen langen Zeitraum und ohne Verwendung einer Spannungsversorgung Daten abspeichern.
Üblicherweise bestehen derartige Halbleiter-Speicherzellen aus einem Halbleitersubstrat, einer isolierenden Tunnel­ schicht, einer Speicherschicht, einer isolierenden dielektri­ schen Schicht und einer leitenden Steuerschicht. Zur Speiche­ rung von Informationen werden Ladungen von einem im Halblei­ tersubstrat ausgebildeten Kanalbereich über die Tunnelschicht in die ladungsspeichernde Speicherschicht eingebracht. Ver­ fahren zum Einbringen der Ladungen in die Speicherschicht sind beispielsweise Injektion heißer Ladungsträger, Kanalin­ jektion und Fowler-Nordheim-Tunneln.
Zur Verringerung von Isolationsabständen und zur Vereinfa­ chung von sogenannten ON-Chip-Generationen besteht die Not­ wendigkeit, die Spannungen zum Programmieren (Löschen/- Schreiben) von derartigen nicht flüchtigen Halbleiter- Speicherzellen auch bei kleinen Versorgungsspannungen so ge­ ring wie möglich zu halten. Da jedoch eine Dicke der Tunnel­ schicht in diesen Halbleiter-Speicherzellen aus Datenhal­ tungsgründen (retention) und Zuverlässigkeitsgründen auf mi­ nimale Dicken von über 10 nm beschränkt ist, ergeben sich mi­ nimale Tunnelspannungen, die zum Erreichen sinnvoller Pro­ grammierzeiten für die Halbleiter-Speicherzellen nicht unter­ schritten werden dürfen.
Bei herkömmlichen nicht flüchtigen Halbleiter-Speicherzellen wird beispielsweise eine Spannungsreduktion bzw. eine Verbes­ serung der Programmiereigenschaften durch Aufteilung in Wan­ nen bzw. eine Aufteilung der Spannung in eine Substrat- und eine Steuerschicht-Spannung erreicht. Ferner können Substra­ trauhigkeiten oder speziell geformte Kanten zur Feldüberhö­ hung in der ladungsspeichernden Speicherschicht ausgenutzt werden.
Fig. 1 zeigt eine vereinfachte Schnittansicht einer derarti­ gen nicht flüchtigen Halbleiter-Speicherzelle mit scharfen Speicherschichtkanten, wie sie beispielsweise aus der Druck­ schrift US 5,970,371 bekannt ist. Gemäß Fig. 1 ist eine so­ genannte Split-Gate-Zelle dargestellt, bei der eine Steuer­ schicht 140 sowohl unmittelbar über einem Halbleitersubstrat (bzw. Kanalgebiet) 100 als auch mittelbar über einer Spei­ cherschicht 120 und dem Halbleitersubstrat 100 angeordnet ist. Die nicht flüchtige Halbleiter-Speicherzelle besteht im Wesentlichen aus einem Halbleitersubstrat 100, einem Drainge­ biet D, einem Sourcegebiet S, einer Tunnelschicht 110, einer Speicherschicht 120, einer dielektrischen Schicht 130 und ei­ ner Steuerschicht 140. Die Speicherschicht 120 besitzt hier­ bei derart scharfe Kanten S an der Oberseite zur Steuer­ schicht 140 hin, dass sich verbesserte Programmiereigenschaf­ ten ergeben. Genauer gesagt ermöglichen die scharfen Kanten S der Speicherschicht 120 eine Feldüberhöhung, wodurch sich ei­ ne erhebliche Spannungsreduktion ergibt. Nachteilig ist je­ doch bei derartigen herkömmlichen nicht flüchtigen Halblei­ ter-Speicherzellen die schwierige technologische Be­ herrschbarkeit der Kantenherstellung speziell bei Verwendung von Polysilizium für die Speicherschicht 120. Derartige nicht flüchtige Halbleiter-Speicherzellen sowie dazugehörige Ver­ fahren besitzen daher nur eine beschränkte Integrationsfähig­ keit, weshalb sie keine weitergehenden "shrinks" ermöglichen.
Der Erfindung liegt daher die Aufgabe zu Grunde, eine nicht flüchtige Halbleiter-Speicherzelle mit verbesserten Program­ miereigenschaften sowie ein dazugehöriges Herstellungsverfah­ ren zu schaffen, die auf einfache Weise eine weitergehende Integration ermöglicht.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der Halblei­ ter-Speicherzelle durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Pa­ tentanspruchs 5 gelöst.
Insbesondere durch die Verwendung einer scharfen Kante eines aktiven Bereichs an der Oberfläche zur Tunnelschicht hin er­ gibt sich bei gleich bleibenden oder verbesserten Program­ miereigenschaften die Möglichkeit zu weiteren Shrinks bzw. zu einer höheren Integrationsdichte.
Vorzugsweise wird die scharfe Kante an einem Übergang zum Isolationsgebiet ausgebildet, welches durch eine flache Gra­ benisolierung realisiert ist. Durch eine derartige Realisie­ rung lassen sich scharfe Kanten exakt und reproduzierbar un­ terhalb einer Speicherschicht ausbilden, wodurch ein Program­ mieren mittels Fowler-Nordheim-Tunneln bei stark verringerten Einsatzspannungen ermöglicht wird.
Vorzugsweise wird beim Verfahren zur Herstellung der nicht flüchtigen Halbleiter-Speicherzelle nach dem Ausbilden von Isolationsgräben eine thermische Oxidation durchgeführt, wo­ bei unter Verwendung einer noch vorhandenen Maskenschicht die scharfen bzw. spitzen Kannten im aktiven Bereich ausgebildet werden. Ein derartiger Verfahrensschritt lässt sich relativ leicht in bereits existierende Standardprozesse integrieren, wodurch sich die Kosten bei der Herstellung weiter verrin­ gern.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand eines Ausführungsbei­ spiels unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Fig. 1 eine vereinfachte Schnittansicht einer herkömmlichen nicht flüchtigen Halbleiter-Speicherzelle;
Fig. 2 eine vereinfachte Draufsicht der erfindungsgemäßen nicht flüchtigen Halbleiter-Speicherzelle;
Fig. 3 eine vereinfachte Schnittansicht der erfindungsgemä­ ßen nicht flüchtigen Halbleiter-Speicherzelle gemäß einem Schnitt A/A' in Fig. 2;
Fig. 4 eine vereinfachte Schnittansicht der erfindungsgemä­ ßen nicht flüchtigen Halbleiter-Speicherzelle gemäß einem Schnitt B/B' in Fig. 2;
Fig. 5 eine vergrößerte Detailansicht der erfindungsgemäßen nicht flüchtigen Halbleiter-Speicherzelle gemäß Fig. 4; und
Fig. 6A bis 6H vereinfachte Schnittansichten zur Veran­ schaulichung eines Herstellungsverfahrens der erfindungsgemäßen nicht flüchtigen Halbleiter-Speicherzelle.
Fig. 2 zeigt eine vereinfachte Draufsicht der erfindungsge­ mäßen nicht flüchtigen Halbleiter-Speicherzelle. Hierbei sind in einem Halbleitersubstrat aktive Bereiche AA durch Isolati­ onsgebiete STI (STI, shallow trench isolation) ausgebildet bzw. voneinander getrennt. Vorzugsweise werden die Isolationsgebiete STI durch eine flache Grabenisolierung reali­ siert, wobei jedoch auch andere Isolierungen verwendet werden können. Zur Ausbildung der Halbleiter-Speicherzelle wird dem streifenförmig ausgebildeten aktiven Bereich AA im Wesentli­ chen senkrecht eine Schichtenfolge mit zumindest einer Spei­ cherschicht FG, einer nicht dargestellten dielektrischen Schicht und einer Steuerschicht CG überlagert. Zwischen der Speicherschicht FG und dem aktiven Bereich AA befindet sich darüber hinaus eine nicht dargestellte isolierende Tunnel­ schicht, welche ein Fowler-Nordheim-Tunneln ermöglicht.
In Fig. 2 ist eine sogenannte Eintransistor-Halbleiter- Speicherzelle dargestellt, bei der ein Speichertransistor identisch ist mit einem Programmiertransistor (Schrei­ ben/Löschen). Ein Tunnelfensterbereich TF ist hierbei durch die Fläche des aktiven Bereichs AA festgelegt, die über die nicht dargestellte Tunnelschicht von der ladungsspeichernden Speicherschicht FG beabstandet ist.
Gemäß Fig. 2 wird nunmehr zumindest ein Übergang zwischen dem Isolationsgebiet STI und dem aktiven Bereich AA im Tun­ nelfensterbereich TF derart ausgebildet, dass sich eine scharfe Kante K ergibt, die zur Oberfläche der Tunnelschicht bzw. zur ladungsspeichernden Speicherschicht FG hin zeigt. Eine detaillierte Beschreibung dieser Kante K wird nachfol­ gend anhand von Fig. 4 und 5 im Einzelnen gegeben.
Zunächst wird jedoch anhand von Fig. 3 eine vereinfachte Schnittansicht entlang eines Schnitts A/A' in Fig. 2 be­ schrieben, wobei gleiche Bezugszeichen gleiche Elemente bzw. Schichten wie in Fig. 2 beschreiben.
Vorzugsweise besteht das Halbleitersubstrat 1 aus Si, SiGe, SiC, SOI, GaAs oder einem sonstigen III-V-Halbleiter. Die durch beispielsweise einen STI-Prozess (shallow trench isola­ tion) ausgebildeten in Fig. 3 nicht dargestellten Isolati­ onsgebiete definieren die aktiven Bereiche AA, welche für je­ de Halbleiter-Speicherzelle ein Draingebiet D und ein Source­ gebiet S besitzen. Zwischen dem Draingebiet D und dem Source­ gebiet S befindet sich an der Oberfläche des aktiven Bereichs AA eine sehr dünne Tunnelschicht TS, die vorzugsweise als isolierende Oxidschicht ausgebildet ist. Die darüber liegende Speicherschicht FG (floating gate) besteht vorzugsweise aus einer leitenden Polysiliziumschicht und dient der Ladungs­ speicherung in der Halbleiter-Speicherzelle. Die Speicher­ schicht FG kann jedoch auch aus anderen ladungsspeichernden Materialien bestehen.
Zur Isolierung von der Steuerschicht CG befindet sich zwi­ schen der Speicherschicht FG und der Steuerschicht CG eine isolierende dielektrische Schicht DS, die vorzugsweise aus einer ONO-Schichtenfolge oder einer sonstigen dielektrischen Schicht besteht. Vorzugsweise werden für die dielektrische Schicht DS Materialien mit hoher relativer Dielektrizitäts­ konstante verwendet wie beispielsweise WOx und/oder TiO2. Auf diese Weise lässt sich ein kapazitiver Koppelfaktor, der sich aus dem kapazitiven Verhältnis der Kapazität CFG-CG zu (CFG-CG + CFG-Substrat) ergibt, wesentlich verbessern. Die Steuerschicht CG besteht beispielsweise aus einer Metallschicht oder einer weiteren hochdotierten Polysiliziumschicht.
Das Schaltverhalten des in Fig. 3 dargestellten Feldeffekt­ transistors wird im Wesentlichen durch die in der Speicher­ schicht FG abgelegten Ladungen bestimmt, wodurch sich die Funktion der nicht flüchtigen Halbleiter-Speicherzelle ergibt. Da die Funktionsweise derartiger nicht flüchtiger Halb­ leiter-Speicherzellen allgemein bekannt sind, wird auf eine detaillierte Beschreibung nachfolgend verzichtet.
Wesentlich für die vorliegende Erfindung ist jedoch die in Fig. 4 dargestellte besondere Form der Kanten K im aktiven Bereich AA.
Fig. 4 zeigt eine vereinfachte Schnittansicht der erfin­ dungsgemäßen nicht flüchtigen Halbleiter-Speicherzelle gemäß einem Schritt B/B' in Fig. 2, wobei gleiche Bezugszeichen wiederum gleiche oder ähnliche Schichten bzw. Elemente be­ zeichnen und auf eine detaillierte Beschreibung nachfolgend verzichtet wird. Der durch Isolationsgebiete bzw. flache Gra­ benisolierungen STI ausgebildete mesaförmige aktive Bereich AA besitzt vorzugsweise an seinen Übergängen zur Grabeniso­ lierung STI scharfe Kanten K, die an der Oberfläche des Sub­ strats 1 zur Tunnelschicht TS hin zeigen. Typischerweise be­ sitzen die Kanten K einen Abstand, der einer Breite des akti­ ven Bereichs AA entspricht. Die Tunnelschicht TS überlagert hierbei die Oberfläche des aktiven Bereichs AA mit seinen scharfen Kanten K und verbindet jeweilige benachbarte Grabe­ nisolierungen STI miteinander. Vorzugsweise besteht die Tun­ nelschicht TS aus einer isolierenden Siliziumoxidschicht und besitzt eine Dicke von mindestens 6, typisch um die 10 nm.
An der Oberfläche der Tunnelschicht TS bzw. der Grabenisolie­ rungen STI wird eine ladungsspeichernde Speicherschicht FG derart abgeschieden und strukturiert, dass sie über den akti­ ven Bereich AA und dessen scharfe Kanten K hinausragt bzw. diese überlappt. Auf diese Weise erhält man bei einem Pro­ grammiervorgang mittels Fowler-Nordheim-Tunneln eine Feldüberhöhung an den scharfen Kanten K, wodurch sich eine wesentliche Reduzierung der benötigten Programmierspannungen ergibt und sich die Programmiereigenschaften dadurch verbes­ sern. Eine derartige verringerte Spannung ermöglicht wiederum höhere Integrationsdichten wodurch Speicherschaltungen mit einer außerordentlich hohen Kapazität geschaffen werden kön­ nen. Darüber hinaus wird jedoch auch durch die verringerten Programmierspannungen ein Leistungsverbrauch reduziert, wo­ durch sich wiederum verbesserte Zellkonzepte in Halbleiter­ speichern realisieren lassen.
Fig. 5 zeigt eine vergrößerte Schnittansicht der Kante K in Fig. 4, wobei wiederum gleiche Bezugszeichen gleiche oder ähnliche Elemente bzw. Schichten bezeichnen und auf eine de­ taillierte Beschreibung nachfolgend verzichtet wird. Gemäß Fig. 5 tritt beim Fowler-Nordheim-Programmieren bzw. - Tunneln, d. h. Schreiben oder Löschen, eine Feldüberhöhung an dieser spitzen Kante K auf, so dass bereits bei sehr geringen Spannungen Elektronen vom Silizium bzw. vom aktiven Bereich AA des Halbleitersubstrats 1 zur Speicherschicht FG (floating gate) tunneln können. Die Feldüberhöhung gemäß Fig. 5 ergibt sich im Wesentlichen aus der geometrischen Form der sich ge­ genüber liegenden Speicherschicht FG und der spitzen Kante K des aktiven Bereichs AA. Im Gegensatz zu den herkömmlichen runden Ecken des aktiven Bereichs AA ermöglichen somit diese scharfen bzw. spitzen Kanten K bei im Wesentlichen gleich bleibenden Tunnelschichtdicken eine Verringerung der Program­ mierspannungen, wodurch sich die Programmiereigenschaften weiter verbessern.
Ein weiterer wesentlicher Vorteil liegt jedoch bei der in Fig. 1 dargestellten nicht flüchtigen Halbleiter-Speicherzelle in der weiter gehenden Integrationsfähigkeit der erfindungsgemäßen Halbleiter-Speicherzelle, wie die nachfolgenden Ver­ fahrensschritte verdeutlichen.
Fig. 6A bis 6H zeigen vereinfachte Schnittansichten zur Veranschaulichung der jeweiligen Herstellungsschritte für die nicht flüchtige Halbleiter-Speicherzelle gemäß der vorliegen­ den Erfindung, wobei gleiche Bezugszeichen wiederum gleiche oder ähnliche Schichten und Elemente darstellen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
Gemäß Fig. 6A wird zunächst auf dem Halbleitersubstrat 1 ei­ ne Pad-Oxidschicht 2 und eine Pad-Nitridschicht 3 als Masken­ schicht ausgebildet. In einem nachfolgenden Schritt wird ge­ mäß Fig. 6B diese Maskenschicht strukturiert, wobei bei­ spielsweise herkömmliche fotolithographische Verfahren ver­ wendet werden. Gemäß Fig. 6C werden nachfolgend vorzugsweise in einem STI-Prozess flache Gräben unter Verwendung der Mas­ kenschichten 2 und 3 im Halbleitersubstrat 1 ausgebildet, wo­ durch sich der aktive Bereich AA ergibt. Die jeweils verwen­ deten Ätzverfahren werden hierbei nicht näher beschrieben, da sie im Wesentlichen standardisierte Verfahren zur Herstellung von Isolationsgebieten bzw. flachen Grabenisolierungen dar­ stellen.
Gemäß Fig. 6D erfolgt jedoch nunmehr ein thermisches Oxidie­ ren der Isolationsgräben zumindest in einem später auszubil­ denden Tunnelfensterbereich, wodurch eine Graben-Isolations­ schicht 4 ausgebildet wird. Durch die thermische Oxidation der Isolationsgräben werden insbesondere die Flanken des ak­ tiven Bereichs AA in eine isolierende Schicht umgewandelt, bei der eine Breite des verbleibenden Halbleitermaterials im aktiven Bereich nach unten hin verringert wird. Die auf dem aktiven Bereich verbleibende Maskenschicht mit ihrer Pad- Oxidschicht 2 und Pad-Nitridschicht 3 wirkt hierbei derart als kantenbildende Maske, dass in ihrer Nähe eine geringere Oxidation stattfindet als in weiter entfernten (tieferen) Be­ reichen. Auf diese Weise werden die in Fig. 6D dargestellten scharfen Kanten K an der Oberfläche des aktiven Bereichs AA realisiert. Eine jeweilige Dicke (gestrichelte Linien) der Graben-Isolationsschicht 4 wird vorzugsweise durch die Zeit und die Temperatur der thermischen Oxidation festgelegt. Durch die Ausbildung dieser Graben-Isolationsschicht bzw. des sogenannten Liners 4 können folglich scharfe Kanten K bei sehr kleinen Strukturgrößen mit hoher Präzision und bei guter Wiederholbarkeit an der Oberfläche des aktiven Bereichs AA ausgebildet werden.
Gemäß Fig. 6E werden in einem nachfolgenden Verfahrens­ schritt die Isolationsgräben mit vorzugsweise einem TEOS-SiO2 aufgefüllt und anschließend planarisiert. Im Verfahrens­ schritt gemäß Fig. 6F erfolgt ein Entfernen der strukturier­ ten Maskenschicht bzw. der noch verbleibenden Pad-Nitrid­ schicht 3 und Pad-Oxidschicht 2. Gemäß Fig. 6G wird in der derart ausgebildeten Vertiefung bzw. an der Oberfläche des aktiven Bereichs AA nunmehr die Tunnelschicht TS ausgebildet.
Vorzugsweise wird die Tunnelschicht TS durch thermische Oxi­ dation bei einer Temperatur unterhalb von 1100 Grad Celsius ausgebildet, wodurch sich eine weiter verstärkte Spitzenaus­ bildung bzw. Schärfung der Kanten K im aktiven Bereich AA er­ gibt. Genauer gesagt legt sich bei dieser Oxidation eine bis auf die Kantenbereiche nahezu gleichmäßig dicke Tunneloxid­ schicht TS über die Oberfläche des aktiven Bereichs AA und die scharfen Kanten K, wodurch man eine äußerst zuverlässige und widerstandsfähige Tunnelschicht TS erhält. Die benachbarten Isolationsgebiete STI werden dadurch miteinander verbun­ den.
Zur Vervollständigung der nicht flüchtigen Halbleiter-Spei­ cherzelle wird gemäß Fig. 6H in einem nachfolgenden Schritt die Speicherschicht FG vorzugsweise als hochdotierte Polysi­ liziumschicht abgeschieden und derart strukturiert, dass die Kanten K des aktiven Bereichs AA innerhalb bzw. unterhalb der Speicherschicht FG liegen. Durch nicht dargestelltes Abschei­ den der dielektrischen Schicht DS und beispielsweise der me­ tallischen Steuerschicht CG wird die Halbleiter-Speicherzelle vervollständigt.
Insbesondere durch das Ausbilden der scharfen Kanten K im ak­ tiven Bereich AA mittels eines herkömmlichen STI-Prozesses mit anschließender Glättung bzw. Ausbildung von Graben- Isolationsschichten 4 können auch für weitergehende Integra­ tionsdichten bzw. Shrinks reproduzierbare Halbleiter- Speicherzellen mit Feldüberhöhung realisiert werden, wodurch sich bei verringertem Flächenbedarf weiter verbesserte Pro­ grammiereigenschaften ergeben. Durch die zusätzliche thermi­ sche Oxidation zum Ausbilden der Tunnelschicht TS kann diese Kantenausbildung weiter präzisiert und verbessert werden, wo­ durch sich die Versorgungsspannungen bei derartigen Halblei­ ter-Speicherzellen auf ein besonders geringes Maß reduzieren lassen. Der Leistungsverbrauch wird dadurch wesentlich ver­ ringert, wobei sich gleichzeitig der Aufwand für dazugehörige Ansteuerschaltungen vereinfacht.
Die Erfindung wurde vorstehend anhand einer Eintransistor- Halbleiter-Speicherzelle beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst vielmehr alle weiteren nicht flüchtigen Halbleiter-Speicherzellen wie z. B. Splitgate- Zellen, Speicherzellen mit getrennten Speicher- und Program­ miertransistoren, FPGAS usw.

Claims (10)

1. Nicht flüchtige Halbleiter-Speicherzelle mit verbesserten Programmiereigenschaften mit:
einem durch Isolationsgebiete (STI) in einem Halbleitersub­ strat (1) ausgebildeten aktiven Bereich (AA); und
einer an einer Oberfläche des Halbleitersubstrats (1) ausge­ bildeten Schichtenfolge mit zumindest einer Speicherschicht (FG), einer dielektrischen Schicht (DS) und einer Steuer­ schicht (CG), wobei
zumindest ein Teil von sich überlappenden Bereichen des akti­ ven Bereichs (AA) und der Schichtenfolge (FG, DS, CG) einen Tunnelfensterbereich (TF) mit einer Tunnelschicht (TS) aus­ bildet,
dadurch gekennzeichnet, dass zumindest im Tunnelfensterbereich (TF) der aktive Bereich (AA) eine scharfe Kante (K) an der Oberfläche zur Tunnelschicht (TS) hin aufweist.
2. Nicht flüchtige Halbleiter-Speicherzelle nach Patentan­ spruch 1, dadurch gekennzeichnet, dass die schar­ fe Kante (K) an einem Übergang zum Isolationsgebiet (STI) ausgebildet ist.
3. Nicht flüchtige Halbleiter-Speicherzelle nach Patentan­ spruch 1 oder 2, dadurch gekennzeichnet, dass die Isola­ tionsgebiete (STI) flache Grabenisolierungen darstellen.
4. Nicht flüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass sie eine Eintransistor-Halbleiter-Speicherzelle darstellt.
5. Verfahren zur Herstellung einer nicht flüchtigen Halblei­ ter-Speicherzelle mit verbesserten Programmiereigenschaften mit den Schritten:
  • a) Ausbilden einer Maskenschicht (2, 3) auf einem Halblei­ tersubstrat (1);
  • b) Strukturieren der Maskenschicht (2, 3);
  • c) Ausbilden von Isolationsgräben zur Realisierung eines aktiven Bereiches (AA);
  • d) thermisches Oxidieren der Isolationsgräben zumindest in einem Tunnelfensterbereich (TF) zur Realisierung einer Graben-Isolationsschicht (4);
  • e) Auffüllen der Isolationsgräben mit Isoliermaterial zur Realisierung eines Isolationsgebietes (STI);
  • f) Entfernen der strukturierten Maskenschicht (2, 3);
  • g) Ausbilden einer Tunnelschicht (TS) an der Oberfläche des aktiven Bereichs (AA) zumindest im Tunnelfensterbereich (TF); und
  • h) Ausbilden und Strukturieren einer Speicherschicht (FG), einer dielektrischen Schicht (DS) und einer Steuer- Schicht (CG).
6. Verfahren nach Patentanspruch 5, dadurch gekennzeichnet, dass in Schritt a) eine Padschicht mit einer Pad-Oxidschicht (2) und einer Pad-Nitridschicht (3) ausgebildet wird.
7. Verfahren nach Patentanspruch 5 oder 6, dadurch gekennzeichnet, dass in den Schritten c) und e) eine flache Grabenisolierung (STI) ausgebildet wird.
8. Verfahren nach einem der Patentansprüche 5 bis 7, dadurch gekennzeichnet, dass in Schritt d) ein Liner als Graben-Isolationsschicht (4) ausgebildet wird.
9. Verfahren nach einem der Patentansprüche 5 bis 8, dadurch gekennzeichnet, dass in Schritt g) die Tunnelschicht (TS) thermisch ausgebildet wird.
10. Verfahren nach einem der Patentansprüche 5 bis 8, dadurch gekennzeichnet, dass in Schritt g) die Tunnelschicht (TS) in einem Abscheideprozess ausge­ wird.
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