EP1192652A1 - Vefahren zur herstellung einer nichtflüchtigen halbleiter-speicherzelle mit separatem tunnelfenster - Google Patents
Vefahren zur herstellung einer nichtflüchtigen halbleiter-speicherzelle mit separatem tunnelfensterInfo
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- EP1192652A1 EP1192652A1 EP00943661A EP00943661A EP1192652A1 EP 1192652 A1 EP1192652 A1 EP 1192652A1 EP 00943661 A EP00943661 A EP 00943661A EP 00943661 A EP00943661 A EP 00943661A EP 1192652 A1 EP1192652 A1 EP 1192652A1
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Abstract
Die Erfindung betrifft ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle (SZ) mit separater Tunnelfenster-Zelle (TF), wobei ein Tunnelgebiet (TG) unter Verwendung der Tunnelfenster-Zelle (TF) als Maske in einem späten Implantationsschritt durch eine Tunnelimplantation (IT) ausgebildet wird. Dadurch erhält man eine Speicherzelle mit geringem Flächenbedarf und einer hohen Anzahl von Programmier/Lösch-Zyklen.
Description
Beschreibung
Verfahren zur Herstellung einer nichtfluchtigen Halbleiter- Speicherzelle mit separatem Tunnelfenster
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer nichtfluchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster und insbesondere auf ein Verfahren zur Herstellung einer EEPROM-Zelle mit geringem Flachen- bedarf und einer hohen Anzahl von Programmier/Losch-Zyklen.
Wiederbeschreibbare nichtfluchtige Halbleiter-Speicherzellen gewinnen in hochintegrierten Schaltungen zunehmend an Bedeutung, da sie beispielsweise in Chipkarten veränderbare Daten über einen langen Zeitraum und ohne Verwendung einer Spannungsversorgung speichern können.
Je nach Art der verwendeten nichtfluchtigen Halbleiter-Speicherzellen unterscheidet man grundsatzlich zwischen EEPROMs, EPROMs und FLASH-EPROM-Speichern.
Figur 5 zeigt eine Schnittansicht einer herkömmlichen EEPROM- Speicherzelle SZ, die im wesentlichen aus einer Tunnelfenster-Zelle TF und einer Transistor-Speicherzelle TZ besteht. Gemäß Figur 5 besteht die Transistor-Speicherzelle TZ aus einer relativ dicken und gegenüber Leckstromen unempfindlichen Gateschicht 3, einer darüber angeordneten Floatmg-Gate- Schicht 5, einer dielektrischen Schicht 6 und einer Steuerelektrodenschicht 7. Eine in der Floating-Gate-Schicht 5 em- gebrachte Ladung bestimmt hierbei das Schaltverhalten des entsprechenden Feldeffekttransistors, der über Source/Dram- Gebiete 1 und die Steuerelektrodenschicht 7 angesteuert wird. Zum Einbringen der Ladungen in die Floating-Gate-Schicht 5 besitzt die Speicherzelle die Tunnelfenster-Zelle TF, die im wesentlichen die gleiche Schichtfolge wie die Transistor- Speicherzelle TZ aufweist, wobei jedoch eine isolierende Schicht zwischen einem Halbleitersubstrat 100 und der Floa-
tmg-Gate-Schicht 5 aus einer sehr dünnen Tunnelschicht 4 besteht .
Bei der Herstellung dieser herkömmlichen EEPROM-Speicherzelle SZ wird zunächst eine Ionenimplantation im Bereich der Tunnelfenster-Zelle TF zum Ausbilden eines homogenen Tunnelge- bietes 2' durchgeführt. Anschließend werden die isolierende Tunnelschicht 4 bzw. Gateschicht 3 sowie die Floating-Gate- Schicht 5, dielektrische Schicht 6 und die Steuerelektroden- schicht 7 aufgebracht. Abschließend werden durch eine (oder mehrere) weitere Ionenimplantation die Source/Dram-Gebiete 1 selbstjustierend unter Verwendung der Speicherzelle SZ als Maske im Halbleitersubstrat 100 ausgebildet. Auf diese Weise erhalt man eine äußerst hochwertige wiederbeschreibbare nichtfluchtige Halbleiter-Speicherzelle, die eine sehr gute
„Endurance" aufweist. Die „Endurance" gibt hierbei die Anzahl der Programmier/Losch-Zyklen an und liegt bei derartigen herkömmlichen EEPROMs üblicherweise bei ca. 10 Zyklen.
Nachteilig ist bei diesen herkömmlichen EEPROMs jedoch der hohe Flachenbedarf für die Speicherzelle SZ, weshalb sie n hochintegrierten Schaltungen nur bedingt zum Einsatz kommt.
Demgegenüber besitzen FLASH-EPROM-Speicherzellen einen außer- ordentlich geringen Flachenbedarf. Figur 6 zeigt eine Schnittansicht einer herkömmlichen FLASH-EPROM-Speicherzelle, wobei auf einem Halbleitersubstrat 100 eine Tunneloxidschicht 4, eine Floating-Gate-Schicht 5, eine dielektrische Schicht 6 und eine Steuerelektrodenschicht 7 stapelformig aufgebracht werden. Zum Ausbilden eines Tunneigebiets in einem Tunnelfen- sterbereich TF' der FLASH-EPROM-Speicherzelle werden unter Verwendung der stapelformigen Speicherzelle selbstjustierend Implantationsgebiete 2 im Halbleitersubstrat 100 ausgebildet. Anschließend werden Source/Dram-Gebiete 1 unter Verwendung der Speicherzelle und zusätzlicher Hilfsschichten bzw. Spacer 8 m das Halbleitersubstrat 100 selbst ustierend eingebracht. Bei dieser herkömmlichen FLASH-EPROM-Speicherzelle wird in
ahnlicher Weise wie bei der vorstehend beschriebenen EEPROM- Speicherzelle Ladung durch beispielsweise Injektion heißer Ladungsträger und/oder Fowler-Nordheim-Tunneln im Tunnelfensterbereich TF' über die Tunnelschicht 4 m die Floating- Gate-Schicht 5 gebracht. Die so eingebrachten Ladungsträger bestimmen anschließend das Schaltverhalten eines Transistorzellenbereichs TZ' .
Trotz des wesentlich geringeren Flachenbedarfs dieser her- kommlichen FLASH-EPROM-Speicherzelle besitzt diese Art von nichtfluchtiger Speicherzelle einen wesentlichen Nachteil dahingehend, daß ihre „Endurance", d. h. Anzahl der Programmier/Losch-Zyklen wesentlich geringer ist als die der herkömmlichen EEPROM-Speicherzelle gemäß Figur 4. Üblicherweise liegt die Endurance dieser FLASH-EPROM-Speicherzellen bei ca. 103 Zyklen.
Ein weiterer Nachteil dieser wiederbeschreibbaren herkömmlichen nichtfluchtigen Speicherzellen besteht darin, daß sie nur bedingt in einer gemeinsamen integrierten Schaltung kombiniert werden können. Dies liegt insbesondere daran, daß die gemäß Figur 5 vorab durchgeführte Implantation des Tunnelgebiets 2' die Dicke der nachfolgend ausgebildeten Tunnelschicht 4 beeinflußt. Genauer gesagt wird bei Verwendung des gleichen Herstellungsprozesses eine Tunnelschicht 4 für eine Tunnelfenster-Zelle TF gemäß Figur 5 eine andere Dicke aufweisen als in der FLASH-EPROM-Speicherzelle gemäß Figur 6. Ferner ist das Implantationsgebiet 2' gemäß Figur 5 sehr empfindlich gegenüber einer thermischen Nachbehandlung, wahrend das Implantationsgebiet 2 gemäß Figur 6 erst zu einem relativ spaten Zeitpunkt im Herstellungsprozeß ausgebildet wird. Dadurch ergeben sich für die in der gleichen integrierten Schaltung ausgebildeten Speicherzellen gemäß Figur 4 und Figur 5 unterschiedliche Programmier/Losch-Spannungen.
Ferner ist aus der Druckschrift US 5,565,371 ein Verfahren zur Herstellung einer nichtfluchtigen Halbleiter-
Speicherzelle mit separatem Tunnelfenster bekannt, bei dem ein Programmieren der Transistor-Speicherzelle über Injektion heißer Ladungsträger erfolgt und ein Löschen der Transistor- Speicherzelle über Fowler-Nordheim-Tunneln durchgeführt wird. Nachteilig ist hierbei jedoch der außerordentlich hohe Flächenbedarf sowie die Einführung einer Vielzahl von nichtstan- dardisierten Herstellungsprozessen. Eine Kombination dieses Verfahrens mit herkömmlichen Verfahren ist daher nicht möglich.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster zu schaffen, welches unter Verwendung von Standardprozessen den Flächenbedarf der Spei- cherzelle verringert und gleichzeitig die „Endurance" verbessert .
Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.
Insbesondere durch das Ausbilden von Tunnelgebieten im aktiven Gebiet der Tunnelfenster-Zellen nach dem Ausbilden der Tunnelschicht kann eine nichtflüchtige Halbleiter-Speicherzelle erzeugt werden, die hinsichtlich ihrer Endurance, d.h. Programmier/Lösch-Zyklen gleichwertig mit einer herkömmlichen EEPROM-Zelle, jedoch bezüglich ihres Flächenbedarfs wesentlich verbessert ist. Darüber hinaus kann eine derart hergestellte Speicherzelle problemlos mit herkömmlichen FLASH- EPROM-Speicherzellen unter Verwendung von Standardprozessen in einer gemeinsamen integrierten Schaltung realisiert werden. Die Einsatzspannungen (Programmier-/Lösch/Lese- Spannungen) können hierbei für die verschiedensten nichtflüchtigen Halbleiter-Speicherzellenformen gleich sein.
Vorzugsweise werden die Tunnelgebiete selbstjustierend unter Verwendung von zumindest einer Schicht der Tunnelfenster- Zelle mittels Implantation ausgebildet. Insbesondere bei
hochintegrierten Schaltungen mit Strukturgroßen < 1 μm können auf diese Weise Speicherzellen einfach und zuverlässig hergestellt werden. Die Implantation kann hierbei vertikal und/oder schräg unter die Tunnelschicht erfolgen, wobei sich Implantationsgebiete vollständig unterhalb der Tunnelschicht berühren oder derart nahe zueinander ausgebildet werden, daß bei Anlegen einer Betriebsspannung ihre Raumladungszonen einen sogenannten Punch-Through-Effekt durchführen. Auf diese Weise erhalt man ein sehr homogenes Tunnelgebiet unterhalb der Tunnelschicht, das vergleichbar ist mit einem vorab implantierten Tunnelgebiet, weshalb sich beim Programmieren/Loschen gleichmaßige Feldstarken einstellen und die „Endurance" verbessert wird.
Vorzugsweise wird ein Floating-Gate-Verbindungsbereich und ein Steuerelektroden-Verbindungsbereich gleichzeitig mit den dazugehörigen Floating-Gate-Schichten und Steuerelektrodenschichten der Tunnelfenster-Zelle und der Transistor- Speicherzelle ausgebildet, wodurch eine weitere Vereinfachung des Herstellungsprozesses sichergestellt ist.
In den weiteren Unteranspruchen s nd vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausfuhrungsbeispielen unter Bezugnahme auf die Zeichnung naher beschrieben.
Es zeigen:
Figur 1 eine Schnittansicht einer nichtfluchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster gemäß einem ersten Ausfuhrungsbeispiel;
Figur 2 eine vergrößerte Schnittansicht einer in Figur 1 dargestellten Tunnelfenster-Zelle gemäß dem ersten
Ausfuhrungsbeispiel;
Figur 3 eine vergrößerte Schnittansicht einer Tunnelfenster-Zelle gemäß einem zweiten Ausführungsbeispiel;
Figur 4 eine vergrößerte Schnittansicht einer Tunnelfen- ster-Zelle gemäß einem dritten Ausführungsbeispiel;
Figur 5 eine Schnittansicht einer EEPROM-Speicherzelle gemäß dem Stand der Technik; und
Figur 6 eine Schnittansicht einer FLASH-EPROM-Speicherzelle gemäß dem Stand der Technik.
Figur 1 zeigt eine schematische Schnittansicht einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfen- ster gemäß einem ersten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen gleiche oder ähnliche Schichten bzw. Komponenten wie in Figuren 5 und 6, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
Gemäß Figur 1 sind auf einem Halbleitersubstrat 100 eine
Transistor-Speicherzelle TZ, eine Tunnelfenster-Zelle TF und ein Verbindungsbereich VB ausgebildet. Die Transistor- Speicherzelle TZ, der Verbindungsbereich VB und die Tunnelfenster-Zelle TF stellen hierbei eine eigentliche Speicher- zelle SZ dar. Vorzugsweise besteht das Halbleitersubstrat 100 aus Si, es kann jedoch auch einen III-V-Verbundhalbleiter oder ein sonstiges Halbleitersubstrat aufweisen. Die Speicherzelle SZ kann beispielsweise als PMOS-Zelle, als NMOS- Zelle oder als CMOS-Zellen im Halbleitersubstrat 100 reali- siert werden, wobei entsprechende p- und/oder n-Wannen vorgesehen sind.
Gemäß Figur 1 besteht die Transistor-Speicherzelle TZ aus einer isolierenden Gateschicht 3, wie z. B. thermisch ausgebil- deten Si02. Über der Gateschicht 3 befindet sich eine leitende Floating-Gate-Schicht 5 (poly-Si) zum Speichern von Ladungen. Entsprechend der in der Floating-Gate-Schicht 5 gespei-
cherten Ladungen wird ein unterhalb der Gateschicht 3 befindliches Kanalgebiet KG leitend oder nichtleitend, wodurch beim Lesen der Speicherzelle SZ die logischen Informationen 0 bzw. 1 ausgelesen werden können. Zum Ansteuern der Transistor- Speicherzelle TZ bzw. Speicherzelle SZ ist eine Steuerelektrodenschicht 7 vorgesehen, die durch eine dielektrische Schicht 6 von der Floating-Gate-Schicht 5 isoliert ist. Auf diese Weise kann die in der Floating-Gate-Schicht 5 gehaltene Ladung weder in das Halbleitersubstrat 100 noch in die Steu- erelektrodenschicht 7 abfließen. Von der Transistor-Speicherzelle TZ beabstandet befindet sich gemäß Figur 1 eine Tunnelfenster-Zelle TF, die über einen Verbindungsbereich VB mit der Transistor-Speicherzelle TZ in Verbindung steht und dem Schreiben/Löschen über beispielsweise Injektion heißer La- dungsträger und/oder Fowler-Nordheim-Tunneln dient.
Die Tunnelfenster-Zelle TF besteht vorzugsweise aus den gleichen Schichten wie die Transistor-Speicherzelle TZ, wobei lediglich eine Tunnelschicht 4 eine für das Tunneln ausreichend geringe Dicke aufweist. Die Tunnelschicht 4 besteht vorzugsweise aus einer Tunneloxidschicht wie z.B. Si02. Eine darüber liegende Tunnelfenster-Floating-Gate-Schicht T5 besteht vorzugsweise aus dem gleichen Material wie die Floating-Gate- Schicht 5 der Transistor-Speicherzelle TZ und ist über eine dielektrische Tunnelfenster-Schicht T6 von der elektrisch leitenden Tunnelfenster-Steuerelektrodenschicht T7 isoliert. Die dielektrische Tunnelfenster-Schicht T6 besteht wie die dielektrische Schicht 6 vorzugsweise aus einer ONO (Oxid/Nitrid/Oxid) -Schichtenfolge, wobei sie jedoch auch aus einer weiteren isolierenden dielektrischen Schicht bestehen kann. Die leitende Tunnelfenster-Steuerelektrodenschicht T7 sowie die leitende Tunnelfenster-Floating-Gate-Schicht T5 bestehen wie die Steuerelektrodenschicht 7 und die Floating- Gate-Schicht 5 vorzugsweise aus Poly-Si, können jedoch auch aus einem anderen leitenden und/oder ladungsspeichernden Material bestehen.
Der Verbindungsbereich VB besteht üblicherweise aus der gleichen Schichtenfolge wie die Transistor-Speicherzelle TZ oder die Tunnelfenster-Zelle TF, wobei im wesentlichen die Steuer- elektrodenschicht 7 über einen Steuerelektroden-Verbmdungs- bereich VB7 mit der Tunnelfenster-Steuerelektrodenschicht T7 und die Floating-Gate-Schicht 5 über einen Floating-Gate- Verbindungsbereich VB5 mit der Tunnelfenster-Floating-Gate- Schicht T5 m Verbindung steht. Der Ξteuerelektroden-Ver- bindungsbereich 7 und der Floatmg-Gate-Verbindungsbereich 5 kann jedoch auch über metallisch leitende Bahnen und/oder
Diffusionsgebiete im Halbleitersubstrat 100 realisiert werden.
Wesentlich für die vorliegende Erfindung ist insbesondere die voneinander getrennte Ausbildung der Transistor-Speicherzelle TZ und der Tunnelfenster-Zelle TF, die beispielsweise durch eine geeignete Atzung und/oder Fotolithographie realisiert werden kann. Die Tunnelfenster-Zelle TF kann hierbei einen Vorsprung, eine Nase oder eine sonstige geometrische Struktur aufweisen, bei der vorzugsweise eine beidseitige Implantation mit einer Tunnelimplantation Iτ möglich ist.
Gem ß Figur 1 wird demzufolge ein Tunnelgebiet TG durch eine im Herstellungsprozeß relativ spat durchgeführte Tunnelim- plantation Iτ ausgebildet, die vorzugsweise einer Tunnelimplantation bei gleichzeitig hergestellten FLASH-EPROM-Speicherzellen entspricht. Dadurch können sowohl die Tunnelfenster-Zellen TF der Speicherzelle SZ als auch Tunnelfensterbereiche von im gleichen Prozeß hergestellten (nicht darge- stellten) FLASH-EPROM-Speicherzellen ausgebildet werden. Da die Tunnelschicht 4 der erfindungsgemaßen Speicherzelle SZ vorzugsweise in einem gleichen Herstellungsschπtt ausgebildet wird wie eine nicht dargestellte FLASH-EPROM-Speicherzelle, besitzen beide Speicherzellen die gleichen elektri- sehen Programmier/Losch-Eigenschaften, wobei der Flachenbedarf verringert und die „Endurance" verbessert sind.
Nachfolgend wird das Verfahren zur Herstellung der nichtflüchtigen Halbleiter-Speicherzelle im einzelnen beschrieben. Zunächst werden im Halbleitersubstrat 100 aktive Bereiche mittels einem STI-Prozeß (shallow trench isolation) für die Tunnelfenster-Zelle TF und die Transistor-Speicherzelle TZ ausgebildet. Die so entstehenden Gräben werden vorzugsweise mit einer abgeschiedenen Si02-Schicht aufgefüllt und anschließend planarisiert . In gleicher Weise kann auch ein LOCOS-Prozeß zur Isolation der aktiven Gebiete verwendet wer- den.
Nachfolgend werden an den aktiven Gebieten der Transistor- Speicherzelle TZ und der Tunnelfenster-Zelle TF die Gateschicht 3 und die Tunnelschicht 4 ausgebildet und entspre- chend strukturiert. Anschließend wird die Floating-Gate- Schicht 5, die dielektrische Schicht 6, und die Steuerelektrodenschicht 7 aufgebracht und derart strukturiert, daß sich die in Figur 1 dargestellte Schnittansicht ergibt.
Gemäß Figur 1 befinden sich die STI-Schichten in parallel zur dargestellten Schnittansicht liegenden (nicht dargestellten) Bereichen der Speicherzelle SZ. In gleicher Weise bezeichnet der Steuerelektroden-Verbindungsbereich VB7 und der Floating- Gate-Verbindungsbereich VB5 die entsprechenden Schichten in einer (räumlich) dahinterliegenden Schnittebene. Zum Ausbilden der Tunnelfenster-Zelle TF und der Transistor-Speicherzelle TZ wird nachfolgend eine Ätzung der Schichten 3, 5, 6 und 7 bzw. 4, T5, Tβ und T7 durchgeführt, wodurch sich die in Figur 1 dargestellten stapeiförmigen Zellen TF und TZ erge- ben. In der nachfolgend durchgeführten Tunnelimplantation Iτ wird hierbei ein Implantationsgebiet 2 selbstjustierend neben der stapeiförmigen Tunnelfenster-Zelle TF ausgebildet, wobei durch Streueffekte das Tunnelgebiet TG unterhalb der Tunnelschicht 4 erzeugt wird. Bei einer nicht dargestellten nach- folgenden Source/Drain-Implantation werden anschießend Sour- ce/Drain-Gebiete 1 selbstjustierend zwischen der Tunnelfenster-Zelle TF und an beiden Seiten der Transistor-
Speicherzelle TZ ausgebildet. Hierbei kann die Tunnelfenster- Zelle TF beispielsweise eine nicht dargestellte Hilfsschicht bzw. einen Spacer verwenden.
Das Source/Drain-Gebiet 1 zwischen der Transistor-Speicherzelle TZ und der Tunnelfenster-Zelle TF stellt hierbei einen Kontakt sowohl zur Tunnelfenster-Zelle TF als auch zur Transistor-Speicherzelle TZ her und dient sowohl dem Lesen als auch dem Programmieren/Löschen der Speicherzelle SZ.
Figur 2 zeigt eine vergrößerte Schnittansicht, der in Figur 1 dargestellten Tunnelfenster-Zelle TF während eines Tunnelimplantationsschritts. Gemäß Figur 2 befindet sich auf einem Halbleitersubstrat 100 eine stapeiförmige Anordnung der Tun- nelschicht 4, der Tunnelfenster-Floating-Gate-Schicht T5, der dielektrischen Tunnelfenster-Schicht Tβ und der Tunnelfenster-Steuerelektrodenschicht T7. Nach der Strukturierung dieser stapeiförmigen Tunnelfenster-Zelle TF erfolgt die eigentliche Tunnelimplantation Iτ zur Ausbildung des Tunnelgebiets TG unterhalb der Tunnelschicht 4. Hierbei wird in selbstjustierender Weise unter Verwendung der stapeiförmigen Tunnelfenster-Zelle TF an beiden Seiten ein Implantationsgebiet 2 derart ausgebildet, daß es sich unterhalb der Tunnelschicht 4 berührt und damit ein homogenes Tunnelgebiet TG ausbildet.
Ein derartiges Ausbilden von Implantationsgebieten 2 ist insbesondere bei sehr kleinen Strukturgrößen unterhalb von einem μm möglich, wobei Streueffekte bei der Implantation für die Ausbildung der überlappenden Tunnelgebiete TG ausgenutzt wer- den. Für die Implantation von n-Gebieten eignet sich insbesondere As, da es eine geringe Eindringtiefe und eine relativ hohe Diffusion aufweist. Es kann jedoch auch Ph und/oder Sb zur Dotierung verwendet werden. In gleicher Weise können p- Dotierstoffe zur Ausbildung von p-Gebieten verwendet werden, sofern sie eine ausreichende Streuung unterhalb der Tunnelschicht 4 aufweisen und dadurch ein ausreichend homogenes Tunnelgebiet TG erzeugen.
Alternativ zur senkrechten Tunnelimplantation Iτ kann gemäß Figur 3 auch eine schräge Tunnelimplantation Iτs durchgeführt werden, wobei die Implantation in einem Winkel von ca. 5 bis 8 Grad schräg unter die Tunnelschicht 4 erfolgt. Hierbei wird beispielsweise das Implantationsgebiet 2 von einer Seite vollständig unter die als Maske wirkende Tunnelfenster-Zelle TF im Halbleitersubstrat 100 ausgebildet. Auf diese Weise kann ebenfalls ein homogenes Tunnelgebiet TG unterhalb der Tunnelschicht 4 erzeugt werden. Alternativ zu der in Figur 3 dargestellten einseitig schrägen Tunnelimplantation Iτs kann die Tunnelimplantation auch von mehreren Seiten (zwei) schräg unter die Tunnelschicht 4 erfolgen.
Gemäß Figur 4 kann die Tunnelimplantation Iτ ferner derart erfolgen, daß sich die im Halbleitersubstrat 100 ausgebildeten jeweiligen Implantationsgebiete 2 nicht berühren, sondern sich nur teilweise unter die Tunnelschicht 4 erstrecken. Die Implantationsgebiete 2 erstrecken sich jedoch derart weit un- ter die Tunnelschicht 4, daß bei Anlegen einer Betriebsspannung (z.B. Programmier/Löschspannung von beispielsweise -10 Volt/+6 Volt) die Raumladungsszonen RLZ der Implantationsgebiete 2 berühren, wodurch ein sogenannter „Punch-Through- Effekt" auftritt und wiederum ein homogenes Tunnelgebiet un- terhalb der Tunnelschicht 4 ausgebildet wird. Auch in diesem Fall erhält man eine Speicherzelle, die sich durch eine verbesserte „Endurance" , d. h. Anzahl der Programmier/Lösch- Zyklen auszeichnet.
Gemäß der vorliegenden Erfindung wird die Tunnelimplantation Iτ vorzugsweise unter Verwendung der gesamten Tunnelfenster- Zelle TF als Maske durchgeführt. Es kann jedoch auch nur eine der in der Tunnelfenster-Zelle befindlichen Schichten als Maskenschicht verwendet werden, oder eine zusätzliche Masken- schicht in Form eines Fotoresists und/oder einer Hartmaske verwendet werden. Vorzugsweise werden für die Tunnelimplantation Iτ die in Standardprozessen ohnehin vorhandene LDD-
Implantation (lightly doped dram) oder eine MD-Implantation (matrix dram) verwendet.
Anstelle der vorstehend beschriebenen Schichtenfolge kann auch eine andere Schichtenfolge verwendet werden (z.B SONOX), sofern dadurch eine Ausbildung einer wiederbeschreibbaren nichtfluchtigen Halbleiter-Speicherzelle möglich ist.
Claims
1. Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster bestehend aus den Schritten:
Ausbilden einer Tunnelfenster-Zelle (TF) mit einem Tunnelgebiet (TG), einer Tunnelschicht (4), einer Tunnelfenster- Speicher-Schicht (T5) , einer dielektrischen Tunnelfenster- Schicht (Tβ) und einer Tunnelfenster-Steuerelektrodenschicht (T7) und einer Transistor-Speicherzelle (TZ) mit einem Kanalgebiet (KG), einer Gateschicht (3), einer Speicher-Schicht (5), einer dielektrischen Schicht (6) und einer Steuerelektrodenschicht (7) in aktiven Gebieten eines Halbleitersubstrats (100), sowie eines Verbindungsbereichs (VB) zum Verbinden der Tunnelfenster-Zelle (TF) mit der Transistor-Speicherzelle (TZ) in einem inaktiven Gebiet des Halbleitersubstrats (100) d a d u r c h g e k e n n z e i c h n e t, daß das Ausbilden des Tunnelgebietes (TG) im aktiven Gebiet der
Tunnelfenster-Zelle (TF) nach dem Ausbilden der Tunnelschicht (4) erfolgt.
2. Verfahren nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß das Ausbilden des Tunnelgebiets (TG) ein selbstjustierendes Ausbilden von Implantationsgebieten (2) unter Verwendung von zumindest einer Schicht der Tunnelfenster-Zelle (TF) als Maske aufweist .
3. Verfahren nach Patentanspruch 2, d a d u r c h g e k e n n z e i c h n e t, daß beim Ausbilden der Implantationsgebiete (2) eine Implantation (Iτ) vertikal und/oder schräg unter die Tunnelschicht (4) erfolgt
Verfahren nach Patentanspruch 2 oder 3, d a d u r c h g e k e n n z e i c h n e t, daß das Ausbilden des Tunnelgebiets (TG) derart durchgeführt wird, daß sich die Implantationsgebiete (2) vollständig unter die Tunnelschicht (4) erstrecken.
5. Verfahren nach Patentanspruch 2 oder 3, d a d u r c h g e k e n n z e i c h n e t, daß das Ausbilden der Tunnelgebiete (TG) derart durchgeführt wird, daß sich bei Anlegen einer Betriebsspannung Raumladungszonen (RLZ) der Implantationsgebiete (2) vollständig unter die Tunnelschicht (4) erstrecken.
6. Verfahren nach einem der Patentansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß ein Spei- cherschicht-Verbindungsbereich (VB5) gleichzeitig mit der
Speicher-Schicht (5) und der Tunnelfenster-Speicher-Schicht (T5) ausgebildet wird.
7. Verfahren nach einem der Patentansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß ein Steuerelektroden-Verbindungsbereich (VB7) gleichzeitig mit der Steuerelektrodenschicht (7) und der Tunnelfenster- Steuerelektrodenschicht (T7) ausgebildet wird.
8. Verfahren nach einem der Patentansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß das Ausbilden des Tunnelgebiets (TG) mit einer MD-Implantation erfolgt.
9. Verfahren nach einem der Patentansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß das Ausbilden des Tunnelgebietes (TG) mit einer LDD-Implantation erfolgt.
10. Verfahren nach einem der Patentansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t, daß die nichtflüchtige Halbleiter-Speicherzelle ein EEPROM-Speicherzelle darstellt.
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