DE19949805C2 - In Silizium-auf-Isolator gebildetes, nichtflüchtiges Direktzugriffs-Speicherelement - Google Patents
In Silizium-auf-Isolator gebildetes, nichtflüchtiges Direktzugriffs-SpeicherelementInfo
- Publication number
- DE19949805C2 DE19949805C2 DE19949805A DE19949805A DE19949805C2 DE 19949805 C2 DE19949805 C2 DE 19949805C2 DE 19949805 A DE19949805 A DE 19949805A DE 19949805 A DE19949805 A DE 19949805A DE 19949805 C2 DE19949805 C2 DE 19949805C2
- Authority
- DE
- Germany
- Prior art keywords
- silicon
- random access
- access memory
- volatile random
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000012212 insulator Substances 0.000 title claims description 27
- 229910052710 silicon Inorganic materials 0.000 title claims description 26
- 239000010703 silicon Substances 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 238000009792 diffusion process Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 3
- 239000003870 refractory metal Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 12
- 238000002347 injection Methods 0.000 description 11
- 239000007924 injection Substances 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 208000012868 Overgrowth Diseases 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000006911 nucleation Effects 0.000 description 3
- 238000010899 nucleation Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000035784 germination Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 239000012636 effector Substances 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Description
Die vorliegende Erfindung bezieht sich auf ein in Silizium-auf-Isolator gebildetes, nichtflüchtiges
Direktzugriffs-Speicherelement.
Nichtflüchtige Speicherbauelemente sind elektrisch
programmierbar und löschbar, um Ladungen an einer Speicherstelle
innerhalb des Speicherbauelements zu speichern und diese Ladung
beizubehalten, wenn die Energie für das Speicherbauelement
abgeschaltet wird. Eine Anordnung nichtflüchtiger
Speicherbauelemente, die es gestattet, daß einzelne
Speicherstellen im Direktzugriff gelesen werden, wird als
nichtflüchtiger Direktzugriffsspeicher (NFDZS) bezeichnet.
Der Schlüssel zum Betrieb des NFDZS ist ein einzelnes
Halbleiterspeicher-Bauelement, dessen Leitungszustand durch das
Vorhandensein oder Fehlen einer Ladung in einer isolierenden
Schicht oder in einer leitenden Schicht, die in einer
isolierenden Schicht eingebettet ist, geändert werden kann, in
dichter Nachbarschaft zu dem Leitungskanal eines MOSFET (Metall-
Oxid-Silizium-Feldeffekttransistors). Der nichtflüchtige
Charakter des Speichers hängt von der Fähigkeit des
Speicherbauelements ab, diese Ladung für lange Zeiträume
beizubehalten, selbst wenn die Energie dem Speicherbauelement
nicht zugeführt wird. Eine Art eines Speicherbauelements
speichert Ladung in der isolierenden Schicht des MOSFET,
typischerweise an der Grenzfläche einer Nitridoxid-
Doppelschicht, die auf einem Siliziumsubstrat abgeschieden
ist, das den Kanal eines MOSFET bildet. Dieses
Speicherbauelement wird allgemein als MNOS
(Metall-Nitrid-Oxid-Silizium) - Speicherbauelement bezeichnet.
Ein anderes Ausführungsbeispiel eines NFDZS-
Speicherbauelements benutzt die Ladung, die in einer
Polysiliziumschicht gespeichert ist, die elektrisch von dem
Leitungskanal in dem Silizium durch eine dünne Schicht eines
isolierenden Materials, typischer Weise Siliziumdioxid,
isoliert ist. Dieses Speicherbauelement, das in dem US Patent
4 203 158 beschrieben ist, das Vroman-Bentchkowsy et al.
erteilt und auf die Intel Corporation of Santa Clara,
Californien, übertragen wurde, ist als MOS-Feldeffektor mit
freischwebender Anode (FAMOS) oder Feldeffekttransistor mit
isoliertem Gate (IGFET) bekannt.
Sowohl der IGFET als auch der MNOS arbeiten durch Injizieren
oder Tunneln von Ladung, die in dem Siliziumsubstrat oder den
Diffusionen durch Anlegen hoher Spannungen an die
Silizium-Anschlüsse erzeugt werden. Das hohe elektrische Feld
über dem Speicherbauelement bewirkt, dass Ladungen durch die
isolierende Schicht in eine Speicherzone tunneln bzw. über die
isolierende Schicht in die Speicherzone injiziert werden. Bei
dem MNOS-Speicherbauelement speichert die Grenzfläche zwischen
dem Siliziumnitrid und dem Siliziumoxid die Ladung. Bei dem
IGFET speichert das freischwebende Polysilizium-Gate die
Ladung.
Die Fähigkeit der Speicherbauelemente, ihren Zustand während
einer großen Anzahl von Lese-Schreib-Lösch-Zyklen zu ändern,
ist ein wichtiger Gesichtspunkt bei der Benutzung von
NFDZS-Bauelementen. Diese Fähigkeit wird als "Zyklusfähigkeit"
bezeichnet. NFDZS-Bauelemente müssen in der Lage sein, mehr
als eine Million mal einen Zyklus zu durchlaufen ohne irgend
einen Abfall in der Leistung oder irgendeine Schwierigkeit
beim
Unterscheiden zwischen einer "1" oder einer "0". In der Praxis
hängt die Zyklusfähigkeit von der Art der Speicherbauelemente
und den Prozessschritten ab, die bei der Herstellung der
Speicherbauelemente benutzt wurden. Gelegentlich jedoch können
die Lösch-Schreib-Operationen, die den Ladungszustand des
Speicherbauelements ändern, die Zyklusfähigkeit einzelner
Speicherbauelemente verschlechtern.
Aus der US 5,960,265 ist ein EEPROM-Bauteil bekannt, das einen
Feldeffekttransistor und ein Kontrollgate umfasst, wobei beide
beabstandet zueinander auf einer ersten Isolierschicht
angeordnet sind. Eine zweite Isolierschicht ist über dem
Feldeffekttransistor und dem Kontrollgate geformt. Außerdem
weist das Bauteil ein gemeinsames schwebendes Gate auf, das
auf der zweiten Isolierschicht über dem Kanal des
Feldeffekttransistors und dem Kontrollgate angeordnet ist.
Demzufolge bildet das schwebende Gate ebenfalls die
Gateelektrode des Feldeffekttransistors.
Die US 5,885,868 zeigt eine kompakte kontaktlose
Flash-Speicher-Matrix für EEPROM-Bauteile aus
Halbleitermaterial, die eine Reihe von Speicherzellen
umfassen. Jede der Speicherzellen hat eine Substratleitung,
Source- und Drainleitungen und einen gestapelten Gate, die
über einem Silizium-auf-Isolator-Wafer angeordnet sind. Die
Source- und Drainleitungen sind vergrabene Leitungen. Die
Substratleitung ist durch die umgebenden vergrabenen Source-
und Drainleitungen und die Siliziumdioxidschicht des
Silizium-auf-Isolator-Wafers isoliert. Der gestapelte Gate
umfasst ein Gateoxid, eine erste Polysiliziumschicht, eine
Oxid-Nitrid-Oxid-Anordung und eine zweite Polysiliziumschicht.
Die vergrabenen Source- und Drainleitungen schließen die
Substratleitung ein, während der gestapelte Gate im
wesentlichen direkt auf der Substratleitung sitzt. Die
entstehende Flash-Speicher-Matrix ist frei von ernsthaften
Problemen in Bezug auf den Kurzkanaleffekt.
Der aus der US 5,437,762 bekannte Gegenstand bezieht sich auf
die Herstellung eines EEPROM-Bauteils, insbesondere auf die
eines nicht flüchtigen Speicherbauteils, in dem eine
Kontrollgateelektrodenschicht mittels eines Isolationsfilms
auf eine Elektrodenschicht eines schwebenden Gates aufgebracht
wird.
Die JP 6-334 195 (A) stellt ein nicht flüchtiges
Halbleiterspeicherbauteil dar, in dem ein erster Transistor
und ein zweiter Transistor jeweils mit der Gateelektrode und
den Source- und Drainregionen derart an einer Speicherzelle
eines nicht flüchtigen Halbleiterspeicherbauteils angeordnet
sind, dass der erste Transistor Daten speichern und der zweite
Transistor die gespeicherten Daten lesen kann. Ein gemeinsames
schwebendes Gate ist derart geformt, dass es sowohl auf den
ersten als auch auf den zweiten Transistor einwirken kann.
Dadurch wird es möglich, dass die Speicherzelle gleichzeitig
beschrieben und gelesen werden kann.
Die Merkmale des Oberbegriffs des Anspruchs 1 sind der
US 5,446,299 zu entnehmen. Diese beschreibt eine Speicherzelle mit wahlfreiem
Zugriff, die ein doppeltes Steuergate aufweist und in einer
Speichermatrix eingesetzt werden kann. Die Speicherzelle
umfasst eine erste Schicht aus elektrisch isolierendem
Material und eine Schicht aus Halbleitermaterial, die über der
ersten Schicht liegt, wobei die Schicht aus Halbleitermaterial
benachbarte Source-, Kanal- und Draingebiete eines aktiven
Bauelements enthält. Des weiteren umfasst die Speicherzelle
ein schwebendes Gate-Element, das über dem Kanalgebiet
angeordnet ist, ein erstes Steuergate-Element, das über dem
schwebenden Gate-Element liegt, ein diskretes Gebiet aus
Halbleitermaterial, das in der ersten Schicht aus elektrisch
isolierendem Material angeordnet ist und unter dem Kanalgebiet
liegt, um ein zweites Steuergate-Element bereitzustellen, das
senkrecht zum ersten Steuergate-Element geformt ist, wobei das
erste Steuergate, das schwebende Gate, das Source-, das Kanal-
und das Draingebiet sowie das zweite Steuergate in Kombination
zusammenwirken, um eine Stapelspeicherzelle mit doppeltem
Steuergate für eine Matrixstruktur aus Speichern mit
wahlfreiem Zugriff zu bilden und wobei durch Variieren der
Spannung an dem ersten und dem zweiten der zueinander
senkrecht angeordneten Steuergate-Elemente die Speicherzelle
programmiert oder gelöscht werden kann.
Es wird jetzt auf Fig. 1 Bezug genommen. Dort ist ein
IGFET-Speicherbauelement 19 nach dem Stand der Technik
dargestellt. Für das Schreiben und Löschen in dem
IGFET-Speicherbauelement 19 injizieren die Diffusionsbereiche
11 und 11' oder das Steuer-Gate 12 Ladungen in das
freischwebende Polysilizium-Gate. Die Diffusionsbereiche 11
und 11' bewirken üblicherweise das Schreiben und das
Steuer-Gate 12 bewirkt das Löschen. Eine Oxidschicht 16 (die
eine Anzahl von Oxidschichten umfassen kann, abhängig von dem
Herstellungsverfahren) trennt das freischwebende Gate 14 von
dem Steuer-Gate 12 und dem einkristallinen Siliziumsubstrat
10.
Nachdem die Ladung geschrieben oder gelöscht wurde, können die
Diffusionsbereiche 11, 11' als ein Abfühlelement
funktionieren. Durch Anlegen einer ersten Spannung an einen
Diffusionsbereich 11 und das Messen der Fähigkeit des Stromes,
zu dem anderen Diffusionsbereich 11' zu fließen, der mit einer
zweiten, niedrigeren Spannung vorgespannt ist, kann der
Ladungszustand des freischwebenden Gates 14 bestimmt werden.
NFDZS-Bauelemente benutzen üblicherweise zwei Verfahren der
Ladungsinjektion und -entfernung. Bei dem ersten Verfahren
werden heiße Träger durch eine Quelle heißer Träger injiziert,
die in dem Kanal 17 zwischen den Diffusionsbereichen 11 und
11' oder in den vorgespannten Diffusionsbereichen 11 und 11'
erzeugt wurden, um nahe dem oder in dem Bereich des
Avalanche-Durchbruchs zu sein. Bei dem anderen Verfahren des
Injizierens von
Ladungen transportiert das Fowler-Nordheim (FN)-Tunneln Ladungen
aus dem Siliziumsubstrat 10. Das Erzielen des Avalanche-Durch
bruchs oder der Injektion heißer Elektronen erfordert eine
einkristalline Siliziumschicht. Allgemein benutzt die Injektion
durch Avalanche-Durchbruch oder die Injektion heißer Träger eine
niedrigere Spannung als das FN-Tunneln, daher wird das erste
Verfahren bevorzugt.
Es wird jetzt auf Fig. 2 Bezug genommen. Dort ist ein
IGFET-Speicherbauelement 19' dargestellt, das das FN-Tunneln
benutzt. Das freischwebende Gate 14' des Speicherbauelements 19'
weist einen Injektor-Lötanschluß 15 über dem Diffusionsbereich
11 auf. Der Injektor-Lötanschluß 15 verringert die Oxiddicke
zwischen dem Diffusionsbereich 11 und dem freischwebenden Gate
14, wodurch die Spannung verringert wird, die für das FN-Tunneln
erforderlich ist.
Wenn das einkristalline Siliziumsubstrat 10 die Quelle oder
Senke für die entweder durch Avalanche-Injektion oder FN-Tunneln
injizierten Ladungsträger ist, wird die Siliziumgrenzfläche, die
den aktiven elektrischen Kanal 17 für den FET bildet, hohen
Feldern unterworfen. Die hohen Felder können zu der Bildung von
Zwischenzuständen und eingefangener Ladung in dem Oxid führen.
Daher kann während jedes Schreibzyklus ein gewisser Bruchteil
der erzeugten Ladung permanent in dem Gate-Oxid eingefangen
werden und wird nicht gelöscht. Wenn sich diese unerwünschte
Ladung in dem Oxid anhäuft, nähert sich die Schwellspannung
eines zyklisch betriebenen Speicherbauelements allmählich einem
Wert, der nicht zwischen einem Speicherbauelement in einem
"1"-Zustand oder einem "0"-Zustand unterscheiden kann, und das
Speicherbauelement hört auf, korrekt zu arbeiten. Dieser
Überschuß der angehäuften Ladung ist nicht reversibel, und daher
wird das Fenster der Zyklusfähigkeit - die Anzahl von Malen,
die das Speicherbauelement geschrieben und gelöscht werden kann
- verringert.
Die hohen elektrischen Felder, die erforderlich sind, um
Ladungsträger in das freischwebende Gate zu injizieren, wirft
auch Probleme auf, da die injizierenden Diffusionsbereiche 11,
11' auch die Source und Drain des FET sind, der das
Abfühlelement des Speicherbauelements ist. Die für die Injektion
notwendigen hohen Felder verschlechtern die Fähigkeit des
Speicherbauelements, den Zustand des freischwebenden Gate 14
abzufühlen, wenn es viele Male einen Zyklus durchläuft.
Eine Anzahl von Lösungen sind in NFDZS-Schaltungen implementiert
worden, um diese Probleme anzugehen. Eine Lösung benutzt höhere
Spannungen, um die eingefangene Ladung zu kompensieren, die ein
falsches Leseergebnis für die Gate-Ladung liefert. Eine andere
Lösung entfernt den Injektionspunkt physisch weg von dem
Abfühlelement, so dass der Einfluss der Ladung, die während des
Schreib-Löschzyklus erzeugt wird, keine Wirkung auf den Kanal
des Abfühlelementes hat. Viele dieser Lösungen nehmen zu viel
Raum in Anspruch und werden daher in der Industrie nicht in
großem Maße praktiziert.
In der Industrie besteht noch ein Bedarf nach
einem NFDZS-Bauelementes, das die Spannungen erniedrigt, bei
denen Ladung geschrieben und gelöscht werden kann und das daher
die Zyklusfähigkeit des Speicherbauelements verbessert.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein
Bauelement eines nichtflüchtigen Direktzugriffsspeichers zur
Verfügung zu stellen, bei dem mit möglichst niedriger Spannung
eine Speicherladung geschrieben und gelöscht werden kann.
Die Aufgabe wird durch ein Bauelement eines nichtflüchtigen
Direktzugriffsspeichers mit den in Anspruch 1 genannten
Merkmalen gelöst. Die zur Verfügung gestellte NFDZS-Struktur
umfasst ein Injektorelement in einem einkristallinen
Siliziumsubstrat, eine Isolierschicht über dem Substrat,
eine Silizium-auf-Isolator (SAI)-Schicht über der Isolierschicht
und ein Abfühlelement in der SAI-Schicht, die über dem
Injektorelement liegt. Die NFDZS-Struktur kann ferner sowohl ein
Gate über der SAI-Schicht als auch ein freischwebendes Gate in
einer Isolatorschicht umfassen.
Die NFDZS-Struktur kann ferner ein Gate
über der SAI-Schicht umfassen, ein freischwebendes Gate in der
Isolatorschicht oder beides. Es versteht sich, daß sowohl die
vorstehende allgemeine Beschreibung und die folgende genauere
Beschreibung beispielhaft, aber nicht beschränkend für die
Erfindung sind.
Die Erfindung wird am besten aufgrund der folgenden, genaueren
Beschreibung verstanden, wenn sie in Verbindung mit der
zugehörigen Zeichnung gelesen wird. Es wird betont, daß gemäß
allgemeiner Praxis die verschiedenen Details der Zeichnung
nicht maßstäblich dargestellt sind. Im Gegenteil, die
Abmessungen der verschiedenen Details sind um der Klarheit
willen willkürlich vergrößert oder verkleinert. In der Zeichnung
sind die folgenden Figuren eingeschlossen:
Fig. 1 zeigt eine Querschnittsansicht, die ein IGFET-
Speicherbauelement nach dem Stand der Technik
darstellt,
Fig. 2 zeigt eine Querschnittsansicht, die ein anderes
Ausführungsbeispiel eines IGFET-Speicherbauelements
nach dem Stand der Technik darstellt,
Fig. 3 zeigt eine Querschnittsansicht, die ein exemplarisches
Ausführungsbeispiel eines NFDZS-Bauelements der
vorliegenden Erfindung darstellt,
Fig. 4 zeigt eine Querschnittsansicht, die ein exemplarisches
Ausführungsbeispiel eines NFDZS-Bauelements der
vorliegenden Erfindung darstellt, das eine
freischwebende Gate-Struktur zwischen dem
Injektorelement und dem Abfühlelement aufweist,
Fig. 5 zeigt eine Querschnittsansicht, die ein exemplarisches
Ausführungsbeispiel eines NFDZS-Bauelements der
vorliegenden Erfindung darstellt, das ein pFET-
Injektorelement und ein nFET-Abfühlelement aufweist,
Fig. 6 zeigt eine Querschnittsansicht, die ein exemplarisches
Ausführungsbeispiel eines NFDZS-Bauelements der
vorliegenden Erfindung darstellt, das einen
komplementären Dioden-Injektor aufweist,
Fig. 7 zeigt eine Querschnittsansicht, die ein exemplarisches
Ausführungsbeispiel eines NFDZS-Bauelements der
vorliegenden Erfindung darstellt, das einen
komplementären Dioden-Injektor und ein Gate über der
SAI-Schicht aufweist,
Fig. 8 zeigt eine Querschnittsansicht, die ein exemplarisches
Ausführungsbeispiel eines Paares von NFDZS-
Bauelementen der vorliegenden Erfindung aufweist, die
Mesas aufweisen, die einen Graben zwischen den Mesas
besitzen und
Fig. 9a, 9b, 9c und 9d erläutern exemplarische Prozeßschritte,
die benutzt werden, um ein Ausführungsbeispiel der
vorliegenden Erfindung durch kantenbegrenztes,
laterales Überwachsen, abgekürzt als (KLÜ), mit
nachfolgendem Planarisieren durch chemisch
mechanisches Polieren (CMP) herzustellen.
Es wird jetzt auf die Zeichnung Bezug genommen, in der gleiche
Bezugszahlen sich überall auf gleiche Elemente beziehen. Fig. 3
ist eine Querschnittsansicht, die ein grundlegendes
Ausführungsbeispiel eines NFDZS-Bauelements 30 gemäß der
vorliegenden Erfindung illustriert. Das NFDZS-Bauelement 30
umfaßt ein Injektorelement 32 in der Form einer Diode in einem
einkristallinen Siliziumsubstrat 34, eine Isolatorschicht 36,
wie z. B. Siliziumdioxid über dem Substrat 34, eine Silizium-auf-
Isolator (SAI)-Schicht 38 über der Isolatorschicht 36 und ein
Abfühlelement 40 in der SAI-Schicht 38, das über dem
Injektorelement 32 liegt.
Das einfachste Injektorelement 32 kann einfach eine
Epitaxieschicht sein und kann entweder p+ dotiert sein, wie in
Fig. 3 dargestellt, oder n+ dotiert, abhängig von dem
bevorzugten Betrieb der Struktur. Das Abfühlelement 40 umfaßt
die Diffusionsbereiche 39 und 41, die vorzugsweise
entgegengesetzt dotiert (n+ wie in Fig. 3 dargestellt) zum
Injektorelement 32 sind (p+ in Fig. 3). Um das Abfühlelement 40
ein- oder auszuschalten, injiziert die Diode oder das
Injektorelement 32 Ladung (Löcher oder Elektronen, abhängig von
der Dotierung) in die Isolatorschicht 36, wo die Ladung
eingefangen wird. Das Abfühlelement 40 entfernt die eingefangene
Ladung, entweder durch Injektion der entgegengesetzten Ladung
oder durch FN-Tunneln.
Es wird jetzt auf Fig. 4 Bezug genommen. Dort ist eine
Querschnittsansicht dargestellt, die ein anderes
Ausführungsbeispiel eines NFDZS-Bauelements veranschaulicht. Das
NFDZS-Bauelement 30', wie es in Fig. 4 dargestellt ist, ist
ähnlich dem NFDZS-Bauelement 30, das in Fig. 3 dargestellt ist,
aber mit einem freischwebenden Gate 42 in der Isolatorschicht
36. Dies Ausführungsbeispiel kann aufgebaut werden mit üblicher
SIMOX-Technologie durch Maßschneidern der Sauerstoff-
Implantierungsdosen, um einen Bereich von Silizium zwischen zwei
Oxidschichten übrigzulassen (die Teile der Isolatorschicht 36
über und unter dem freischwebenden Gate 42), mit üblicher
BESOI-Technologie oder mit KLÜ- oder ähnlicher Technologie.
Sowohl SIMOX als auch BESOI sind in der Technik gut bekannt. KLÜ
wird unten beschrieben.
Durch Plazieren der Injektionsstelle für heiße Träger
(Injektorelement 32) in eine andere Schicht als das
Ladungsabfühlelement 40 ist das Ladungsabfühlelement 40 nicht
den hohen Spannungen unterworfen, die mit der Injektion
verbunden sind. Daher vermeidet das Abfühlelement 40 die
eingefangenen Ladungen, die mit früheren NFDZS-Strukturen
verbunden sind, wie sie in dem Hintergrundabschnitt beschrieben
wurden. Das NFDZS-Bauelement 30 kann mit der üblichen
Technologie der Trennung durch implantierten Sauerstoff,
abgekürzt als (SIMOX = Separation by Implantated Oxygen) oder
durch die Technologie des Bindens und Rückätzens von Silizium-
auf-Isolator, abgekürzt als (BESOI = Bond and Etch-Back Silicon-
On-Isolator)-Technologie aufgebaut werden.
Der bevorzugte Prozeß für das Herstellen benutzt das
kantenbegrenzte, seitliche Überwachsen (KLÜ) von epitaktischem
Silizium, das anschließend durch chemischmechanisches Polieren
abgekürzt als (CMP), planarisiert wird, wie unten beschrieben.
Der kombinierte Prozess aus KLÜ und CMP hat den Vorteil, daß ein
schwerschmelzbares Metall, wie z. B. Wolfram, in die
Isolierschicht 36 eingebettet werden kann, um das freischwebende
Gate 42 herzustellen. Bei der Alternative kann einkristallines
Silizium aus dem Substrat 34 aufgewachsen werden, um das
freischwebende Gate 42 zu bilden. Daher kann das freischwebende
Gate 42 Polysilizium sein, einkristallines Silizium oder ein
hitzebeständiges Metall, wie z. B. Wolfram.
Wie in Fig. 4 dargestellt, wirkt das freischwebende Gate 42 als
ein Gate für das Abfühlelement 40. Das Abfühlelement 40 kann die
Ladung auf dem freischwebenden Gate 42 durch Messen des Stromes
abfühlen, der zwischen den beiden Diffusionsbereichen 39 und 41
in der SAI-Schicht 38 fließt. Wiederum ist die Wahl der
Diffusionsdotierungen willkürlich, aber es ist vorteilhaft, die
Dotierungen so zu wählen, daß entgegengesetzte Ladungen aus dem
Substrat 34 und der SAI-Schicht 38 in das freischwebende Gate 42
injiziert oder getunnelt werden können. Wie bei den anderen
Ausführungsbeispielen der vorliegenden Erfindung kann die Ladung
in das freischwebende Gate 42 geschrieben oder aus ihm gelöscht
werden durch Injizieren oder Tunneln aus dem Substrat 34 oder
der SAI-Schicht 38.
Es wird jetzt auf Fig. 5 Bezug genommen. Dort ist noch eine
andere schematische Darstellung eines Querschnittes eines
Ausführungsbeispieles eines NFDZS-Bauelements dargestellt. Das
NFDZS-Bauelement 30", das in Fig. 5 dargestellt ist, ist
ähnlich dem NFDZS-Bauelement 30", das in Fig. 4 dargestellt
ist, mit der Ausnahme, daß das Injektorelement 32' ein pFET ist.
Das Abfühlelement ist im Wesentlichen ein nFET, der durch das
Vorhandensein des freischwebenden Gates in unmittelbarer
Nachbarschaft der Diffusionsbereiche 39 und 41 geschaffen wird.
In ähnlicher Weise könnte das Abfühlelement 40 ein pFET und das
Injektorelement ein nFET sein. Beide Elemente könnten auch
pFETen oder nFETen sein, aber wie früher dargelegt wurde, ist es
vorteilhafter für die Elemente, entgegengesetzt geladen zu sein,
so daß entgegengesetzte Ladungsträger von jedem Element
injiziert werden können.
Das NFDZS-Bauelement 30" kann unter Benutzung des Standard-
SIMOX-Prozesses und Implantieren der pFET- (oder nFET) -
Diffusionen aus den Isolationsgräben zwischen benachbarten
NFDZS-Bauelementen (die Gräben werden unten diskutiert)
hergestellt werden. Ein Bor-Implantat kann benutzt werden, um
die Diffusionen für einen pFET zu bilden. Das NFDZS-Bauelement
30" kann auch durch einen kombinierten Prozeß von KLÜ und CMP
hergestellt werden, wie unten beschrieben wird. Einem
alternativen Ausführungsbeispiel kann das freischwebende Gate 42
fehlen, das ein NFDZS-Bauelement produziert, das im Wesentlichen
dem in Fig. 3 dargestellten NFDZS-Bauelement 30 äquivalent ist,
bei dem das Injektorelement 32, 32' ein pFET oder ein nFET ist.
Es wird jetzt auf Fig. 6 Bezug genommen. Dort ist eine
Querschnittsansicht dargestellt, die noch ein anderes
Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht.
Das NFDZS-Bauelement ist ähnlich dem NFDZS-Bauelement 30", mit
der Ausnahme, daß das Injektorelement 32" komplementäre Dioden
33 und 33' umfasst. Eine Struktur, die unabhängige Injektoren
von zwei unterschiedlichen Ladungsarten aufweist, erlaubt dem
Injektionselement 32", sowohl Löcher als auch Elektronen in das
freischwebende Gate 42 zu injizieren. Diese Konfiguration ergibt
den größten Nutzen beim Verringern der Spannungen, die zum
Schreiben-Löschen des Speicherbauelements benötigt werden und
zum Entfernen der Injektionsstelle weg von der Abfühlstelle, da
das Abfühlelement 40 nicht an dem Schreib- oder Löschprozeß
teilnimmt. Das Injektorelement 32", das zwei komplementäre
Dioden 33 und 33' aufweist, kann auch mit einem NFDZS-Bauelement
30 nach Fig. 3 benutzt werden und ersetzt das Injektorelement
32. Das NFDZS-Bauelement 30 kann mit üblichem BESOI-Verarbeiten
hergestellt werden, bei dem gemeinsame Filme von SAI und
Polysilizium oder einkristallinem Silizium mit einem
Siliziumsubstrat verbunden werden können, das mit einem
Isolator, wie beispielsweise Siliziumdioxid, bedeckt ist oder
durch KLÜ, wie unten beschrieben wird.
Es wird jetzt auf Fig. 7 Bezug genommen. Dort ist eine
Querschnittsansicht dargestellt, die ein anderes
Ausführungsbeipiel der vorliegenden Erfindung veranschaulicht.
Das NFDZS-Bauelement 130' ist ähnlich dem NFDZS-Bauelement 130,
mit der Ausnahme, daß die aus Polysilizium bestehende Oberseite
des Gates 52 in der Oxidschicht 50 über dem Abfühlelement 40
angeordnet ist. Die Ladung in der Oberseite des Gates 52 wird
kapazitiv auf die SAI-Schicht 38 gekoppelt und ändert ihre
Schwellspannung durch den Körpereffekt. Das Maß für den
Ladungszustand des freischwebenden Gates 42 ist daher der Betrag
an Strom, der zwischen den Diffusionsbereichen 39 und 41 fließt
anstelle des Maßes, ob der Strom fließt oder nicht fließt, wie
das der Fall ist, wenn keine Oberseite des Gates 52 vorhanden
ist. Eine aus Polysilizium bestehende Oberseite des Gates 52
kann in Verbindung mit irgendeinem der vorher beschriebenen
Ausführungsbeispiele 30, 30', 30" und 130 von
NFDZS-Bauelementen der vorliegenden Erfindung benutzt werden.
Es wird jetzt auf Fig. 8 Bezug genommen. Dort ist eine
Querschnittsansicht dargestellt, die ein anderes Merkmal der
vorliegenden Erfindung veranschaulicht. Einzelne Stapel von
irgendeinem der NFDZS-Ausführungsbeispiele 30, 30', 30", 130
und 130', die vorher beschrieben wurden, und dem
NFDZS-Bauelement 130", das in Fig. 8 dargestellt ist, können
auf Mesas 60 isoliert werden, die Gräben 62 zwischen den Mesas
60 aufweisen. Diese Gräben 62 können geätzt werden und dann mit
einem Isolator gefüllt werden, wie beispielsweise
Siliziumdioxid, um die einzelnen Mesa-Strukturen zu passivieren.
Dieser Prozeß erlaubt es, daß die Schichten der
NFDZS-Komponenten über einen großen Querschnitt des Substrates
hergestellt und die Gräben 62 geätzt werden, um die einzelnen
NFDZS-Bauelemente 130" herzustellen. Das NFDZS-Bauelement 130"
ist im Wesentlichen das gleiche wie das NFDZS-Bauelement 130'.
Die verschiedenen Strukturen der NFDZS-Bauelemente, die oben
beschrieben wurden, können vorzugsweise durch einen kombinierten
Prozeß von KLÜ und CVD (CVD = chemical vapor deposition =
chemisches Abscheiden aus der Gasphase) hergestellt werden. Es
wird jetzt auf die Fig. 9a, 9b, 9c und 9d Bezug genommen.
Dieser Prozeß wird Schritt für Schritt beschrieben. Der Prozeß
des Herstellens einer NFDZS-Struktur, wie beispielsweise des
NFDZS-Bauelements 30' (dargestellt in Fig. 2) durch KLÜ und CVD
beginnt mit einem Wafer 31, der ein einkristallines
Siliziumsubstrat 34 umfaßt, wie das in Fig. 9a dargestellt ist.
Der Prozeß umfaßt zuerst das Bilden eines Injektorelementes 32
in dem Substrat 34. Dieses Injektorelement 32 kann epitaktisches
Silizium oder eine Diode sein. Das Injektorelement 32 kann ein
nFET, ein pFET oder eine komplementäre Diode sein. Das
Injektorelement 32 kann durch Ionenimplantation oder irgendein
in der Technik bekanntes Verfahren geschaffen werden.
Der Prozeß umfaßt als nächstes das Schaffen der Siliziumdioxid-
Isolierschicht 36 über dem Substrat 34 und das Herstellen eines
Kontaktausschnitts 70 in der Siliziumdioxid-Isolierschicht 36
über dem Injektorelement 32 und eines Bekeimungsausschnittes 72
in unmittelbarer Nachbarschaft zu dem Kontaktausschnitt 70, wie
das in Fig. 9a dargestellt ist. Die Ausschnitte 70 und 72 können
durch reaktives Ionenätzen oder durch ein anderes Verfahren, das
in der Technik bekannt ist, geätzt werden.
Als nächstes wird, wie das in Fig. 9b dargestellt ist, eine
erste dünne Oxidschicht 74 aus dem Siliziumsubstrat 34 über dem
Injektorelement 32 in dem Kontaktausschnitt 70 und in dem
Bekeimungsausschnitt 72 aufgewachsen. Dann wird eine Schicht 76
für das freischwebende Gate über der aus Siliziumdioxid
bestehenden Isolierschicht 36 und über der ersten dünnen
Oxidschicht 74 geschaffen. Die Schicht 76 für das freischwebende
Gate kann einkristallines Silizium, Polysilizium oder ein
hitzebeständiges Metall sein. Eine Schicht 76 für das
freischwebende Gate aus einkristallinem Silizium kann durch
Ätzen des Bekeimungsausschnittes 72 auf das Siliziumsubstrat 34
aufgewachsen werden und durch Aufwachsen von Silizium über dem
gesamten Wafer 31 mittels KLÜ. Teile der Schicht 76 für das
freischwebende Gate über der aus Siliziumdioxid bestehenden
Isolierschicht 36 werden durch CMP entfernt, wobei die Schicht
76 für das freischwebende Gate nur in den Ausschnitten 70 und 72
zurückgelassen wird. Eine zweite dünne Oxidschicht 78
(Siliziumdioxid) wird über dem Wafer 31 aufgebracht.
Als nächstes wird der Bekeimungsausschnitt 72 geöffnet, um
wieder für einen Zugang zu dem Siliziumsubstrat 34 zu sorgen.
Zur gleichen Zeit wird eine Vertiefung 70' an der Stelle des
Kontaktausschnittes 70 in der zweiten dünnen Oxidschicht über
der Schicht 76 für das freischwebende Gate geöffnet, was eine
Dicke der zweiten dünnen Oxidschicht 78 zwischen der Schicht 76
des freischwebenden Gates und der Vertiefung 70' zurückläßt, wie
das in Fig. 9c dargestellt ist. Bei der Alternative kann der
Bekeimungsausschnitt 72 zum ersten Mal auf dieser Stufe geöffnet
werden anstatt gleichzeitig mit dem Kontaktausschnitt 70
geschaffen zu werden.
Als nächstes wird ein dotierter, epitaktischer Siliziumfilm 80
(SAI) über der zweiten dünnen Oxidschicht 78 durch
kantenbegrenztes, laterales Überwachsen aufgewachsen, wie das in
Fig. 9d dargestellt ist. Überflüssiges Silizium über der zweiten
dünnen Oxidschicht 78 wird durch CMP entfernt, was den
Siliziumfilm 80 nur in der Vertiefung 70' für den
Kontaktausschnitt und den Bekeimungsausschnitt 72 zurückläßt,
wie das in Fig. 9e dargestellt ist. Die Diffusionsbereiche 81
werden in dem epitaktischen Siliziumfilm 80 geschaffen,
vorzugsweise durch Ionenimplantation.
Ein NFDZS-Bauelement kann gewünscht werden, das einen
Abfühlmechanismus eingliedert einschließlich eines Gates auf der
Siliziumoberseite. Wenn das so ist, dann umfaßt der Prozeß
weiter das Aufbringen einer Siliziumdioxidschicht 82 über dem
Siliziumfilm 80 und über der zweiten dünnen Oxidschicht 78. Ein
Polysilizium-Gate 84 wird dann über dem Injektor begrenzt durch
irgendein in der Technik bekanntes Verfahren.
Claims (11)
1. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers, umfassend
ein einkristallines Siliziumsubstrat (34)
ein Injektorelement (32), das in dem Substrat (34) angeordnet ist,
eine Isolatorschicht (36) über dem Substrat (34),
eine Silizium-auf-Isolator-Schicht (38) über der Isolatorschicht (36) und
ein Abfühlelement (40) in der Silizium-auf-Isolator-Schicht (38), die über dem Injektorelement (32) liegt,
gekennzeichnet durch
ein isoliertes, freischwebendes Gate (42), das in die Isolatorschicht (36) eingebettet ist.
ein einkristallines Siliziumsubstrat (34)
ein Injektorelement (32), das in dem Substrat (34) angeordnet ist,
eine Isolatorschicht (36) über dem Substrat (34),
eine Silizium-auf-Isolator-Schicht (38) über der Isolatorschicht (36) und
ein Abfühlelement (40) in der Silizium-auf-Isolator-Schicht (38), die über dem Injektorelement (32) liegt,
gekennzeichnet durch
ein isoliertes, freischwebendes Gate (42), das in die Isolatorschicht (36) eingebettet ist.
2. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß Anspruch 1, bei dem das
isolierte, freischwebende Gate (42) aus einem Material
besteht, das aus der Gruppe ausgewählt wurde, die aus
Polysilizium, einkristallinem Silizium und einem
hitzebeständigen Metall besteht.
3. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß Anspruch 1, bei dem das
Abfühlelement (40) weiter ein Gate (52) über der
Silizium-auf-Isolator-Schicht (38) umfasst.
4. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß einem der Ansprüche 1 bis
3, bei dem die Isolatorschicht (36) aus Siliziumdioxid
besteht.
5. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß einem der vorstehenden
Ansprüche, bei dem das Abfühlelement (40) einen ersten
und einen zweiten Diffusionsbereich (39, 41) umfasst,
die getrennt in der Silizium-auf-Isolator-Schicht (38)
angeordnet sind.
6. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß irgendeinem der Ansprüche
1 bis 5, bei dem das Injektorelement (32) eine
Epitaxieschicht oder ein Feldeffekttransistor ist.
7. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß Anspruch 1, bei dem das
Injektorelement (32) ein p-Feldeffekttransistor und das
Abfühlelement (40) ein n-Feldeffekttransistor ist.
8. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß Anspruch 1, bei dem das
Injektorelement (32) ein n-Feldeffekttransistor und das
Abfühlelement (40) ein p-Feldeffekttransistor ist.
9. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß Anspruch 1, bei dem das
Injektorelement (32) komplementäre Dioden (33, 33')
umfasst.
10. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß Anspruch 4 oder 5, bei
dem das Gate über der Silizium-auf-Isolator-Schicht
(38) aus Polysilizium besteht.
11. Bauelement eines nichtflüchtigen
Direktzugriffsspeichers gemäß irgend einem der
voraufgehenden Ansprüche, bei dem die Struktur eines
nichtflüchtigen Direktzugriffsspeichers eine eine
Vielzahl von Strukturen eines nichtflüchtigen
Direktzugriffsspeichers enthält, wobei jede Struktur
einen Mesa (60) umfasst und jeder Mesa (60) einen
Graben aufweist, der mit einem Isolator gefüllt ist,
der ihn von dem benachbarten Mesa (60) isoliert.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/226,677 US6252275B1 (en) | 1999-01-07 | 1999-01-07 | Silicon-on-insulator non-volatile random access memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19949805A1 DE19949805A1 (de) | 2001-04-26 |
DE19949805C2 true DE19949805C2 (de) | 2001-09-13 |
Family
ID=22849939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19949805A Expired - Fee Related DE19949805C2 (de) | 1999-01-07 | 1999-10-16 | In Silizium-auf-Isolator gebildetes, nichtflüchtiges Direktzugriffs-Speicherelement |
Country Status (5)
Country | Link |
---|---|
US (1) | US6252275B1 (de) |
JP (1) | JP2000208649A (de) |
KR (1) | KR100323157B1 (de) |
DE (1) | DE19949805C2 (de) |
TW (1) | TW456038B (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6690056B1 (en) * | 1999-04-06 | 2004-02-10 | Peregrine Semiconductor Corporation | EEPROM cell on SOI |
DE10146978A1 (de) * | 2001-09-24 | 2003-04-10 | Infineon Technologies Ag | Flash-Speicherzelle mit vergrabenem Floating-Gate und Verfahren zum Betreiben einer solchen Flash-Speicherzelle |
US6551898B1 (en) * | 2001-11-01 | 2003-04-22 | The United States Of America As Represented By The Secretary Of The Navy | Creation of a polarizable layer in the buried oxide of silicon-on-insulator substrates for the fabrication of non-volatile memory |
DE10223505A1 (de) | 2002-05-27 | 2003-12-11 | Infineon Technologies Ag | Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung |
FR2885261B1 (fr) * | 2005-04-28 | 2007-07-13 | St Microelectronics Sa | Element integre de memoire dynamique a acces aleatoire |
JP2008251646A (ja) * | 2007-03-29 | 2008-10-16 | Seiko Epson Corp | 不揮発性半導体記憶装置およびその製造方法、半導体装置 |
WO2008136311A1 (ja) * | 2007-04-27 | 2008-11-13 | Nec Corporation | 不揮発性記憶装置、並びにその動作方法及び製造方法 |
US8530952B2 (en) | 2007-08-23 | 2013-09-10 | Micron Technology, Inc. | Systems, methods and devices for a memory having a buried select line |
US7973364B2 (en) * | 2008-02-27 | 2011-07-05 | Globalfoundries Inc. | Method for forming a one-transistor memory cell and related structure |
EP2597674B1 (de) * | 2010-11-08 | 2017-03-29 | Imec | Verfahren zur Herstellung einer Speicherstruktur mit Freischwebegate |
US9941300B2 (en) | 2015-12-16 | 2018-04-10 | Globalfoundries Inc. | Structure and method for fully depleted silicon on insulator structure for threshold voltage modification |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
JPH06334195A (ja) * | 1993-05-18 | 1994-12-02 | Nippon Steel Corp | 不揮発性半導体記憶装置 |
US5437762A (en) * | 1991-10-16 | 1995-08-01 | Siemens Aktiengesellschaft | Method and apparatus for semiconductor memory |
US5446299A (en) * | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
US5885868A (en) * | 1996-05-31 | 1999-03-23 | United Microelectronics Corporation | Process for fabricating SOI compact contactless flash memory cell |
US5960265A (en) * | 1996-07-01 | 1999-09-28 | International Business Machines Corporation | Method of making EEPROM having coplanar on-insulator FET and control gate |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4279069A (en) | 1979-02-21 | 1981-07-21 | Rockwell International Corporation | Fabrication of a nonvolatile memory array device |
US4297719A (en) | 1979-08-10 | 1981-10-27 | Rca Corporation | Electrically programmable control gate injected floating gate solid state memory transistor and method of making same |
US4332077A (en) | 1979-08-10 | 1982-06-01 | Rca Corporation | Method of making electrically programmable control gate injected floating gate solid state memory transistor |
US4253106A (en) | 1979-10-19 | 1981-02-24 | Rca Corporation | Gate injected floating gate memory device |
US4404577A (en) | 1980-06-30 | 1983-09-13 | International Business Machines Corp. | Electrically alterable read only memory cell |
DE3136517C2 (de) | 1980-09-26 | 1985-02-07 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Nichtflüchtige Halbleiter-Speichervorrichtung |
US4546375A (en) | 1982-06-24 | 1985-10-08 | Rca Corporation | Vertical IGFET with internal gate and method for making same |
US4619034A (en) | 1983-05-02 | 1986-10-28 | Ncr Corporation | Method of making laser recrystallized silicon-on-insulator nonvolatile memory device |
JPS6025269A (ja) | 1983-07-21 | 1985-02-08 | Hitachi Ltd | 半導体記憶素子 |
JPH077826B2 (ja) * | 1983-08-25 | 1995-01-30 | 忠弘 大見 | 半導体集積回路 |
US4999691A (en) | 1985-08-26 | 1991-03-12 | General Electric Company | Integrated circuit with stacked MOS field effect transistors |
JPS62193147A (ja) | 1986-02-19 | 1987-08-25 | Toshiba Corp | 半導体装置の製造方法 |
US4692994A (en) | 1986-04-29 | 1987-09-15 | Hitachi, Ltd. | Process for manufacturing semiconductor devices containing microbridges |
US4829016A (en) | 1987-10-19 | 1989-05-09 | Purdue Research Foundation | Bipolar transistor by selective and lateral epitaxial overgrowth |
CA1313563C (en) | 1988-10-26 | 1993-02-09 | Makoto Sasaki | Thin film transistor panel |
US5023200A (en) | 1988-11-22 | 1991-06-11 | The United States Of America As Represented By The United States Department Of Energy | Formation of multiple levels of porous silicon for buried insulators and conductors in silicon device technologies |
US5146304A (en) | 1988-12-22 | 1992-09-08 | Honeywell Inc. | Self-aligned semiconductor device |
US5191397A (en) | 1989-09-07 | 1993-03-02 | Kabushiki Kaisha Toshiba | SOI semiconductor device with a wiring electrode contacts a buried conductor and an impurity region |
US5422299A (en) | 1989-09-11 | 1995-06-06 | Purdue Research Foundation | Method of forming single crystalline electrical isolated wells |
US5387555A (en) | 1992-09-03 | 1995-02-07 | Harris Corporation | Bonded wafer processing with metal silicidation |
US5134454A (en) | 1990-09-26 | 1992-07-28 | Purdue Research Foundation | Self-aligned integrated circuit bipolar transistor having monocrystalline contacts |
US5621239A (en) | 1990-11-05 | 1997-04-15 | Fujitsu Limited | SOI device having a buried layer of reduced resistivity |
US5347154A (en) | 1990-11-15 | 1994-09-13 | Seiko Instruments Inc. | Light valve device using semiconductive composite substrate |
US5057888A (en) | 1991-01-28 | 1991-10-15 | Micron Technology, Inc. | Double DRAM cell |
US5308445A (en) | 1991-10-23 | 1994-05-03 | Rohm Co., Ltd. | Method of manufacturing a semiconductor device having a semiconductor growth layer completely insulated from a substrate |
US5273921A (en) | 1991-12-27 | 1993-12-28 | Purdue Research Foundation | Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor |
US5272095A (en) | 1992-03-18 | 1993-12-21 | Research Triangle Institute | Method of manufacturing heterojunction transistors with self-aligned metal contacts |
US5391895A (en) | 1992-09-21 | 1995-02-21 | Kobe Steel Usa, Inc. | Double diamond mesa vertical field effect transistor |
US5260233A (en) | 1992-11-06 | 1993-11-09 | International Business Machines Corporation | Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding |
JP3321899B2 (ja) * | 1992-12-04 | 2002-09-09 | 株式会社デンソー | 半導体装置 |
US5585284A (en) | 1993-07-02 | 1996-12-17 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a SOI DRAM |
US5439840A (en) | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric |
JPH07211916A (ja) | 1994-01-19 | 1995-08-11 | Sony Corp | トランジスタ素子及びその作製方法 |
US5479048A (en) | 1994-02-04 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level |
JP2663863B2 (ja) * | 1994-04-19 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
US5411905A (en) | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
US5455791A (en) | 1994-06-01 | 1995-10-03 | Zaleski; Andrzei | Method for erasing data in EEPROM devices on SOI substrates and device therefor |
JP2870478B2 (ja) * | 1996-04-25 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその動作方法 |
US5610083A (en) | 1996-05-20 | 1997-03-11 | Chartered Semiconductor Manufacturing Pte Ltd | Method of making back gate contact for silicon on insulator technology |
JP2877103B2 (ja) * | 1996-10-21 | 1999-03-31 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1999
- 1999-01-07 US US09/226,677 patent/US6252275B1/en not_active Expired - Fee Related
- 1999-10-16 DE DE19949805A patent/DE19949805C2/de not_active Expired - Fee Related
- 1999-10-29 TW TW088118806A patent/TW456038B/zh not_active IP Right Cessation
- 1999-12-28 JP JP11372944A patent/JP2000208649A/ja active Pending
-
2000
- 2000-01-04 KR KR1020000000115A patent/KR100323157B1/ko not_active IP Right Cessation
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
US4203158B1 (de) * | 1978-02-24 | 1992-09-22 | Intel Corp | |
US5437762A (en) * | 1991-10-16 | 1995-08-01 | Siemens Aktiengesellschaft | Method and apparatus for semiconductor memory |
JPH06334195A (ja) * | 1993-05-18 | 1994-12-02 | Nippon Steel Corp | 不揮発性半導体記憶装置 |
US5446299A (en) * | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
US5885868A (en) * | 1996-05-31 | 1999-03-23 | United Microelectronics Corporation | Process for fabricating SOI compact contactless flash memory cell |
US5960265A (en) * | 1996-07-01 | 1999-09-28 | International Business Machines Corporation | Method of making EEPROM having coplanar on-insulator FET and control gate |
Also Published As
Publication number | Publication date |
---|---|
KR20000053375A (ko) | 2000-08-25 |
TW456038B (en) | 2001-09-21 |
US6252275B1 (en) | 2001-06-26 |
JP2000208649A (ja) | 2000-07-28 |
DE19949805A1 (de) | 2001-04-26 |
KR100323157B1 (ko) | 2002-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3687108T2 (de) | Halbleiterzellen fuer integrierte schaltungen. | |
DE69527388T2 (de) | EEPROM-Zelle mit Isolationstransistor und Betriebs- und Herstellungsverfahren | |
DE69733630T2 (de) | EEPROM-und NVRAM-Niederspannungstransistoren und Verfahren zur Herstellung | |
DE69633958T2 (de) | Verfahren und Vorrichtung für Injektion von heissen Ladungsträgern | |
DE3782279T2 (de) | Elektrisch veraenderbare, nichtfluechtige speicheranordnung vom schwebenden gate-typ, mit geringerer tunneleffektflaeche und herstellung derselben. | |
DE69936654T2 (de) | Speicheranordnung | |
DE69810096T2 (de) | Nichtflüchtiger speicher | |
DE10039441A1 (de) | Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren | |
DE102016100562A1 (de) | Eine halbleitersubstratanordnung, eine halbleitervorrichtung und ein verfahren zum bearbeiten eines halbleitersubstrats | |
DE102007052217A1 (de) | Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen | |
DE102004006505A1 (de) | Charge-Trapping-Speicherzelle und Herstellungsverfahren | |
DE102006007714A1 (de) | Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung desselben | |
DE19949805C2 (de) | In Silizium-auf-Isolator gebildetes, nichtflüchtiges Direktzugriffs-Speicherelement | |
DE69125875T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung | |
DE69528118T2 (de) | Speichermatrix mit einer vergrabenen Schicht und Löschverfahren | |
EP1532689B1 (de) | Nichtflüchtiges halbleiterspeicherelement sowie zugehöriges herstellungs- und ansteuerverfahren | |
DE19748495C2 (de) | EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld | |
DE69517268T2 (de) | Selbstjustierende Flash-Speicherzelle mit begrabenem Kanalübergang und gestapeltem Gate | |
DE69121775T2 (de) | Auslöschbare programmierbare Speicheranordnung | |
EP1472722A2 (de) | Herstellungsverfahren für speicherzelle | |
DE102006026941B3 (de) | Speicherzellenfeld mit nichtflüchtigen Speicherzellen und Verfahren zu dessen Herstellung | |
EP1504472A1 (de) | Flash-speicherzelle und herstellungsverfahren | |
EP1590832B1 (de) | Speicherzelle, speicherzellen-anordnung und verfahren zum herstellen einer speicherzelle | |
WO2003003472A2 (de) | Transistor-anordnung, verfahren zum betreiben einer transistor-anordnung als datenspeicher und verfahren zum herstellen einer transistor-anordnung | |
DE69834948T2 (de) | Coulomb-Blockade-Mehrpegelspeicheranordnung und entsprechende Herstellungs- und Betriebsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |