DE102016100562A1 - Eine halbleitersubstratanordnung, eine halbleitervorrichtung und ein verfahren zum bearbeiten eines halbleitersubstrats - Google Patents

Eine halbleitersubstratanordnung, eine halbleitervorrichtung und ein verfahren zum bearbeiten eines halbleitersubstrats Download PDF

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Knut Stahrenberg
Robert Strenz
Achim Gratz
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Abstract

Gemäß verschiedenen Ausführungsformen kann eine Halbleitersubstratanordnung (100) bereitgestellt werden, wobei die Halbleitersubstratanordnung (100) umfassen kann: ein Halbleitersubstrat (102), einen ersten Bereich (103a) bei einem ersten Niveau (104a) und einen zweiten Bereich (103b) neben dem ersten Bereich (103a) auf einem zweiten Niveau (104b) definierend, wobei das erste Niveau (104a) niedriger als das zweite Niveau (104b) ist; mehrere planare nicht-flüchtige Speicherstrukturen (112), über dem Halbleitersubstrat (102) im ersten Bereich (103a) angeordnet; und mehrere planare Transistorstrukturen (114), über dem Halbleitersubstrat (102) im zweiten Bereich (103b) angeordnet.

Description

  • Verschiedene Ausführungsformen betreffen allgemein eine Halbleitersubstratanordnung, eine Halbleitervorrichtung und ein Verfahren zum Bearbeiten eines Halbleitersubstrats.
  • Im Allgemeinen kann ein Halbleitersubstrat, z. B. ein Chip, ein Die, ein Wafer oder jeder andere Typ von Halbleiterwerkstück in Halbleitertechnologie bearbeitet werden, um einen oder mehrere integrierte Schaltungsstrukturen auf und/oder in dem Halbleitersubstrat zu erzeugen. Das Halbleitersubstrat kann eine Hauptprozessierungsoberfläche haben, auch als Vorderseite bezeichnet, wobei die eine oder mehrere integrierte Schaltungsstrukturen während der Halbleiterverarbeitung an der Hauptprozessierungsoberfläche ausgebildet werden kann. Die auf und/oder in dem Halbleitersubstrat vorgesehenen integrierten Schaltungsstrukturen können mehrere nicht-flüchtige Speicherstrukturen und mehrere Transistoren, z. B. zum Steuern der mehreren nicht-flüchtigen Speicherstrukturen, umfassen. Die mehreren nicht-flüchtigen Speicherstrukturen können bei hohen Spannungen betrieben werden, z. B. bei einer Spannung größer als etwa 6 V. z. B. beim Schreiben und/oder Löschen der nicht-flüchtigen Speicherstrukturen, während die mehreren Transistoren bei niedrigen Spannungen betrieben werden können, z. B. bei einer Spannung von weniger als etwa 6 V. Die nicht-flüchtigen Speicherstrukturen können in so genannten NVM-Bereichen oder Speicherbereichen auf einem Halbleitersubstrat bereitgestellt werden, und die mehreren Transistoren, auch als Logik oder integrierte Logikschaltungen bezeichnet, können in Logikbereichen auf dem Halbleitersubstrat bereitgestellt werden. Die mehreren Transistoren für die Logik können in komplementärer Metalloxid-Halbleitertechnik (complementary metal-oxide-semiconductor technology, CMOS) bereitgestellt werden.
  • Gemäß verschiedenen Ausführungsformen kann eine Halbleitersubstratanordnung bereitgestellt werden, wobei die Halbleitersubstratanordnung umfassen kann: ein Halbleitersubstrat, einen ersten Bereich auf einem ersten Niveau (auch bezeichnet als erste Höhe oder erstes Level) und einen zweiten Bereich neben dem ersten Bereich auf einem zweiten Niveau (auch bezeichnet als zweite Höhe oder zweites Level) definierend, wobei das erste Niveau niedriger als das zweite Niveau ist; mehrere planare nicht-flüchtige Speicherstrukturen, über dem Halbleitersubstrat im ersten Bereich angeordnet; und mehrere planare Transistorstrukturen, über dem Halbleitersubstrat im zweiten Bereich angeordnet.
  • Gemäß verschiedenen Ausführungsformen können beide Niveaus planar und parallel zueinander sein. Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat zumindest eine Stufe umfassen, zumindest zwei Plateaus bei unterschiedlichen Höhenniveaus bereitstellend. Wie beispielsweise in 1C dargestellt, kann das Halbleitersubstrat 102 eine Stufe 111c umfassen, zwei Plateaus 104a, 104b bei unterschiedlichen Höhenniveaus bereitstellend.
  • Gemäß verschiedenen Ausführungsformen können der erste Bereich und der zweite Bereich aneinander angrenzen.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleitersubstratanordnung eine über den mehreren planaren nicht-flüchtigen Speicherstrukturen und den planaren Transistorstrukturen angeordnete Passivierungsschicht umfassen, wobei eine planare Schnittstelle zwischen der Passivierungsschicht und den mehreren planaren nicht-flüchtigen Speicherstrukturen und den planaren Transistorstrukturen vorgesehen werden kann, z. B. durch zumindest einen während des Bearbeitens der Halbleitersubstratanordnung durchgeführten Planarisierungsprozess.
  • Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat Silizium umfassen oder kann ein Siliziumsubstrat sein. Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat einen Wafer umfassen oder kann ein Wafer sein, z. B. ein Silizium-Wafer oder ein Silizium-auf-Isolator-Wafer.
  • Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat mehrere Dotierungsregionen, z. B. Quellen (Sourceregionen), z. B. LDD- und/oder HDD-dotierte Regionen, z. B. p- und/oder n-dotierte Regionen (so genannte Source/Drain-Regionen) zum Bereitstellen funktionierender planarer nicht-flüchtiger Speicherstrukturen und funktionierender planarer Transistorstrukturen umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat eine erste Dicke im ersten Bereich und eine zweite Dicke im zweiten Bereich aufweisen. Erklärend kann ein Chip oder ein Wafer zumindest zwei Substratregionen mit unterschiedlichen Dicken aufweisen.
  • Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat eine vergrabene Siliziumoxidschicht im zweiten Bereich umfassen. Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat frei von der vergrabenen Siliziumoxidschicht im ersten Bereich sein. Erklärend können die unterschiedlichen Höhenniveaus der Halbleitersubstratanordnung durch Entfernen einer vergrabenen Oxidschicht und der Halbleiterschicht über der vergrabenen Oxidschicht im ersten Bereich bereitgestellt werden. Erklärend können die unterschiedlichen Höhenniveaus der Halbleitersubstratanordnung durch Entfernen einer vergrabenen Siliziumoxidschicht und des Siliziums über der vergrabenen Siliziumoxidschicht im ersten Bereich bereitgestellt werden.
  • Gemäß verschiedenen Ausführungsformen kann sich der erste Bereich über mehr als 20% einer Vorderseite des Halbleitersubstrats erstrecken, wobei sich der zweite Bereich über mehr als 20% der Vorderseite des Halbleitersubstrats erstrecken kann. Erklärend können der Flächenanteil des ersten Bereichs und der Flächenanteil des zweiten Bereichs groß im Vergleich zum gesamten aktiven Bereich des Halbleitersubstrats sein.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleitersubstratanordnung weiterhin umfassen: eine zusätzliche Schicht, angeordnet über den mehreren planaren nicht-flüchtigen Speicherstrukturen und den mehreren planaren Transistorstrukturen, wobei die zusätzliche Schicht eine planare Schnittstellenebene aufweist, zu den mehreren planaren nicht-flüchtigen Speicherstrukturen und den mehreren planaren Transistorstrukturen zeigend.
  • Gemäß verschiedenen Ausführungsformen kann die zusätzliche Schicht zumindest eine Passivierungsschicht oder eine Metallisierungsschicht umfassen. Darüber hinaus kann die Metallisierungsschicht in elektrischem Kontakt mit den mehreren planaren nicht-flüchtigen Speicherstrukturen und den mehreren planaren Transistorstrukturen stehen.
  • Gemäß verschiedenen Ausführungsformen kann jede der mehreren planaren nicht-flüchtigen Speicherstrukturen eine erste Höhe haben, und jede der mehreren planaren Transistorstrukturen kann eine zweite Höhe haben, wobei die zweite Höhe kleiner als die erste Höhe ist.
  • Gemäß verschiedenen Ausführungsformen kann jede der mehreren planaren nicht-flüchtigen Speicherstrukturen einen Schichtenstapel umfassen. Gemäß verschiedenen Ausführungsformen kann der entsprechende Schichtenstapel der planaren nicht-flüchtigen Speicherstruktur eine Ladungsspeicherungsschicht und eine über der Ladungsspeicherungsschicht angeordnete Steuergate-Schicht umfassen. Gemäß verschiedenen Ausführungsformen kann zumindest eine dielektrische Schicht zwischen der Ladungsspeicherungsschicht und der Steuergate-Schicht angeordnet sein. Gemäß verschiedenen Ausführungsformen kann zumindest eine dielektrische Schicht zwischen der Ladungsspeicherungsschicht und dem Halbleitersubstrat im ersten Bereich angeordnet sein.
  • Gemäß verschiedenen Ausführungsformen können eine obere Oberfläche der Steuergate-Schicht (vom Halbleitersubstrat weg zeigend) und eine obere Oberfläche des Halbleitersubstrats (mit anderen Worten die Oberfläche des Halbleitersubstrats beim ersten Niveau) in der ersten Chipregion (zur Steuergate-Schicht zeigend) die Höhe der nicht-flüchtigen Speicherstruktur definieren.
  • Gemäß verschiedenen Ausführungsformen kann jede der mehreren planaren nicht-flüchtigen Speicherstrukturen einen planaren Floating-Gate-Transistor umfassen.
  • Gemäß verschiedenen Ausführungsformen kann jeder planare Floating-Gate-Transistor eine Floating-Gate-Schicht aus Polysilizium und eine über der Floating-Gate-Schicht aus Polysilizium angeordnete Steuergate-Schicht aus Polysilizium umfassen. Gemäß verschiedenen Ausführungsformen kann zumindest eine dielektrische Schicht (auch als Interpoly-Dielektrikum bezeichnet) zwischen der Polysilizium-Floating-Gate-Schicht und der Polysilizium-Steuergate-Schicht angeordnet sein. Gemäß verschiedenen Ausführungsformen kann zumindest eine dielektrische Schicht zwischen der Polysilizium-Floating-Gate-Schicht und dem Halbleitersubstrat im ersten Bereich angeordnet sein.
  • Gemäß verschiedenen Ausführungsformen können die Polysilizium-Floating-Gate-Schicht, die Polysilizium-Steuergate-Schicht, die zumindest eine, zwischen der Polysilizium-Floating-Gate-Schicht und der Polysilizium-Steuergate-Schicht angeordnete dielektrische Schicht und die zumindest eine, zwischen der Polysilizium-Floating-Gate-Schicht und dem Halbleitersubstrat im ersten Bereich angeordnete dielektrische Schicht die Höhe der entsprechenden planaren nicht-flüchtigen Speicherstruktur (oder mit anderen Worten die Höhe des entsprechenden planaren Floating-Gate-Transistors) definieren.
  • Gemäß verschiedenen Ausführungsformen kann jeder planare Floating-Gate-Transistor ein Polysilizium-Selektionsgate (auch bezeichnet als Polysilizium-Auswählgate) umfassen.
  • Gemäß verschiedenen Ausführungsformen kann jede der mehreren planaren Transistorstrukturen einen Feldeffekttransistor umfassen.
  • Gemäß verschiedenen Ausführungsformen kann jeder Feldeffekttransistor eine dielektrische Gate-Isolationsschicht und eine über (d. h. in direktem physischem Kontakt mit) der Gate-Isolationsschicht angeordnete elektrisch leitfähige Gate-Schicht umfassen.
  • Gemäß verschiedenen Ausführungsformen können eine obere Oberfläche der elektrisch leitfähigen Gate-Schicht (vom Halbleitersubstrat weg zeigend) und eine obere Oberfläche des Halbleitersubstrats (mit anderen Worten die Oberfläche des Halbleitersubstrats beim zweiten Niveau) in der zweiten Chipregion (zur elektrisch leitfähigen Gate-Schicht zeigend) die Höhe der Transistorstruktur definieren.
  • Gemäß verschiedenen Ausführungsformen kann die dielektrische Gate-Isolationsschicht des Feldeffekttransistors zumindest eine Schicht aus der folgenden Gruppe von Schichten umfassen, die Gruppe bestehend aus: einer dielektrischen Oxidschicht; einer dielektrischen Nitridschicht; einer High-k-Dielektrikumschicht. Gemäß verschiedenen Ausführungsformen kann die dielektrische Gate-Isolationsschicht des Feldeffekttransistors eine Oxidauskleidung unterhalb einer High-k-Dielektrikumschicht umfassen.
  • Gemäß verschiedenen Ausführungsformen kann die elektrisch leitfähige Gate-Schicht des Feldeffekttransistors zumindest eine dotierte Halbleiterschicht oder eine Metallschicht umfassen.
  • Gemäß verschiedenen Ausführungsformen können die dielektrische Gate-Isolationsschicht und die elektrisch leitfähige Gate-Schicht die Höhe der entsprechenden Transistorstruktur (oder mit anderen Worten die Höhe des entsprechenden planaren Feldeffekttransistors) definieren.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleitersubstratanordnung weiterhin mehrere erste Grabenisolationsstrukturen im ersten Bereich, sich in das Halbleitersubstrat erstreckend, zum lateralen elektrischen Isolieren der mehreren planaren nicht-flüchtigen Speicherstrukturen voneinander umfassen. Gemäß verschiedenen Ausführungsformen kann die Halbleitersubstratanordnung weiterhin mehrere zweite Grabenisolationsstrukturen im zweiten Bereich, sich mit einer zweiten Tiefe in das Halbleitersubstrat erstreckend, zum lateralen elektrischen Isolieren der mehreren planaren Transistorstrukturen voneinander umfassen. Darüber hinaus kann gemäß verschiedenen Ausführungsformen die erste Tiefe größer sein als die zweite Tiefe. Gemäß verschiedenen Ausführungsformen können die ersten Grabenisolationsstrukturen und die zweiten Grabenisolationsstrukturen flache Grabenisolationen (STI) sein. Gemäß verschiedenen Ausführungsformen kann jede Grabenisolationsstruktur einen mit einem elektrisch isolierenden Material gefüllten Graben umfassen.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleitersubstratanordnung weiterhin mehrere erste Source-Regionen und mehrere erste Drain-Regionen im ersten Bereich zum Betreiben der mehreren planaren nicht-flüchtigen Speicherstrukturen umfassen. Gemäß verschiedenen Ausführungsformen kann die Halbleitersubstratanordnung weiterhin mehrere zweite Source-Regionen und mehrere zweite Drain-Regionen im zweiten Bereich zum Betreiben der mehreren planaren Transistorstrukturen umfassen.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleitersubstratanordnung 100 eine Halbleitervorrichtung sein, z. B. ein Chip oder ein Die. Gemäß verschiedenen Ausführungsformen kann die Halbleitersubstratanordnung 100 ein Halbleiter-Wafer sein. Gemäß verschiedenen Ausführungsformen kann der Halbleiter-Wafer mehrere Chipbereiche umfassen, wobei jeder Chipbereich zumindest einen NVM-Bereich zum Aufnehmen von mehreren nicht-flüchtigen Speicherzellen bei einem ersten Niveau und zumindest einen Logikbereich neben dem zumindest einen NVM-Bereich zum Aufnehmen von mehreren Transistoren bei einem zweiten Niveau umfasst, das höher als das erste Niveau ist.
  • Gemäß verschiedenen Ausführungsformen kann eine Halbleitervorrichtung umfassen: ein Halbleitersubstrat, zumindest einen ersten Bereich zum Aufnehmen von mehreren nicht-flüchtigen Speicherzellen bei einem ersten Niveau und zumindest einen zweiten Bereich neben dem zumindest einen ersten Bereich zum Aufnehmen von mehreren Transistoren bei einem zweiten Niveau, höher als das erste Niveau, aufweisend; die mehreren nicht-flüchtigen Speicherzellen, ausgebildet über dem Halbleitersubstrat in dem zumindest einen ersten Bereich, wobei jede der mehreren nicht-flüchtigen Speicherzellen eine erste Höhe hat; und die mehreren Transistoren, ausgebildet über dem Halbleitersubstrat in dem zumindest einen zweiten Bereich, wobei jeder der mehreren Transistoren eine zweite Höhe hat, wobei die zweite Höhe kleiner als die erste Höhe ist.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Wafers umfassen: Ausbilden von mehreren nicht-flüchtigen Speicherstrukturen über einem ersten Bereich des Wafers, wobei der erste Bereich ein erstes Niveau hat; Ausbilden von mehreren Transistorstrukturen über einem zweiten Bereich des Wafers, wobei der zweite Bereich ein zweites Niveau hat, das höher als das erste Niveau ist; und Planarisieren des Wafers zum Bereitstellen einer flachen Oberfläche oder Schnittstelle über mehreren Transistorstrukturen und den mehreren nicht-flüchtigen Speicherstrukturen.
  • Gemäß verschiedenen Ausführungsformen kann Ausbilden der mehreren nicht-flüchtigen Speicherstrukturen Ausbilden von mehreren ersten Schichtenstapeln umfassen, jeder der ersten Schichtenstapel eine Ladungsspeicherungsschicht und eine über der Ladungsspeicherungsschicht angeordnete Steuergate-Schicht umfassend. Gemäß verschiedenen Ausführungsformen kann Ausbilden der mehreren Transistorstrukturen Ausbilden von mehreren zweiten Schichtenstapeln umfassen, jeder der zweiten Schichtenstapel eine dielektrische Gate-Isolationsschicht und eine über der Gate-Isolationsschicht angeordnete Metal-Gate-Schicht umfassend. Darüber hinaus können gemäß verschiedenen Ausführungsformen die mehreren ersten Schichtenstapel ausgebildet werden, bevor die mehreren zweiten Schichtenstapel ausgebildet werden. Darüber hinaus kann gemäß verschiedenen Ausführungsformen jeder der mehreren ersten Schichtenstapel eine erste Höhe haben, und jeder der mehreren zweiten Schichtenstapel kann eine zweite Höhe kleiner als die erste Höhe haben.
  • Gemäß verschiedenen Ausführungsformen kann ein Halbleitersubstrat umfassen: eine erste Substratregion, ein erstes Niveau aufweisend, und eine zweite Substratregion neben der ersten Substratregion, ein zweites Niveau höher als das erste Niveau aufweisend; mehrere, in der ersten Substratregion ausgebildete Floating-Gate-Transistorstrukturen, wobei jede der mehreren Floating-Gate-Transistorstrukturen eine erste Höhe hat; mehrere in der zweiten Substratregion ausgebildete High-k+Metal-Gate-Transistorstrukturen, wobei jede der mehreren High-k+Metal-Gate-Transistorstrukturen eine zweite Höhe kleiner als die erste Höhe hat.
  • Gemäß verschiedenen Ausführungsformen kann ein Chip umfassen: ein Substrat, einen ersten Bereich zum Aufnehmen von mehreren nicht-flüchtigen Speicherstrukturen bei einem ersten Niveau und einen zweiten Bereich neben dem ersten Bereich zum Aufnehmen von mehreren Transistorstrukturen bei einem zweiten Niveau höher als das erste Niveau aufweisend; die mehreren nicht-flüchtigen Speicherstrukturen, ausgebildet über dem Halbleitersubstrat im ersten Bereich, wobei jede der mehreren nicht-flüchtigen Speicherstrukturen eine erste Höhe hat; und die mehreren Transistorstrukturen, ausgebildet über dem Halbleitersubstrat im zweiten Bereich, wobei jede der mehreren Transistorstrukturen eine zweite Höhe hat, wobei die zweite Höhe kleiner als die erste Höhe ist.
  • Gemäß verschiedenen Ausführungsformen kann eine Halbleitervorrichtung umfassen: ein Halbleitersubstrat, zumindest einen ersten Bereich zum Aufnehmen von mehreren Transistorstrukturen (z. B. Hochspannungstransistoren) bei einem ersten Niveau und zumindest einen zweiten Bereich neben dem zumindest einen ersten Bereich zum Aufnehmen von mehreren High-k+Metal-Gate-Transistoren bei einem zweiten Niveau höher als das erste Niveau definierend; die mehreren Transistorstrukturen, ausgebildet über Halbleitersubstrat in dem zumindest einen ersten Bereich, wobei jede der mehreren Transistorstrukturen eine erste Höhe hat; und die mehreren High-k+Metal-Gate-Transistoren, ausgebildet über dem Halbleitersubstrat in dem zumindest einen zweiten Bereich, wobei jeder der mehreren High-k+Metal-Gate-Transistoren eine zweite Höhe hat, wobei die zweite Höhe kleiner als die erste Höhe ist.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Wafers umfassen: zumindest Entfernen eines Teils des Wafers in einem ersten Bereich des Wafers oder Abdecken des Wafers mit zumindest einer Schicht in einem zweiten Bereich des Wafers zum Bereitstellen eines ersten Niveaus im ersten Bereich und eines zweiten Niveaus höher als das erste Niveau im zweiten Bereich; Ausbilden von mehreren nicht-flüchtigen Speicherstrukturen über dem ersten Bereich; Ausbilden von mehreren Transistorstrukturen über dem zweiten Bereich; und Planarisieren der Oberfläche des Wafers nach zumindest teilweisem (z. B. vollständigem) Ausbilden der mehreren nicht-flüchtigen Speicherstrukturen.
  • Gemäß verschiedenen Ausführungsformen kann Ausbilden der mehreren nicht-flüchtigen Speicherstrukturen ein Ausglühen bei einer Temperatur gleich oder größer als etwa 500°C umfassen, z. B. ein Ausglühen bei einer Temperatur im Bereich von etwa 500°C bis etwa 800°C. Das Ausglühen kann beispielsweise verwendet werden, um das implantierte Dotierungsmaterial zu aktivieren.
  • Gemäß verschiedenen Ausführungsformen kann Ausbilden der mehreren Transistorstrukturen Ausbilden von mehreren High-k+Metal-Gate-Transistoren in Gate-Last-Prozesstechnik umfassen.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Wafers umfassen: zumindest Entfernen eines Teils des Wafers in einem ersten Bereich des Wafers oder Abdecken des Wafers mit zumindest einer Schicht in einem zweiten Bereich des Wafers zum Bereitstellen eines ersten Niveaus im ersten Bereich und eines zweiten Niveaus höher als das erste Niveau im zweiten Bereich; Ausbilden von mehreren nicht-flüchtigen Speicherstrukturen über dem ersten Bereich; und, z. B. anschließend, Ausbilden von mehreren Transistorstrukturen über dem zweiten Bereich, wobei jede der mehreren Transistorstrukturen eine zweite Höhe kleiner als die erste Höhe hat.
  • Gemäß verschiedenen Ausführungsformen kann Ausbilden der mehreren Transistorstrukturen zumindest einen Planarisierungsprozess umfassen, z. B. chemisch-mechanisches Polieren (CMP).
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Halbleitersubstrats umfassen: Ausbilden von mehreren nicht-flüchtigen Speicherstrukturen über dem Halbleitersubstrat in einem ersten Bereich des Halbleitersubstrats, wobei der erste Bereich ein erstes Niveau aufweist; Ausbilden von mehreren Transistorstrukturen über dem Halbleitersubstrat in einem zweiten Bereich des Halbleitersubstrats, wobei der zweite Bereich ein zweites Niveau höher als das erste Niveau aufweist, wobei Ausbilden der mehreren Transistorstrukturen Ausbilden von zumindest einer elektrisch leitfähigen Schicht und teilweises Entfernen der zumindest einen elektrisch leitfähigen Schicht umfasst, sodass die verbleibenden Teile der zumindest einen elektrisch leitfähigen Schicht eine Gate-Region für jede der mehreren Transistorstrukturen bilden und sodass die verbleibenden Teile elektrisch voneinander getrennt sind, wobei teilweises Entfernen der zumindest einen elektrisch leitfähigen Schicht zumindest einen Planarisierungsprozess umfasst.
  • Gemäß verschiedenen Ausführungsformen kann die zumindest eine elektrisch leitfähige Schicht zumindest eine Metallschicht sein. Gemäß verschiedenen Ausführungsformen kann die elektrisch leitfähige Schicht mehrere im zweiten Bereich bereitgestellte Grabenstrukturen füllen. Die mehreren Grabenstrukturen können durch Entfernen eines Dummy-Gates aus einer Dummy-Transistorstruktur im zweiten Bereich ausgebildet werden.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen in den unterschiedlichen Ansichten allgemein auf die gleichen Teile. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, die Betonung wird stattdessen allgemein auf das Darstellen der Prinzipien der Erfindung gelegt. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, wobei:
  • 1A ein Halbleitersubstrat in einer schematischen Draufsicht gemäß verschiedenen Ausführungsformen zeigt;
  • 1B das in 1A dargestellte Halbleitersubstrat in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen zeigt;
  • 1C bis 1E eine Halbleitersubstratanordnung entsprechend in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen zeigen;
  • 2A bis 2C ein Verfahren zum Bearbeiten eines entsprechenden Halbleitersubstrats in einem schematischen Flussdiagramm gemäß verschiedenen Ausführungsformen zeigen;
  • 3A eine nicht-flüchtige Speicherstruktur einer Halbleitersubstratanordnung in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen zeigt;
  • 3B bis 3D eine Transistorstruktur einer Halbleitersubstratanordnung entsprechend in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen zeigen; und
  • 4A bis 4H eine Halbleitersubstratanordnung entsprechend bei verschiedenen Phasen während des Bearbeitens in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen zeigen.
  • Die folgende ausführliche Beschreibung bezieht sich auf die begleitenden Zeichnungen, die, auf dem Wege der Darstellung, spezifische Details und Ausführungsformen zeigen, in denen die Erfindung umgesetzt werden kann.
  • Das Wort ”beispielhaft”, wie es hier verwendet wird, bedeutet ”als ein Beispiel oder zur Veranschaulichung dienend”. Jede hier als ”beispielhaft” beschriebene Ausführungsform oder Konstruktion ist nicht notwendigerweise als gegenüber anderen Ausführungsformen oder Konstruktionen als bevorzugt oder vorteilhaft zu betrachten.
  • Das Wort ”über”, wie es bezüglich eines ”über” einer Seite oder Oberfläche ausgebildeten, abgeschiedenen Materials verwendet wird, kann hier verwendet werden, um zu bedeuten, dass das abgeschiedene Material ”direkt auf, d. h. in direktem Kontakt mit, der betroffenen Seite oder Oberfläche ausgebildet werden kann. Das Wort ”über”, wie es bezüglich eines ”über” einer Seite oder Oberfläche ausgebildeten. abgeschiedenen Materials verwendet wird, kann hier verwendet werden, um zu bedeuten, dass das abgeschiedene Material ”indirekt auf” der betroffenen Seite oder Oberfläche ausgebildet werden kann, wobei eine oder mehrere zusätzliche Schichten zwischen der betroffenen Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind.
  • Der Begriff ”lateral”, wie er bezüglich der ”lateralen” Ausdehnung einer Struktur (oder eines Strukturelements), vorgesehen zumindest an oder in einem Träger (z. B. einem Substrat, einem Wafer oder einem Halbleiterwerkstück), oder ”lateral” daneben verwendet wird, kann hier verwendet werden, um eine Ausdehnung oder eine Positionsbeziehung entlang einer Oberfläche des Trägers zu bedeuten. Das bedeutet, dass eine Oberfläche eines Trägers (z. B. eine Oberfläche eines Substrats, eine Oberfläche eines Wafers oder eine Oberfläche eines Werkstücks) als Bezug dienen kann, allgemein als Hauptprozessierungsoberfläche bezeichnet. Darüber hinaus kann der Begriff ”Breite”, wie er bezüglich einer ”Breite” einer Struktur (oder eines Strukturelements) verwendet wird, hier verwendet werden, um die laterale Ausdehnung einer Struktur zu bedeuten. Des Weiteren kann der Begriff ”Höhe”, wie er bezüglich einer Höhe einer Struktur (oder eines Strukturelements) verwendet wird, hier verwendet werden, um eine Ausdehnung einer Struktur entlang einer Richtung senkrecht zur Oberfläche eines Trägers (z. B. senkrecht zur Hauptprozessierungsoberfläche eines Trägers) zu bedeuten. Der Begriff ”Dicke”, wie er bezüglich einer ”Dicke” einer Schicht verwendet wird, kann hier verwendet werden, um die räumliche Ausdehnung der Schicht senkrecht zur Oberfläche der Stütze (des Materials oder der Materialstruktur) zu bedeuten, auf der die Schicht abgeschieden ist. Wenn eine Oberfläche der Stütze parallel zur Oberfläche des Trägers (z. B. parallel zur Hauptprozessierungsoberfläche) ist, kann die ”Dicke” der auf der Oberfläche abgeschiedenen Schicht gleich der Höhe der Schicht sein. Des Weiteren kann sich eine ”vertikale” Struktur auf eine Struktur beziehen, sich in einer Richtung senkrecht zur lateralen Richtung (z. B. senkrecht zur Hauptprozessierungsoberfläche eines Trägers) erstreckend, und eine ”vertikale” Ausdehnung kann sich auf eine Ausdehnung entlang einer Richtung senkrecht zur lateralen Richtung (z. B. eine Ausrichtung senkrecht zur Hauptprozessierungsoberfläche eines Trägers) beziehen.
  • Gemäß verschiedenen Ausführungsformen kann eine nicht-flüchtige Speicherzelle (NVM-Zelle), z. B. eine NVM-Zelle mit geteilten Gates, in eine CMOS-Technik integriert sein, z. B. in einen Gate-Last-Prozess der High-k+Metal-Gate-Technik, wie beispielsweise in dem 28-nm-CMOS-Technologieknoten (oder weniger als 28 nm) etabliert. Gemäß verschiedenen Ausführungsformen kann ein einzelner Chip vorgesehen werden, Hochleistungs-Logiktransistoren in einem Logikbereich des Chips enthaltend und ein NVM-Array in einem NVM-Bereich des Chips aufweisend, wobei der NVM-Bereich die höchsten Zuverlässigkeitsanforderungen erfüllt.
  • Erläuternd wird in der Halbleitertechnologie die Merkmalsgröße für Logiktransistoren kontinuierlich verringert, während beispielsweise eine entsprechende Skalierung einer NVM-Zelle (z. B. einer so genannten FLASH-Speicherzelle mit geteilten Gates) bei Aufrechterhaltung der Zuverlässigkeit schwierig sein kann.
  • Gemäß verschiedenen Ausführungsformen können hier eine oder mehrere NVM-Zellen auf demselben Chip als einer oder mehrere High-k+Metal-Gate-Transistoren vorgesehen werden, wobei die eine oder mehrere NVM-Zellen eine hohe Zuverlässigkeit, z. B. eine bestimmte Zyklenfähigkeit und/oder Langzeitstabilität sowie eine gut etablierte Fehlererkennung aufweisen. Darüber hinaus können der eine oder mehrere High-k+Metal-Gate-Transistoren in einem Gate-Last-Prozess ausgebildet werden. Daher können die entsprechenden Dicken der Schichten einer NVM-Zelle, z. B. in Planartechnik bereitgestellt, im Hinblick auf die gewünschte Zuverlässigkeit der NVM-Zelle angepasst und unabhängig von den auf demselben Chip bereitgestellten Logiktransistoren ausgebildet werden. Die Logiktransistoren können stattdessen im Hinblick auf die gewünschte Leistung ausgebildet werden. Um einen oder mehrere High-k+Metal-Gate-Transistoren in einem Gate-Last-Prozess bereitzustellen, kann zumindest eine Planarisierung (z. B. chemisch-mechanisches Poliere) erforderlich sein, wobei das Halbleitersubstrat angepasst werden kann, um Bedingungen zu bieten, sodass sich die Planarisierung nicht auf die eine oder mehreren NVM-Zellen auswirkt.
  • Gemäß verschiedenen Ausführungsformen können hier eine oder mehrere Transistorstrukturen (z. B. planare Transistorstrukturen basierend auf zumindest einem entsprechenden Schichtenstapel) als einer oder mehrere High-k+Metal-Gate-Transistoren auf demselben Chip bereitgestellt werden. Die Transistorstruktur kann einen Hochspannungstransistor (z. B. einen Transistor, der bei einer Spannung von mehr als etwa 6 V betrieben werden kann) umfassen (oder kann zumindest Teil davon sein). Darüber hinaus können der eine oder mehrere High-k+Metal-Gate-Transistoren in einem Gate-Last-Prozess ausgebildet werden. Um einen oder mehrere High-k+Metal-Gate-Transistoren in einem Gate-Last-Prozess bereitzustellen, kann zumindest eine Planarisierung (z. B. chemisch-mechanisches Polieren) erforderlich sein, wobei das Halbleitersubstrat angepasst werden kann, um Bedingungen zu bieten, sodass sich die Planarisierung nicht auf die eine oder mehreren Transistorstrukturen auswirkt. Gemäß verschiedenen Ausführungsformen können die entsprechenden Dicken des zumindest einen Schichtenstapels der einen oder mehreren Transistorstrukturen, z. B. in Planartechnik bereitgestellt, größer sein als die entsprechenden Dicken der High-k+Metal-Gate-Transistoren.
  • 1A zeigt ein Halbleitersubstrat 102 in einer schematischen Draufsicht gemäß verschiedenen Ausführungsformen. Das Halbleitersubstrat 102 kann eine Hauptprozessierungsoberfläche 102f aufweisen, wobei die Hauptprozessierungsoberfläche 102f, beispielsweise, eine Vorderseite 101f definieren kann (vgl. 1B). Das Halbleitersubstrat 102 kann zumindest Teil eines Halbleiter-Wafers, eines Halbleiter-Dies, eines Halbleiterchips oder jedes anderen in Halbleitertechnik verarbeitbaren Halbleiterwerkstücks sein oder nicht. Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 aus Halbleitermaterialien verschiedener Typen, umfassend, beispielsweise, Silizium, Germanium, Gruppe III bis V oder andere Typen, umfassend, beispielsweise Polymere, hergestellt sein oder kann diese umfassen, obwohl in einer anderen Ausführungsform andere geeignete Materialien ebenfalls verwendet werden können. In einer Ausführungsform ist das Halbleitersubstrat 102 aus Silizium (dotiert oder nicht dotiert) hergestellt, in einer alternativen Ausführungsform ist das Halbleitersubstrat 102 ein SOI-Wafer (silicon an insulator, Silizium auf Isolator). Als Alternative können beliebige andere geeignete Halbleitermaterialien für das Halbleitersubstrat 102 verwendet werden, beispielsweise Halbleiterverbundmaterialien, wie etwa Galliumarsenid (GaAs), Indiumphosphid (InP), aber auch andere geeignete ternäre Halbleiterverbundmaterialien oder quaternäre Halbleiterverbundmaterialien, wie Indiumgalliumarsenid (InGaAs). Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 ein dünnes oder ein ultradünnes Substrat oder ein dünner oder ultradünner Wafer sein, z. B. mit einer Dicke im Bereich von etwa einigen Mikrometern bis hin zu etwa einigen Zehnermikrometern, z. B. im Bereich von etwa 5 μm bis etwa 50 μm, z. B. mit einer Dicke von weniger als etwa 100 μm oder weniger als etwa 50 μm. Gemäß verschiedenen Ausführungsformen kann ein Halbleitersubstrat 102 SiC (Siliziumkarbid) umfassen oder kann ein Siliziumkarbidsubstrat 102 sein, z. B. ein Siliziumkarbid-Wafer 102.
  • Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 zumindest einen ersten Bereich 103a, z. B. zumindest einen so genannten NVM-Bereich zum Aufnehmen von mehreren nicht-flüchtigen Speicherstrukturen; und einen zweiten Bereich 103b neben dem ersten Bereich, z. B. zumindest einen so genannten Logikbereich zum Aufnehmen von mehreren Transistorstrukturen, z. B. Logiktransistoren in CMOS-Technik, definieren.
  • Gemäß verschiedenen Ausführungsformen kann in dem Fall, dass das Halbleitersubstrat 102 ein Halbleiter-Wafer 102 ist, der Halbleiter-Wafer 102 mehrere Chipregionen umfassen, wobei jede Chipregion zumindest einen ersten Bereich 103a und einen zweiten Bereich 103b definieren kann. Gemäß verschiedenen Ausführungsformen kann in dem Fall, dass das Halbleitersubstrat 102 ein Halbleiterchip oder ein Halbleiter-Die 102 ist, der Halbleiterchip oder der Halbleiter-Die 102 zumindest einen ersten Bereich 103a und zumindest einen zweiten Bereich 103b definieren. Die beiden Bereiche 103a, 103b können aneinander angrenzen, oder sie können voneinander entfernt sein. Gemäß verschiedenen Ausführungsformen kann sich der erste Bereich 103a über mehr als 20% der Hauptprozessierungsoberfläche 102f des Halbleitersubstrats erstrecken. Gemäß verschiedenen Ausführungsformen kann sich der zweite Bereich 103b über mehr als 20% der Hauptprozessierungsoberfläche 102f des Halbleitersubstrats erstrecken. Gemäß verschiedenen Ausführungsformen kann sich der erste Bereich 103a über mehr als 20% des Vorderseiten-Chipbereichs 102f eines Chips oder Dies 102 erstrecken. Gemäß verschiedenen Ausführungsformen kann sich der zweite Bereich 103b über mehr als 20% des Vorderseiten-Chipbereichs 102f eines Chips oder Dies 102 erstrecken.
  • 1B zeigt das Halbleitersubstrat 102, z. B. wie in 1A dargestellt, in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen. Der erste Bereich 103a kann durch eine erste Region 102a des Halbleitersubstrats 102 definiert werden, wobei mehrere NVM-Zellen zumindest über oder in der ersten Region 102a vorgesehen werden können. Der zweite Bereich 103b kann durch eine zweite Region 102b des Halbleitersubstrats 102 definiert werden, wobei mehrere Logiktransistoren zumindest über oder in der zweiten Region 102b vorgesehen werden können.
  • Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 ein erstes Niveau 104a im ersten Bereich 103a (erläuternd eine erste Höhe senkrecht zur lateralen Ausdehnung des Halbleitersubstrats 102) zum Aufnehmen der mehreren nicht-flüchtigen Speicherstrukturen; und ein zweites Niveau 104b im zweiten Bereich 103b (erläuternd eine zweite Höhe senkrecht zur lateralen Ausdehnung des Halbleitersubstrats 102) zum Aufnehmen der mehreren Transistorstrukturen aufweisen. Gemäß verschiedenen Ausführungsformen kann das erste Niveau 104a niedriger als das zweite Niveau 104b sein. Erklärend kann die Hauptprozessierungsoberfläche 102f eines Halbleitersubstrats 102 zumindest eine Stufe 111c aufweisen, oder das Halbleitersubstrat 102 kann bearbeitet werden, um eine gestufte Hauptprozessierungsoberfläche 102f bereitzustellen. Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 eine planare (mit anderen Worten flache) Rückseite 101b aufweisen oder kann eben (mit anderen Worten flach) an der Rückseite 101b sein.
  • Gemäß verschiedenen Ausführungsformen können, wie in 1B dargestellt, beide Niveaus 104a, 104b planar (mit anderen Worten flach) und parallel zueinander sein. Die erste Region 102a des Halbleitersubstrats 102 (z. B. den ersten Bereich 103a definierend) kann eine erste Dicke 111a aufweisen, und die zweite Region 102b des Halbleitersubstrats 102 (z. B. den zweiten Bereich 103b definierend) kann, beispielsweise, eine zweite Dicke 111b größer als die erste Dicke 111a aufweisen. Die Differenz zwischen der zweiten Dicke 111b und der ersten Dicke 111a kann als eine Stufenhöhe 111c angesehen werden. Gemäß verschiedenen Ausführungsformen können die erste Dicke 111a und die zweite Dicke 111b beispielsweise im Bereich von etwa 5 μm bis etwa 1 mm liegen oder größer als 1 mm oder kleiner als 5 μm sein. Gemäß verschiedenen Ausführungsformen kann die Stufenhöhe 111c im Bereich von etwa 5 nm bis etwa 1 μm liegen, z. B. im Bereich von etwa 5 nm bis etwa 100 nm, z. B. im Bereich von etwa 10 nm bis etwa 60 nm. Gemäß verschiedenen Ausführungsformen kann die Stufenhöhe 111c so ausgewählt werden, dass die mehreren NVM-Zellen (oder die mehreren von beliebigen anderen Transistorstrukturen) im ersten Bereich 103a niedrig genug angeordnet werden können, um die mehreren Transistoren im zweiten Bereich 103b zu bearbeiten, ohne die mehreren NVM-Zellen (oder die mehreren beliebigen anderen Transistorstrukturen) im ersten Bereich 103a zu beschädigen und/oder zu beeinflussen.
  • Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 eine vergrabene Oxidschicht (z. B. eine vergrabene Siliziumoxidschicht) im zweiten Bereich 103b umfassen. In diesem Fall kann das Halbleitersubstrat 102 frei von der vergrabenen Oxidschicht im ersten Bereich 103a sein. Erklärend kann die Stufenhöhe 111c vom ersten Niveau 104a zum zweiten Niveau 104b durch teilweises Entfernen der oberen Siliziumschicht eines Silizium-auf-Isolator-Substrats und, z. B. optional, teilweises Entfernen der Isolationsschicht eines Silizium-auf-Isolator-Substrats im ersten Bereich 103a bereitgestellt werden. Alternativ kann die Stufenhöhe 111c vom ersten Niveau 104a zum zweiten Niveau 104b durch Abscheiden von Halbleitermaterial über dem Halbleitersubstrat 102 im zweiten Bereich 103b, z. B. durch epitaktisch aufwachsendes Halbleitermaterial (z. B. Silizium) auf dem Halbleitersubstrat 102 im zweiten Bereich 103b bereitgestellt werden.
  • Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 gewünschte Dotierprofile, z. B. schwachdotierte Regionen (z. B. schwachdotierte Drain-Regionen (LDD, lightly doped drain)) und/oder starkdotierte Regionen (z. B. starkdotierte Drain-Regionen (HDD, highly doped drain)) mit p- bzw. n-Dotierung umfassen. Darüber hinaus kann das Halbleitersubstrat 102 p- oder n-dotierte Source-Regionen umfassen.
  • 1C zeigt eine Halbleitersubstratanordnung 100 in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen. Die Halbleitersubstratanordnung 100 kann einen Chip, einen Die, einen Wafer oder eine beliebige andere Halbleitervorrichtung umfassen oder ein/e solche/r sein.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleitersubstratanordnung 100 ein Halbleitersubstrat 102, wie oben z. B. Bezug nehmend auf 1A und 1B beschrieben, umfassen. Des Weiteren kann die Halbleitersubstratanordnung 100 mehrere nicht-flüchtige Speicherstrukturen 112 (z. B. NVM-Zellen in Planartechnik), über dem Halbleitersubstrat 102 im ersten Bereich 103a angeordnet (z. B. ausgebildet zumindest über oder in der ersten Region 102a des Halbleitersubstrats 102); und mehrere Transistorstrukturen 114 (z. B. Logiktransistoren in Planartechnik), über dem Halbleitersubstrat 102 im zweiten Bereich 103b angeordnet (z. B. ausgebildet zumindest über oder in der zweiten Region 102b des Halbleitersubstrats 102) umfassen.
  • Gemäß verschiedenen Ausführungsformen können die nicht-flüchtigen Speicherstrukturen 112 eines der folgenden umfassen oder zumindest eines der folgenden sein: ein SONOS-NVM (Silizium-Oxid-Nitrid-Oxid-Silizium), z. B. mit Siliziumnitrid als Ladungsspeicherungsmaterial, ein SHINOS-NVM (Silizium-High-k-Nitrid-Oxid-Silizium), ein NVM mit geteilten Gates, z. B. Polysilizium als Ladungsspeicherungsmaterial umfassend, oder jeder andere Typ von NVM-Struktur oder NVM-Vorrichtung, z. B. nicht-flüchtiger Direktzugriffsspeicher (NVRAM, non-volatile random-access memory), Flash-Speicher, löschbarer programmierbarer Nur-Lese-Speicher (EPROM, erasable programmable read only memory), elektrisch löschbarer programmierbarer Nur-Lese-Speicher (EEPROM, electrically erasable programmable read-only memory), Phasenwechselspeicher, magnetoresistiver Direktzugriffsspeicher, ferroelektrischer Direktzugriffsspeicher, Direktzugriffsspeicher mit Floating-Junction-Gate. Gemäß verschiedenen Ausführungsformen können die nicht-flüchtigen Speicherstrukturen 112 planare, schichtenstapelbasierte Speicherstrukturen umfassen oder können solche sein.
  • Gemäß verschiedenen Ausführungsformen können die nicht-flüchtigen Speicherstrukturen 112 in Planartechnik bereitgestellt werden, z. B. einen Schichtenstapel umfassend, wobei der Schichtenstapel eine Ladungsspeicherungsschicht und ein über der Ladungsspeicherungsschicht angeordnetes Steuergate umfassen kann. Die Ladungsspeicherungsschicht kann durch eine oder mehrere dielektrische Schichten (z. B. elektrisch isolierende Schichten, z. B. Oxidschichten und/oder Nitridschichten), von der Steuergate-Schicht getrennt sein, vgl. beispielsweise 3A. Gemäß verschiedenen Ausführungsformen können sich die Ladungsspeicherungsschicht und die Steuergate-Schicht in der lateralen Richtung erstrecken.
  • Darüber hinaus können die Transistorstrukturen 114 gemäß verschiedenen Ausführungsformen Feldeffekttransistorstrukturen umfassen. Die Transistorstrukturen 114 können in Planartechnik bereitgestellt werden, z. B. einen Schichtenstapel umfassend, wobei der Schichtenstapel eine dielektrische Gate-Isolationsschicht und eine über der Gate-Isolationsschicht angeordnete elektrisch leitfähige Gate-Schicht umfassen kann, vgl. 3B bis 3D. Gemäß verschiedenen Ausführungsformen kann sich die elektrische leitfähige Gate-Isolationsschicht in der lateralen Richtung erstrecken. Gemäß verschiedenen Ausführungsformen kann jede der Transistorstrukturen 114 zumindest Teil eines beliebigen Typs von in Halbleitertechnik verarbeitbaren Transistoren sein, z. B. eines Feldeffekttransistors, z. B. eines Feldeffekttransistors mit einer High-k-Gate-Isolationsschicht und einer über der High-k-Gate-Isolationsschicht angeordneten Metal-Gate-Schicht.
  • Gemäß verschiedenen Ausführungsformen kann ein High-k-Material (auch als High-κ oder High-εr bezeichnet) jedes geeignete Material mit einer Dielektrizitätskonstante κ (auch als εr und/oder relative Permittivität bezeichnet) größer als die von Siliziumdioxid (εr = 3,9) oder größer als die von einem beliebigen der Siliziumoxynitride (εr < 6) sein. Gemäß verschiedenen Ausführungsformen kann ein High-k-Material zumindest ein Übergangsmetalloxid (z. B. Ta2O5 HfO2, ZrO2) und/oder zumindest ein Seltenerdmetalloxid (z. B. Pr2O3, Gd2O3 und Y2O3), oder jedes andere Metalloxid, z. B. Aluminiumoxid, umfassen, eine Dielektrizitätskonstante beispielsweise größer oder gleich etwa 9 aufweisend.
  • 1D zeigt eine Halbleitersubstratanordnung 100 in einer schematischen Querschnittsansicht, gemäß verschiedenen Ausführungsformen, wobei die Halbleitersubstratanordnung 100 ein Halbleitersubstrat 102, einen ersten Bereich 103a bei einem ersten Niveau 104a und einen zweiten Bereich 103b neben dem ersten Bereich 103a bei einem zweiten Niveau 104b definierend, wobei das erste Niveau 104a niedriger als das zweite Niveau 104b ist; und mehrere über dem Halbleitersubstrat 102 im ersten Bereich 103a angeordnete planare nicht-flüchtige Speicherstrukturen 112; und mehrere über dem Halbleitersubstrat 102 im zweiten Bereich 103b angeordnete planare Transistorstrukturen 114 umfasst.
  • Gemäß verschiedenen Ausführungsformen hat jede der mehreren planaren nicht-flüchtigen Speicherstrukturen 112 eine erste Höhe, und jede der mehreren planaren Transistorstrukturen 114 hat eine zweite Höhe, wobei die zweite Höhe kleiner als die erste Höhe ist. Dadurch kann das Halbleitersubstrat 102 die unterschiedlichen Höhen der planaren nicht-flüchtigen Speicherstrukturen 112 und der planaren Transistorstrukturen 114 kompensieren. Darüber hinaus kann der Raum zwischen den planaren nicht-flüchtigen Speicherstrukturen 112 und den planaren Transistorstrukturen 114 mit einem Zwischenschichtdielektrikum (ILD, interlayer dielectric) 116, z. B. mit einem Oxid-Zwischenschichtdielektrikum, z. B. mit einem Glas, z. B. mit Borsilikatglas gefüllt werden. Gemäß verschiedenen Ausführungsformen kann das Zwischenschichtdielektrikum 116 ein Low-k-Dielektrikum sein.
  • Wie in 1D dargestellt, kann die Halbleitersubstratanordnung 100, einschließlich der planaren nicht-flüchtigen Speicherstrukturen 112 und der planaren Transistorstrukturen 114 planarisiert werden, z. B. an der Vorderseite. Des Weiteren kann eine zusätzliche Schicht 118 über den mehreren planaren nicht-flüchtigen Speicherstrukturen 112 und den mehreren planaren Transistorstrukturen 114 (und z. B. über dem Dielektrikum 116) angeordnet werden, wobei die zusätzliche Schicht 118 eine planare Schnittstellenebene aufweist, zu den mehreren planaren nicht-flüchtigen Speicherstrukturen 112 und den mehreren planaren Transistorstrukturen 114 zeigend, wie beispielsweise in 1E in einer schematischen Querschnittsansicht der Halbleitersubstratanordnung 100 gemäß verschiedenen Ausführungsformen dargestellt.
  • Die zusätzliche Schicht kann zumindest eine Passivierungsschicht oder eine Metallisierungsschicht umfassen. Die zusätzliche Schicht kann die Leitungsführung für elektrisches Verbinden und/oder Kontaktieren der mehreren planaren nicht-flüchtigen Speicherstrukturen 112 und der mehreren planaren Transistorstrukturen 114 umfassen.
  • Darüber hinaus kann (nicht dargestellt) die Halbleitersubstratanordnung 100 mehrere erste Grabenisolationsstrukturen im ersten Bereich 103a, sich zum lateralen elektrischen Isolieren der mehreren planaren nicht-flüchtigen Speicherstrukturen 112 voneinander in das Halbleitersubstrat 102 erstreckend, und mehrere zweite Grabenisolationsstrukturen im zweiten Bereich 103b, sich zum lateralen elektrischen isolieren der mehreren planaren Transistorstrukturen 114 voneinander mit einer zweiten Tiefe in das Halbleitersubstrat erstreckend, umfassen.
  • Da die nicht-flüchtigen Speicherstrukturen 112 bei höheren Spannungen betrieben werden können als die Transistorstrukturen 114, kann die erste Tiefe der ersten Grabenisolationsstrukturen größer sein als die zweite Tiefe der zweiten Grabenisolationsstrukturen. Gemäß verschiedenen Ausführungsformen können die Grabenisolationsstrukturen flache Grabenisolationsstrukturen (STI, shallow trench isolation) sein.
  • Darüber hinaus kann (nicht dargestellt) die Halbleitersubstratanordnung 100 mehrere erste Source-Regionen und mehrere erste Drain-Regionen in der ersten Region 102a des Halbleitersubstrats 102 im ersten Bereich 103a zum Betreiben der mehreren planaren nicht-flüchtigen Speicherstrukturen 112 und mehrere zweite Source-Regionen und mehrere zweite Drain-Regionen in der zweiten Region 102b des Halbleitersubstrats 102 im zweiten Bereich 103b zum Betreiben der mehreren planaren Transistorstrukturen 114 umfassen.
  • 2A zeigt ein Verfahren 200a zum Bearbeiten eines Halbleitersubstrats in einem schematischen Flussdiagramm gemäß verschiedenen Ausführungsformen, wobei das Verfahren 200a umfassen kann: in 210, Ausbilden von mehreren nicht-flüchtigen Speicherstrukturen 112 über dem Halbleitersubstrat 102 in einem durch das Halbleitersubstrat 102 definierten ersten Bereich 103a, wobei der erste Bereich 103a ein erstes Niveau 104a aufweist; und, in 220, Ausbilden von mehreren Transistorstrukturen 114 über dem Halbleitersubstrat 102 in einem durch das Halbleitersubstrat 102 definierten zweiten Bereich 103b, wobei der zweite Bereich 103b ein zweites Niveau 104b aufweist, das höher als das erste Niveau 103a ist.
  • 2B zeigt ein Verfahren 200b zum Bearbeiten eines Halbleitersubstrats in einem schematischen Flussdiagramm gemäß verschiedenen Ausführungsformen, wobei das Verfahren 200b umfassen kann: in 210, Ausbilden von mehreren nicht-flüchtigen Speicherstrukturen 112 über dem Halbleitersubstrat 102 in einem durch das Halbleitersubstrat 102 definierten ersten Bereich 103a, wobei der erste Bereich 103a ein erstes Niveau 104a aufweist; in 220, Ausbilden von mehreren Transistorstrukturen 114 über dem Halbleitersubstrat 102 in einem durch das Halbleitersubstrat 102 definierten zweiten Bereich 103b, wobei der zweite Bereich 103b ein zweites Niveau 104b aufweist, das höher als das erste Niveau 103a ist; und, in 230, Planarisieren der mehreren Transistorstrukturen 114 und/oder der mehreren nicht-flüchtigen Speicherstrukturen 112.
  • Gemäß verschiedenen Ausführungsformen kann das Planarisieren beispielsweise Teil des Bearbeitens der mehreren Transistorstrukturen 114 sein, wenn z. B. die Transistorstrukturen 114 mittels Gate-Last-Prozess ausgebildete High-k+Metal-Gate-Transistoren umfassen. Darüber hinaus dürfen gemäß verschiedenen Ausführungsformen die mehreren nicht-flüchtigen Speicherstrukturen 112 durch das Planarisieren nicht beschädigt oder beeinträchtigt werden. Des Weiteren können die mehreren nicht-flüchtigen Speicherstrukturen 112 fertig bearbeitet sein, bevor die Planarisierung durchgeführt wird.
  • Gemäß verschiedenen Ausführungsformen kann Planarisieren chemisch-mechanisches Polieren (CMP) umfassen.
  • Gemäß verschiedenen Ausführungsformen kann Ausbilden der mehreren nicht-flüchtigen Speicherstrukturen 112 Hochtemperaturprozesse umfassen, z. B. bei einer Temperatur größer als etwa 500°C. Solche Hochtemperaturprozesse können sich auf die Transistorstrukturen 114 auswirken. Daher können die mehreren nicht-flüchtigen Speicherstrukturen 112 fertig bearbeitet sein, bevor die funktionierenden Transistorstrukturen 114 im zweiten Bereich 103b des Halbleitersubstrats 102 ausgebildet werden.
  • Gemäß verschiedenen Ausführungsformen kann Ausbilden der mehreren nicht-flüchtigen Speicherstrukturen 104 Ausbilden von mehreren ersten Schichtenstapeln 112 umfassen, wie beispielsweise in 1D dargestellt, wobei jeder der ersten Schichtenstapel 112 eine Ladungsspeicherungsschicht und eine über der Ladungsspeicherungsschicht angeordnete Steuergate-Schicht umfassen kann. Darüber hinaus kann Ausbilden der mehreren Transistorstrukturen 114 Ausbilden von mehreren zweiten Schichtenstapeln 114 umfassen, wie beispielsweise in 1D dargestellt, wobei jeder der zweiten Schichtenstapel 114 eine dielektrische Gate-Isolationsschicht und eine über der Gate-Isolationsschicht angeordnete Metal-Gate-Schicht umfassen kann. Gemäß verschiedenen Ausführungsformen können die ersten Schichtenstapel 112 ausgebildet werden, bevor die zweiten Schichtenstapel 114 ausgebildet werden.
  • 2C zeigt ein Verfahren 200c zum Bearbeiten eines Halbleitersubstrats in einem schematischen Flussdiagramm gemäß verschiedenen Ausführungsformen, wobei das Verfahren 200c umfassen kann: in 210, Ausbilden von mehreren nicht-flüchtigen Speicherstrukturen über dem Halbleitersubstrat in einem durch das Halbleitersubstrat definierten ersten Bereich, wobei der erste Bereich ein erstes Niveau aufweist; und, in 220c, Ausbilden von mehreren Transistorstrukturen über dem Halbleitersubstrat in einem durch das Halbleitersubstrat definierten zweiten Bereich, wobei der zweite Bereich ein zweites Niveau aufweist, das höher als das erste Niveau ist, wobei Ausbilden der mehreren Transistorstrukturen Ausbilden von zumindest einer elektrisch leitfähigen Schicht (z. B. zumindest im zweiten Bereich) und teilweises Entfernen der zumindest einen elektrisch leitfähigen Schicht umfasst, sodass verbleibende Teile der zumindest einen elektrisch leitfähigen Schicht eine Gate-Region für jede der mehreren Transistorstrukturen bilden und sodass die verbleibenden Teile elektrisch voneinander getrennt sind, wobei teilweises Entfernen der zumindest einen elektrisch leitfähigen Schicht zumindest einen Planarisierungsprozess umfasst.
  • Gemäß verschiedenen Ausführungsformen kann die zumindest eine elektrisch leitfähige Schicht zumindest eine Metallschicht sein. Erklärend können mehrere High-k+Metal-Gate-Transistoren durch zumindest einen Planarisierungsprozess ausgebildet werden, z. B. durch zumindest einen CMP-Prozess. Gemäß verschiedenen Ausführungsformen kann der Planarisierungsprozess eine flache obere Oberfläche im ersten Bereich und im zweiten Bereich ausbilden.
  • Gemäß verschiedenen Ausführungsformen kann Ausbilden von mehreren Transistorstrukturen weiterhin umfassen Ausbilden einer High-k-Dielektrikumschicht (z. B. zumindest im zweiten Bereich), z. B. unterhalb der zumindest einen Metallschicht angeordnet, und teilweises Entfernen der High-k-Dielektrikumschicht, sodass verbleibende Teile der High-k-Dielektrikumschicht eine Gate-Isolation für jede der mehreren Transistorstrukturen ausbilden, wobei teilweises Entfernen der High-k-Dielektrikumschicht einen Planarisierungsprozess umfassen kann.
  • 3A zeigt eine nicht-flüchtige Speicherstruktur 112 einer Halbleitersubstratanordnung 100 (z. B. über dem Halbleitersubstrat 102 im ersten Bereich 103a anzuordnen) in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen. Gemäß verschiedenen Ausführungsformen kann ein Schichtenstapel 112 (mit anderen Worten die nicht-flüchtige Speicherstruktur) eine Ladungsspeicherungsschicht 312b und eine über der Ladungsspeicherungsschicht 312b angeordnete Steuergate-Schicht 312d umfassen. Der Schichtenstapel 112 kann Teil einer nicht-flüchtigen Speicherzelle sein. Die Ladungsspeicherungsschicht 312b kann von der Steuergate-Schicht 312d durch eine elektrisch isolierende Schicht 312c, z. B. zumindest eine Oxidschicht, eine Nitridschicht, eine Oxynitridschicht oder eine High-k-Materialschicht umfassend, getrennt sein, z. B. räumlich und/oder elektrisch. Darüber hinaus kann die Ladungsspeicherungsschicht 312b vom Halbleitersubstrat 102 durch eine elektrisch isolierende Schicht 312a, z. B. zumindest eine Oxidschicht, eine Nitridschicht, eine Oxynitridschicht oder eine High-k-Materialschicht umfassend, getrennt sein, z. B. räumlich und/oder elektrisch. Darüber hinaus kann die Steuergate-Schicht 312d durch eine Hartmaskenschicht 312e, z. B. eine Oxid- oder Nitrid-Hartmaske umfassend, abgedeckt sein.
  • Darüber hinaus (vgl. 4D) kann die nicht-flüchtige Speicherstruktur 112 einen Abstandshalter als Selektionsgate umfassen, z. B. kann der Abstandshalter Polysilizium umfassen. Gemäß verschiedenen Ausführungsformen kann eine nicht-flüchtige Speicherzelle durch zumindest den Schichtenstapel 112, das Selektionsgate und die entsprechenden dotierten Regionen im Halbleitersubstrat 102 bereitgestellt werden.
  • Gemäß verschiedenen Ausführungsformen kann jede der mehreren planaren nicht-flüchtigen Speicherstrukturen 112 ein planarer Floating-Gate-Transistor sein. Darüber hinaus kann jeder planare Floating-Gate-Transistor eine Floating-Gate-Schicht aus Polysilizium und eine über der Floating-Gate-Schicht aus Polysilizium angeordnete Steuergate-Schicht aus Polysilizium umfassen. Erklärend kann eine planare nicht-flüchtige Speicherstruktur 112 einen so genannten doppelten Polystapel umfassen.
  • 3B bis 3D zeigen eine planare Transistorstruktur 114 der Halbleitersubstratanordnung 100 entsprechend in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen. Jede der mehreren planaren Transistorstrukturen 114 kann einen Feldeffekttransistor umfassen, eine dielektrische Gate-Isolationsschicht 314a und eine über der Gate-Isolationsschicht 314a angeordnete elektrisch leitfähige Gate-Schicht 314b enthaltend. Die dielektrische Gate-Isolationsschicht 314a kann zumindest eine dielektrische Oxidschicht, eine dielektrische Nitridschicht oder eine High-k-Dielektrikumschicht umfassen. Gemäß verschiedenen Ausführungsformen kann die elektrisch leitfähige Gate-Schicht 314b zumindest eine dotierte Halbleiterschicht oder eine Metallschicht umfassen.
  • Gemäß verschiedenen Ausführungsformen kann die elektrisch leitfähige Gate-Schicht, wie in 3C dargestellt, eine Metallschicht 314b und eine zusätzliche Metallschicht 314c unter der Metallschicht 314b umfassen, wobei sich das zusätzliche Metall der zusätzlichen Metallschicht 314c in direktem Kontakt mit dem High-k-Dielektrikum der dielektrischen Gate-Isolationsschicht 314a befindet. Das zusätzliche Metall der zusätzlichen Metallschicht 314c kann dazu ausgelegt werden, die Arbeitsfunktion des High-k-Dielektrikums anzunehmen, z. B. kann ein erstes zusätzliches Metall zum Bereitstellen von p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (p-Kanal-MOSFETs) verwendet werden und ein zweites zusätzliches Metall, verschieden von dem ersten zusätzlichen Metall, kann zum Bereitstellen von n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (n-Kanal-MOSFETs) verwendet werden.
  • Gemäß verschiedenen Ausführungsformen kann die dielektrische Gate-Isolationsschicht 314a eine Siliziumoxidschicht 314d und eine über der Siliziumoxidschicht 314d angeordnete High-k-Dielektrikumschicht 314a umfassen. Darüber hinaus kann die elektrisch leitfähige Gate-Schicht 314b eine Metallschicht 314b und eine zwischen der Metallschicht 314b und der High-k-Dielektrikumschicht 314a angeordnete zusätzliche Metallschicht 314c umfassen, wie in 3D dargestellt.
  • Verschiedene Modifikationen und/oder Auslegungen der Halbleitersubstratanordnung 100 und Details bezüglich der NVM-Strukturen 112 und der planaren Transistorstrukturen 114 werden im Folgenden beschrieben, wobei die unter Bezugnahme auf 1A bis 3D beschriebenen Merkmale und/oder Funktionalitäten analog enthalten sein können. Darüber hinaus können die im Folgenden beschriebenen Merkmale und/oder Funktionalitäten in der Halbleitersubstratanordnung 100 enthalten sein oder können mit der Halbleitersubstratanordnung 100 kombiniert werden, wie unter Bezugnahme auf 1A bis 3D beschrieben.
  • Wie nachfolgend noch ausführlicher beschrieben wird, kann gemäß verschiedenen Ausführungsformen Einbetten der NVM-Strukturen 112 zumindest eine der folgenden Randbedingungen umfassen: die NVM-Zelle kann integriert werden, bevor die High-k+Metal-Gate-Sequenz (High-k/MG) ausgeführt wird, um thermisch und/oder chemisch induzierte Modifikationen der empfindlichen High-k-Schicht zu verhindern; die unterschiedlichen Gate-Stapelhöhen des Logiktransistors 114 und der NVM-Struktur 112 können aufgrund der in der High-k/MG-Sequenz verwendeten CMP-Prozesse eine planare Topologie erfordern, was durch ein verringertes Oberflächenniveau 104a im NVM-Bereich 103a erreicht werden kann.
  • Darüber hinaus kann im Falle einer dreifachen Poly-NVM-Zelle eine einzelne Polysiliziumschicht (als dritte Poly oder Poly3 bezeichnet) sowohl als Selektionsgate der NVM-Strukturen 112 im ersten Bereich 103a, als auch als Dummy-Gate für die Transistorstrukturen 114 im zweiten Bereich 103b zum Verringern der Verarbeitungskomplexität verwendet werden. Darüber hinaus kann, wenn die NVM-Zelle 112 eine Doppelstapelzelle (z. B. eine UCP-Flash-Speicherzelle (uniform channel program)) ist, eine einzelne Polysiliziumschicht (als zweite Poly oder Poly2 bezeichnet) sowohl als Steuergate der NVM-Strukturen 112 im ersten Bereich 103a, als auch als Dummy-Gate für die Transistorstrukturen 114 im zweiten Bereich 103b verwendet werden.
  • Herkömmlicherweise können die NVM-Strukturen 112 und die Logiktransistoren 114 auf einem einzelnen Chip in derselben Technik mit ähnlichen Stapelhöhen bearbeitet werden. Gemäß verschiedenen Ausführungsformen können NVM-Zellen in High-k/MG-CMOS eingebettet werden. Erklärend können die NVM-Zellen oder die NVM-Strukturen 112 der NVM-Zellen ein ONO(Oxid-Nitrid-Oxid)-Inter-Poly-Dielektrikum und ein Floating-Gate mit relativ großer Dicke (z. B. mit einer Dicke im Bereich von etwa 15 nm bis etwa 35 nm) umfassen, um eine stabile (zuverlässige) NVM-Zelle bereitzustellen. Verwenden eines Floating-Gates mit einer verringerten Dicke (z. B. weniger als etwa 10 nm) kann möglich sein, wenn der resultierende Verlust der kapazitiven Kopplung zwischen Floating-Gate und Steuergate durch Verwenden eines High-k-Materials anstelle des ONO-Stapels zwischen dem Floating-Gate und dem Steuergate kompensiert werden kann. Allerdings würde dies zu einem höheren Leckstrom durch die High-k-Schicht und damit zu Speicherfehlern führen.
  • Erklärend kann, anstelle Verringerns der Höhe der NVM-Zelle und gleichzeitig damit Verringern der Zuverlässigkeit der NVM-Zellen, die Topologie durch ein niedrigeres Substratoberflächenniveau 104a im Bereich 103a für die NVM-Zellen (auch als doppelter Polybereich, Hochspannungsbereich oder Mittelspannungsbereich bezeichnet) kompensiert werden.
  • Gemäß verschiedenen Ausführungsformen kann das Substratoberflächenniveau 104a durch Entfernen von Substratmaterial im NVM-Bereich 103a mittels Ätzen, z. B. mittels reaktivem Ionenätzen, beispielsweise in Siliziumvolumentechnik, verringert werden. Darüber hinaus kann das Substratoberflächenniveau 104a durch lokale Oxidation von Silizium (LOCOS) im NVM-Bereich 103a und, anschließend, durch ein Oxidätzen (z. B. mittels reaktivem Ionenätzen) des erzeugten Siliziumoxids im NVM-Bereich 103a verringert werden. Gemäß verschiedenen Ausführungsformen kann in dem Fall, dass das Halbleitersubstrat 102 ein SOI-Substrat ist, das Substratoberflächenniveau 104a durch Entfernen des Halbleiterkörpers (z. B. des Silizium- oder Silizium/Germanium-Körpers über der vergrabenen Isloationsschicht) im NVM-Bereich 103a mittels Ätzen (z. B. mittels reaktivem Ionenätzen) und, anschließend, durch Entfernen der vergrabenen Isolationsschicht (z. B. der vergrabenen Oxidschicht) mittels Ätzen, z. B. mittels Nassätzen, verringert werden. Gemäß verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 ausgeglüht werden, nachdem ein Ätzprozess durchgeführt wurde.
  • Alternativ kann das Substratoberflächenniveau 104b im Logikbereich 103b (auch als Niederspannungs-CMOS-Bereich bezeichnet) erhöht werden, z. B. durch selektive Epitaxie.
  • Gemäß verschiedenen Ausführungsformen können unterschiedliche flache Grabenisolationsprozesse (STI, shallow trench isolation) im NVM-Bereich 103a und im Logikbereich 103b durchgeführt werden. Gemäß verschiedenen Ausführungsformen kann ein flacher Graben (z. B. mit einer Tiefe von etwa 350 nm) mit weiterem Pitch im NVM-Bereich 103a (mit anderen Worten im Hochspannungsbereich 103a) bereitgestellt werden. Gemäß verschiedenen Ausführungsformen kann ein flacher Graben (z. B. mit einer Tiefe von etwa 270 nm) mit engerem Pitch im Logikbereich 103b (mit anderen Worten im Niederspannungsbereich 103b) bereitgestellt werden. Gemäß verschiedenen Ausführungsformen können die STI-Gräben eine Breite im Bereich von etwa 25 nm bis etwa 50 nm haben. Gemäß verschiedenen Ausführungsformen kann ein tiefer Graben zum elektrischen Isolieren von p-Quellen und n-Quellen für Vorspannen in Sperrrichtung verwendet werden. Gemäß verschiedenen Ausführungsformen kann ein tiefer Graben oder eine tiefe Grabenstruktur im NVM-Bereich 103a vorgesehen werden.
  • Gemäß verschiedenen Ausführungsformen können auch Hochspannungsstrukturen, z. B. Eingangs/Ausgangs-Strukturen, innerhalb eines Bereichs 103a mit geringerem Oberflächenniveau 104a vorgesehen werden.
  • Im Folgenden zeigen 1A bis 4H eine Halbleitersubstratanordnung 100 bei verschiedenen Phasen während des Bearbeitens entsprechend in einer schematischen Querschnittsansicht gemäß verschiedenen Ausführungsformen. Wie in 4A dargestellt, kann zumindest ein erster Schichtenstapel 112 (z. B. ein NVM-Gate-Stapel oder eine NVM-Struktur 112) im ersten Bereich 103a vorgesehen werden, z. B. über der ersten Region 102a des Halbleitersubstrats 102. Wie bereits beschrieben, kann die NVM-Struktur 112 bei einem ersten Niveau 104a vorgesehen werden. Die NVM-Struktur 112 kann beispielsweise eine erste elektrisch isolierende Schicht 312a (z. B. ein Tunneloxid), eine über der ersten elektrisch isolierenden Schicht 312a angeordnete Ladungsspeicherungsschicht 312b (z. B. ein Floating-Gate), eine über der Ladungsspeicherungsschicht 312b angeordnete zweite elektrisch isolierende Schicht 312c (z. B. einen ONO-Schichtenstapel, eine erste Oxidschicht, eine Nitridschicht über der ersten Oxidschicht und eine zweite Oxidschicht über der Nitridschicht umfassend), eine über der zweiten elektrisch isolierenden Schicht 312c angeordnete Steuergate-Schicht 312d (z. B. ein Steuergate) und eine über der Steuergate-Schicht 312d angeordnete Hartmaskenschicht 312e (z. B. ein Oxid oder ein Nitrid, das beispielsweise gezielt bezüglich Silizium geätzt werden kann) umfassen.
  • Die Steuergate-Schicht 312d und die Ladungsspeicherungsschicht 312b können beispielsweise Polysilizium umfassen, z. B. kann eine erste Polysiliziumschicht 312b (auch als Poly1 bezeichnet) die Ladungsspeicherungsschicht 312b bereitstellen, und eine zweite Polysiliziumschicht 312d (auch als Poly2 bezeichnet) kann die Steuergate-Schicht 312d bereitstellen. Gemäß verschiedenen Ausführungsformen kann das Steuergate 312d eine Dicke von etwa 25 nm haben. Darüber hinaus kann das Floating-Gate 312b eine Dicke von etwa 25 nm haben. Gemäß verschiedenen Ausführungsformen kann der ONO-Schichtenstapel 312c (auch als vertikales Interpoly-Oxid-Nitrid-Oxid bezeichnet) eine Dicke von etwa 15 nm haben. Gemäß verschiedenen Ausführungsformen kann das Tunneloxid 312a eine Dicke von etwa 10 nm haben, z. B. eine Dicke im Bereich von etwa 7 nm bis etwa 12 nm. Gemäß verschiedenen Ausführungsformen kann die Hartmaske 312e eine Dicke von etwa 75 nm vor Planarisierung (vgl. 4A bis 4F) und eine Dicke im Bereich von etwa 5 nm bis etwa 25 nm nach Planarisierung (vgl. 4G und 4H) haben. Gemäß verschiedenen Ausführungsformen kann die NVM-Struktur 112 nach Planarisierung eine Höhe im Bereich von etwa 75 nm bis etwa 100 nm haben, z. B. im Bereich von etwa 80 nm bis etwa 100 nm. Gemäß verschiedenen Ausführungsformen kann die im zweiten Bereich 103b auszubildende Transistorstruktur eine Höhe von etwa 50 nm haben. In diesem Fall kann die Stufenhöhe zwischen dem ersten Niveau 104a und dem zweiten Niveau 104b beispielsweise im Bereich von etwa 25 nm bis etwa 50 nm liegen, z. B. im Bereich von etwa 30 nm bis etwa 50 nm
  • Gemäß verschiedenen Ausführungsformen kann der Doppelstapel 312b, 312d in den ersten Bereich 103a integriert werden, bevor die Transistoren im zweiten Bereich 103b bearbeitet werden. Der Doppelstapel 312b, 312d kann durch die Hartmaske 312e strukturiert sein.
  • Wie in 4B dargestellt, können ein laterales Interpoly-Oxid 423 und ein Selektionsgate-Oxid 421 im ersten Bereich 103a vorgesehen werden, und ein Gate-Oxid 425 kann im zweiten Bereich 103b vorgesehen werden. Das Gate-Oxid 425 (auch als Niederspannungs-Gate-Oxid bezeichnet) im zweiten Bereich 103b kann beispielsweise ein Prä-Oxid für ein Dummy-Gate sein und kann durch Abscheiden (z. B. gleichförmiges Abscheiden, z. B. durch Atomlagenabscheidung (ALD, atomic layer deposition) oder chemische Niederdruck-Gasphasenabscheidung (LPCVD, low pressure chemical vapor deposition) eine Gate-Oxidschicht 422 über dem Halbleitersubstrat 102 bereitgestellt werden. Das laterale Interpoly-Oxid 423 kann beispielsweise durch ein 3 nm dickes Seitenwandoxid, ein 20 nm dickes Hochtemperaturoxid und durch die Gate-Oxidschicht 422 bereitgestellt werden. Das Selektionsgate-Oxid 421 kann beispielsweise durch ein 3 nm dickes Seitenwandoxid, ein 5 nm dickes Hochtemperaturoxid und durch die Gate-Oxidschicht 422 bereitgestellt werden.
  • Wie in 4C dargestellt, kann eine erste Region 424a einer dritten Polysiliziumschicht (auch als Poly3 bezeichnet) im ersten Bereich 103a bereitgestellt werden, und eine zweite Region 424b der dritten Polysiliziumschicht kann im zweiten Bereich 103b bereitgestellt werden (die Polysiliziumregionen 424a, 424b können als dritte Polysiliziumschicht oder als Poly3 bezeichnet werden). Gemäß verschiedenen Ausführungsformen kann eine dritte Polysiliziumschicht 424a, 424b verwendet werden, um sowohl das Selektionsgate 412s im ersten Bereich 103a als auch ein Dummy-Gate 414g einer Dummy-Transistorstruktur 414 im zweiten Bereich 103b (vgl. 4D) bereitzustellen. Darüber hinaus kann jede andere Transistorstruktur 414 im zweiten Bereich 103b durch die zweite Region 424b der dritten Polysiliziumschicht bereitgestellt werden.
  • Das Selektionsgate 412s kann eine Selektionsgate-Länge 413 von etwa 100 nm erfordern, und das Dummy-Gate 414g kann eine Höhe von etwa 50 nm erfordern (vgl. 4D), gemäß verschiedenen Ausführungsformen. Daher kann gemäß verschiedenen Ausführungsformen die erste Region 424a der dritten Polysiliziumschicht im ersten Bereich 103a mit einer größeren Dicke als die zweite Region 424b der dritten Polysiliziumschicht im zweiten Bereich 103b ausgebildet werden. Die erste Region 424a der dritten Polysiliziumschicht im ersten Bereich 103a kann eine Dicke 425a im Bereich von etwa 80 nm bis etwa 100 nm haben, und der zweite Bereich 424b der dritten Polysiliziumschicht im zweiten Bereich 103b kann eine Dicke 425b von etwa 50 nm haben. Gemäß verschiedenen Ausführungsformen kann die dritte Polysiliziumschicht über dem Halbleitersubstrat 102, eine Dicke 425a im Bereich von etwa 80 nm bis etwa 100 nm aufweisend, abgeschieden werden, wobei die dritte Polysiliziumschicht im zweiten Bereich 103b teilweise entfernt werden kann (z. B. durch Ätzen), um die zweite Region 424b der dritten Polysiliziumschicht im zweiten Bereich 103b mit der Dicke 425b von etwa 50 nm bereitzustellen. Alternativ kann die dritte Polysiliziumschicht durch mehr als einen Schichtenbildungsprozess abgeschieden werden, z. B. kann eine erste Polysiliziumteilschicht über dem Halbleitersubstrat 102 mit einer Dicke im Bereich von etwa 30 nm bis etwa 50 nm abgeschieden werden, die erste Polysiliziumteilschicht kann im zweiten Bereich 103b entfernt werden, kann aber im ersten Bereich 103a erhalten bleiben, und eine zweite Polysiliziumteilschicht kann über dem Halbleitersubstrat 102 mit einer Dicke von etwa 50 nm abgeschieden werden, dadurch die erste Region 424a der dritten Polysiliziumschicht im ersten Bereich 103a mit einer Dicke 425a im Bereich von etwa 80 nm bis etwa 100 nm und die zweite Region 424b der dritten Polysiliziumschicht im zweiten Bereich 103b mit einer Dicke 425b von etwa 50 nm bereitzustellen.
  • Darüber hinaus kann, wie in 4C dargestellt, eine Hartmaskenschicht 426 über der dritten Polysiliziumschicht 424a, 424b abgeschieden werden. Die Hartmaskenschicht 426 kann zum Beispiel im Vergleich zu Polysilizium gezielt ätzbar sein. Die Hartmaskenschicht 426 kann ein Nitrid, z. B. Siliziumnitrid oder Titannitrid, und/oder ein Oxid, z. B. Siliziumoxid, umfassen.
  • Wie in 4D dargestellt, kann gemäß verschiedenen Ausführungsformen die Hartmaskenschicht 426 verwendet werden, um die dritte Polysiliziumschicht 424a, 424b zu strukturieren. Daher können Selektionsgate-Strukturen 412s im ersten Bereich 103a bereitgestellt werden, und die Dummy-Transistorstrukturen 414 (oder jede andere Transistorstruktur 414) kann im zweiten Bereich 103b bereitgestellt werden. Gemäß verschiedenen Ausführungsformen können zwei Selektionsgate-Strukturen 412s entsprechend angrenzend an den ersten Schichtenstapel 112 ausgebildet werden, wobei zumindest eine der zwei Selektionsgate-Strukturen 412s als Selektionsgate 412s für die entsprechende NVM-Struktur 112 verwendet werden kann (vgl. 4E). Mit anderen Worten kann zumindest ein Selektionsgate 412s Teil der NVM-Zelle sein. Gemäß verschiedenen Ausführungsformen können die zwei an den ersten Schichtenstapel 112 angrenzenden Selektionsgate-Strukturen 412s als an den ersten Schichtenstapel 112 angrenzende Seitenwandabstandshalter ausgebildet werden, wobei, beispielsweise, die Dummy-Gates 414g der Dummy-Transistorstrukturen 414 im zweiten Bereich 103b mit einem Hartmaskenmaterial 426g aus der Hartmaskenschicht 426 bedeckt bleiben können.
  • Gemäß verschiedenen Ausführungsformen kann das Selektionsgate 412s eine Gate-Länge 413 von etwa 100 nm haben, z. B. im Bereich von etwa 50 nm bis etwa 200 nm. Darüber hinaus kann das Selektionsgate 412s eine Gate-Höhe 415 von etwa 100 nm haben, z. B. im Bereich von etwa 80 nm bis etwa 120 nm. Gemäß verschiedenen Ausführungsformen kann die obere Oberfläche des Selektionsgates 412s bei einem höheren Niveau sein als die obere Oberfläche der Dummy-Gates 414g der Dummy-Transistorstruktur 414.
  • Gemäß verschiedenen Ausführungsformen kann eine der zwei an den ersten Schichtenstapel 112 angrenzenden zwei Selektionsgate-Strukturen 412s entfernt werden, z. B. durch Ätzen, wie beispielsweise in 4E dargestellt. Das Selektionsgate 412s kann durch das laterale Interpoly-Oxid 423 elektrisch vom ersten Schichtenstapel 112 isoliert werden, und weiterhin kann das Selektionsgate 412s durch das Selektionsgate-Oxid 421 elektrisch von der ersten Substratregion 102a isoliert werden.
  • Wie in 4F dargestellt, kann gemäß verschiedenen Ausführungsformen eine weitere Abstandshalterstruktur 432s, 434s zur Unterstützung des Ionenimplantationsprozesses genutzt werden, und nach einer Aktivierung der implantierten Ionen, z. B. durch Ausglühen, wird eine gewünschte Dotierung (z. B. Dosierungskonzentration und räumliche Dotierungsverteilung) im Halbleitersubstrat 102 bereitgestellt. Die weiteren Abstandshalterstrukturen 432s, 434s können eine LDD-Dotierung gestatten, bevor die weiteren Abstandshalterstrukturen 432s, 434s bereitgestellt werden, und eine HDD-Dotierung gestatten, nachdem die weiteren Abstandshalterstrukturen 432s, 434s über dem Halbleitersubstrat 102 ausgebildet sind. Gemäß verschiedenen Ausführungsformen können die weiteren Abstandshalterstrukturen 432s, 434s Seitenwandabstandshalter 434s an den entsprechenden Seitenwänden der Dummy-Transistorstrukturen 414 und Seitenwandabstandshalter 432s an den entsprechenden Seitenwänden der NVM-Strukturen 112 oder der NVM-Zelle umfassen, wobei die NVM-Zelle den ersten Schichtenstapel 112 und das Selektionsgate 412s umfassen kann. Gemäß verschiedenen Ausführungsformen kann jede der Dummy-Transistorstrukturen 414 einen zweiten Schichtenstapel 414 umfassen.
  • Wie in 4G dargestellt, kann gemäß verschiedenen Ausführungsformen ein Zwischenschichtdielektrikum 116 über dem Halbleitersubstrat 102 abgeschieden werden, wobei das Zwischenschichtdielektrikum 116 die NVM-Strukturen 112 (oder die NVM-Zelle) und die Dummy-Transistorstrukturen 414 bedeckt und/oder lateral umgibt. Das Zwischenschichtdielektrikum 116 kann beispielsweise das Selektionsgate 412s der NVM-Zelle im ersten Bereich 103a bedecken.
  • 4G stellt eine Halbleitersubstratanordnung 100 während Verarbeitung dar, z. B. nachdem eine Planarisierung durchgeführt wurde. Gemäß verschiedenen Ausführungsformen kann ein CMP-Prozess verwendet werden, um eine flache Oberfläche für die auf dem Halbleitersubstrat 102 bereitgestellten Strukturen freizulegen. Während des CMP-Prozesses kann die Hartmaskenschicht 312e oder Hartmaskenregion 312e des ersten Schichtenstapels 112 (mit anderen Worten der NVM-Struktur 112) teilweise entfernt werden, und/oder die Hartmaskenschicht 312e oder Hartmaskenregion 312e des ersten Schichtenstapels 112 kann zumindest teilweise freigelegt werden. Während des CMP-Prozesses kann die die Dummy-Gates 414g der Dummy-Transistorstrukturen 414 im zweiten Bereich 103b bedeckende Hartmaskenschicht teilweise entfernt werden, und/oder die die Dummy-Gates 414g der Dummy-Transistorstrukturen 414 im zweiten Bereich 103b bedeckende Hartmaskenschicht 426g kann zumindest teilweise freigelegt werden.
  • Gemäß verschiedenen Ausführungsformen kann, da der erste Schichtenstapel 112 (mit anderen Worten die NVM-Struktur 112 oder die NVM-Zelle) im ersten Bereich 103a auf einem niedrigeren Niveau ausgebildet wird als die Dummy-Transistorstrukturen 414, der CMP-Prozess durchgeführt werden, ohne den ersten Schichtenstapel 112 zu beschädigen, z. B. ohne Entfernen oder teilweises Entfernen der Steuergate-Schicht 312d des ersten Schichtenstapels 112 durch den CMP-Prozess und/oder ohne vollständiges Entfernen der Hartmaskenregion 312e des ersten Schichtenstapels 112, wie beispielsweise in 4G dargestellt. Gemäß verschiedenen Ausführungsformen kann der CMP-Prozess zum Ausbilden von mehreren Transistorstrukturen 114 (wie beispielsweise in 3B bis 3D beschrieben) aus den Dummy-Transistorstrukturen 414 im zweiten Bereich 103b erforderlich sein. Gemäß verschiedenen Ausführungsformen kann die Hartmaskenregion 312e des ersten Schichtenstapels 112 als Steuergate-Ätz-Hartmaske bezeichnet werden, und die die Dummy-Gates 414g der Dummy-Transistorstrukturen 414 bedeckende Hartmaskenschicht 426g kann als Polyleiter-Ätz-Hartmaske bezeichnet werden, da die dritte Schicht 424a, 424b als Polyleiterschicht 424a, 424b bezeichnet werden kann (vgl. 4C). Daher können die Dummy-Transistorstrukturen 414 eine entsprechend aus der Polyleiterschicht 424a, 424b ausgebildete Polyleiterregion 414g umfassen.
  • Gemäß verschiedenen Ausführungsformen können einer oder mehrere CMP-Prozesse zum Ausbilden von mehreren Transistorstrukturen 114, z. B. mehreren High-k+Metal-Gate-Transistoren (wie beispielsweise in 3B bis 3D beschrieben) aus den Dummy-Transistorstrukturen 414 im zweiten Bereich 103b, wie beispielsweise in 4A dargestellt, gemäß verschiedenen Ausführungsformen.
  • Gemäß verschiedenen Ausführungsformen kann die die Dummy-Gates 414g der Dummy-Transistorstrukturen 414 bedeckende Hartmaskenschicht 426g (z. B. gezielt) entfernt werden, z. B. durch Ätzen, z. B. durch reaktives Ionenätzen. Nachdem die Hartmaskenschicht 426g der Dummy-Transistorstrukturen 414 entfernt wurde, können die die Dummy-Gates 414g der Dummy-Transistorstrukturen 414 (z. B. gezielt) entfernt werden, z. B. durch Ätzen, z. B. durch Nassätzen oder reaktives Ionenätzen. Gemäß verschiedenen Ausführungsformen können die weiteren Abstandshalterstrukturen 434s an den Seitenwänden der Dummy-Transistorstrukturen 414 vollständig entfernt werden, teilweise entfernt werden oder unverändert bleiben, während die mehreren Transistorstrukturen 114 aus den Dummy-Transistorstrukturen 414 im zweiten Bereich 103b ausgebildet werden.
  • Gemäß verschiedenen Ausführungsformen können die NVM-Strukturen 112 oder die NVM-Zellen im ersten Bereich 103a der Halbleitersubstratanordnung 100 vorübergehend mit Maskenmaterial bedeckt werden, während die mehreren Transistorstrukturen 114 aus den Dummy-Transistorstrukturen 414 im zweiten Bereich 103b ausgebildet werden. Erklärend werden die mehreren Transistorstrukturen 114 aus den Dummy-Transistorstrukturen 414 im zweiten Bereich 103b so ausgebildet, dass die NVM-Strukturen 112 oder die NVM-Zellen im ersten Bereich 103a nicht beeinträchtigt werden.
  • Gemäß verschiedenen Ausführungsformen kann, nachdem die Dummy-Gates 414g der Dummy-Transistorstrukturen 414 entfernt wurden, der resultierende freie Raum teilweise mit einem High-k-Material gefüllt werden, eine High-k-Gate-Isolationsschicht 314a bereitstellend, und teilweise mit einem oder mehreren Metallen gefüllt werden, ein Metal-Gate 314b über der High-k-Gate-Isolationsschicht 314a bereitstellend.
  • Erklärend werden, nachdem die NVM-Strukturen 112 (oder mit anderen Worten die NVM-Zellen) über dem Halbleitersubstrat 102 im ersten Bereich 103a bereitgestellt werden, mehrere High-k+Metal-Gate-Transistoren 114 (wie beispielsweise in 3B bis 3D beschrieben) aus den Dummy-Transistorstrukturen 414 im zweiten Bereich 103b in Gate-Last-Technik ausgebildet, wie beispielsweise in 4H dargestellt, gemäß verschiedenen Ausführungsformen. Dabei kann der Polyleiter 414g der Dummy-Transistorstrukturen 414 durch eine High-k+Metal-Gate-Struktur 114 ersetzt werden, wie zuvor beschrieben.
  • Gemäß verschiedenen Ausführungsformen kann die High-k-Gate-Isolationsschicht 314a der Transistorstrukturen 114 durch Abscheiden einer High-k-Materialschicht über dem Halbleitersubstrat 102 (z. B. gleichförmig unter Verwendung von ALD oder LPCVD) und durch einen anschließend durchgeführten CMP-Prozess ausgebildet werden. Gemäß verschiedenen Ausführungsformen können das eine oder die mehreren Metalle, ein Metal-Gate 314b der Transistorstrukturen 114 bereitstellend, durch Abscheiden einer oder mehrerer Metallschichten über dem Halbleitersubstrat 102 (z. B. gleichförmig unter Verwendung von ALD oder LPCVD) und durch zumindest einen anschließend durchgeführten CMP-Prozess ausgebildet werden.
  • Gemäß verschiedenen Ausführungsformen können die Transistorstrukturen 114 eine Metallschicht 314b und eine zusätzliche Metallschicht 314c unter der Metallschicht 314b umfassen, wobei sich das zusätzliche Metall der zusätzlichen Metallschicht 314c in direktem Kontakt mit dem High-k-Dielektrikum der dielektrischen Gate-Isolationsschicht 314a befindet, vgl. z. B. 3C. Das zusätzliche Metall 314c kann dazu ausgelegt werden, die Arbeitsfunktion des High-k-Dielektrikums 314a (das sich in Kontakt mit dem zusätzlichen Metall 314c befindet) wie gewünscht anzunehmen.
  • Gemäß verschiedenen Ausführungsformen kann, wie beispielsweise in 4H dargestellt, die Halbleitersubstratanordnung 100 eine planare obere Oberfläche aufweisen, z. B. infolge des zumindest einen während des Bearbeitens der Halbleitersubstratanordnung 100 angewandten CMP-Prozesses, sodass eine Passivierungsschicht und/oder eine Metallisierungsschicht über der planaren oberen Oberfläche ausgebildet werden kann. Gemäß verschiedenen Ausführungsformen kann eine Passivierungsschicht und/oder eine Metallisierungsschicht über den mehreren planaren nicht-flüchtigen Speicherstrukturen 112 und den planaren Transistorstrukturen 114 bereitgestellt werden, wobei die Halbleitersubstratanordnung 100 eine planare Schnittstelle zwischen der Passivierungsschicht und den mehreren planaren nicht-flüchtigen Speicherstrukturen 112 und den planaren Transistorstrukturen 114 und/oder zwischen der Metallisierungsschicht und den mehreren planaren nicht-flüchtigen Speicherstrukturen 112 und den planaren Transistorstrukturen 114 umfassen kann.
  • Obwohl die Erfindung insbesondere unter Bezugnahme auf spezielle Ausführungsformen gezeigt und beschrieben wurde, versteht es sich für einen Fachmann, dass darin verschiedene Änderungen an Form und Detail vorgenommen werden können, ohne vom durch die beigefügten Ansprüche definierten Gedanken und Schutzbereich der Erfindung abzuweichen. Der Schutzbereich der Erfindung wird daher durch die beigefügten Ansprüche angegeben, und alle Änderungen, die innerhalb der Bedeutung und des Äquivalenzbereichs der Ansprüche bleiben, sind daher als inbegriffen anzusehen.

Claims (16)

  1. Halbleitersubstratanordnung (100), aufweisend: ein Halbleitersubstrat (102), einen ersten Bereich (103a) bei einem ersten Niveau (104a) und einen zweiten Bereich (103b) neben dem ersten Bereich (103a) bei einem zweiten Niveau (104b) definierend, wobei das erste Niveau (104a) niedriger als das zweite Niveau (104b) ist; mehrere planare nicht-flüchtige Speicherstrukturen (112), angeordnet über dem Halbleitersubstrat (102) im ersten Bereich (103a); und mehrere planare Transistorstrukturen (114), angeordnet über dem Halbleitersubstrat (102) im zweiten Bereich (103b).
  2. Halbleitersubstratanordnung (100) nach Anspruch 1, wobei das Halbleitersubstrat (102) Silizium umfasst.
  3. Halbleitersubstratanordnung (100) nach Anspruch 1 oder 2, wobei das Halbleitersubstrat (102) eine erste Dicke, den ersten Bereich (103a) definierend, und eine zweite Dicke größer als die erste Dicke, den zweiten Bereich (103b) definierend, hat.
  4. Halbleitersubstratanordnung (100) nach einem der Ansprüche 1 bis 3, wobei das Halbleitersubstrat (102) eine vergrabene Siliziumoxidschicht im zweiten Bereich (103b) umfasst; wobei optional das Halbleitersubstrat (102) frei von der vergrabenen Siliziumoxidschicht im ersten Bereich (103a) ist.
  5. Halbleitersubstratanordnung (100) nach einem der Ansprüche 1 bis 4, ferner aufweisend: eine zusätzliche Schicht, angeordnet über den mehreren planaren nicht-flüchtigen Speicherstrukturen (112) und den mehreren planaren Transistorstrukturen (114), wobei die zusätzliche Schicht eine planare Schnittstellenebene aufweist, zu den mehreren planaren nicht-flüchtigen Speicherstrukturen (112) und den mehreren planaren Transistorstrukturen (114) zeigend; wobei optional die zusätzliche Schicht zumindest eine Passivierungsschicht oder eine Metallisierungsschicht umfasst.
  6. Halbleitersubstratanordnung (100) nach einem der Ansprüche 1 bis 5, wobei jede der mehreren planaren nicht-flüchtigen Speicherstrukturen (112) eine erste Höhe hat; und wobei jede der mehreren planaren Transistorstrukturen (114) eine zweite Höhe hat, wobei die zweite Höhe kleiner als die erste Höhe ist.
  7. Halbleitersubstratanordnung (100) nach einem der Ansprüche 1 bis 6, wobei jede der mehreren planaren nicht-flüchtigen Speicherstrukturen (112) einen Schichtenstapel umfasst; der Schichtenstapel eine Ladungsspeicherungsschicht und eine über der Ladungsspeicherungsschicht angeordnete Steuergate-Schicht umfassend.
  8. Halbleitersubstratanordnung (100) nach einem der Ansprüche 1 bis 7, wobei jede der mehreren planaren nicht-flüchtigen Speicherstrukturen (112) einen planaren Floating-Gate-Transistor umfasst; wobei jeder planare Floating-Gate-Transistor eine Floating-Gate-Schicht aus Polysilizium und eine über der Floating-Gate-Schicht aus Polysilizium angeordnete Steuergate-Schicht aus Polysilizium umfasst.
  9. Halbleitersubstratanordnung (100) nach einem der Ansprüche 1 bis 8, wobei jede der mehreren planaren Transistorstrukturen (114) einen Feldeffekttransistor umfasst.
  10. Halbleitersubstratanordnung (100) nach einem der Ansprüche 1 bis 9, wobei jeder Feldeffekttransistor eine dielektrische Gate-Isolationsschicht und eine über der Gate-Isolationsschicht angeordnete elektrisch leitfähige Gate-Schicht umfasst; wobei optional die dielektrische Gate-Isolationsschicht zumindest eine Schicht aus der folgenden Gruppe von Schichten umfasst, die Gruppe bestehend aus: einer dielektrischen Oxidschicht; einer dielektrischen Nitridschicht; einer High-k-Dielektrikumschicht.
  11. Halbleitersubstratanordnung (100) nach einem der Ansprüche 7 bis 10, wobei die elektrisch leitfähige Gate-Schicht zumindest eine dotierte Halbleiterschicht oder eine Metallschicht umfasst.
  12. Halbleitersubstratanordnung (100) nach einem der Ansprüche 1 bis 11, ferner aufweisend: mehrere erste Grabenisolationsstrukturen im ersten Bereich (103a), sich zum lateralen elektrischen Isolieren der mehreren planaren nicht-flüchtigen Speicherstrukturen (112) voneinander in das Halbleitersubstrat (102) mit einer ersten Tiefe erstreckend, und mehrere zweite Grabenisolationsstrukturen im zweiten Bereich (103b), sich zum lateralen elektrischen Isolieren der mehreren planaren Transistorstrukturen (114) voneinander mit einer zweiten Tiefe in das Halbleitersubstrat (102) erstreckend, wobei die erste Tiefe größer als die zweite Tiefe ist.
  13. Halbleitersubstratanordnung (100) nach einem der Ansprüche 1 bis 12, ferner aufweisend: mehrere erste Source-Regionen und mehrere erste Drain-Regionen im ersten Bereich (103a) zum Betreiben der mehreren planaren nicht-fluchtigen Speicherstrukturen (112) und mehrere zweite Source-Regionen und mehrere zweite Drain-Regionen im zweiten Bereich (103b) zum Betreiben der mehreren planaren Transistorstrukturen (114).
  14. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat (102), zumindest einen ersten Bereich (103a) zum Aufnehmen von mehreren Transistorstrukturen (114) bei einem ersten Niveau (104a) und zumindest einen zweiten Bereich (103b) neben dem ersten Bereich (103a) zum Aufnehmen von mehreren High-k+Metal-Gate-Transistoren bei einem zweiten Niveau (104b) höher als das erste Niveau (104a) definierend; die mehreren über dem Halbleitersubstrat (102) in dem zumindest einen ersten Bereich (103a) ausgebildeten Transistorstrukturen (114), wobei jede der mehreren Transistorstrukturen (114) eine erste Höhe hat; und die mehreren über dem Halbleitersubstrat (102) in dem zumindest einen zweiten Bereich (103b) ausgebildeten High-k+Metal-Gate-Transistoren, wobei jeder der mehreren High-k+Metal-Gate-Transistoren eine zweite Höhe hat, wobei die zweite Höhe kleiner als die erste Höhe ist.
  15. Verfahren zum Bearbeiten eines Halbleitersubstrats (102), das Verfahren umfassend: Ausbilden von mehreren nicht-flüchtigen Speicherstrukturen (112) über dem Halbleitersubstrat (102) in einem ersten, durch das Halbleitersubstrat (102) definierten Bereich (103a), wobei der erste Bereich (103a) ein erstes Niveau (104a) aufweist; Ausbilden von mehreren Transistorstrukturen (114) über dem Halbleitersubstrat (102) in einem zweiten, durch das Halbleitersubstrat (102) definierten Bereich (103b), wobei der zweite Bereich (103b) ein zweites Niveau (104b) höher als das erste Niveau (104a) aufweist; wobei Ausbilden der mehreren Transistorstrukturen (114) Ausbilden der zumindest einen elektrisch leitfähigen Schicht und teilweises Entfernen der zumindest einen elektrisch Schicht umfasst, sodass verbleibende Teile der zumindest einen elektrisch leitfähigen Schicht eine Gate-Region für jede der mehreren Transistorstrukturen (114) bilden, und sodass die verbleibenden Teile elektrisch voneinander getrennt sind, wobei teilweises Entfernen der zumindest einen elektrisch leitfähigen Schicht zumindest einen Planarisierungsprozess umfasst.
  16. Verfahren nach Anspruch 15, wobei die zumindest eine elektrisch leitfähige Schicht zumindest eine Metallschicht ist.
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