DE102008002652B4

DE102008002652B4 - Verfahren zum Herstellen einer Halbleiterstruktur und eines Halbleiterkörpers

Info

Publication number: DE102008002652B4
Application number: DE102008002652A
Authority: DE
Inventors: John Power; Danny Pak-Chum Shum; Haoren Zhuang
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-07-18
Filing date: 2008-06-25
Publication date: 2010-09-16
Anticipated expiration: 2028-06-26
Also published as: US7645663B2; DE102008002652A1; US20090023259A1

Abstract

Verfahren zum Herstellen einer Halbleiterstruktur, wobei das Verfahren folgendes umfasst:
Abscheiden eines Isolators (1024) über einem Halbleiterkörper (10);
Abscheiden eines ersten leitenden Materials (1025) über dem Isolator (1024);
Abscheiden eines Interpolydielektrikumsmaterials (1027) über dem ersten leitenden Material (1025);
Abscheiden eines zweiten leitenden Materials (26) über dem Interpolydielektrikumsmaterial (1027);
Verwenden eines Lithographieschritts zum Exponieren eines Abschnitts des zweiten leitenden Materials (26);
Ätzen des exponierten Abschnitts des zweiten leitenden Materials (26), um einen Abschnitt (99) des Interpolydielektrikumsmaterials (1027) zu exponieren,
wobei das Ätzen in einer reaktiven Ionenätzkammer unter Verwendung einer ersten Gaschemie durchgeführt wird,
gekennzeichnet durch,
physikalisches Beschädigen des exponierten Abschnitts (99) des Interpolydielektrikumsmaterials (1027), wobei die Beschädigung in der reaktiven Ionenätzkammer unter Verwendung einer zweiten Gaschemie durchgeführt wird und
Ätzen des beschädigten Interpolydielektrikumsmaterials, um einen Abschnitt des ersten leitenden Materials (1025) zu exponieren.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterstruktur gemäß dem Oberbegriff des Patentanspruchs 1 oder 15 insbesondere die Ausbildung einer Flash-Speicherbauelementstruktur mit verbesserter Leistung und ein Verfahren zum Herstellen eines Halbleiterkörpers.
Ein gattungsgemäßes Verfahren ist aus der Druckschrift US 2005/0 215 062 A1 bekannt, wobei das Verfahren ein Abscheiden eines Isolators über einem Halbleiterkörper; ein Abscheiden eines ersten leitenden Materials über dem Isolator; ein Abscheiden eines Interpolydielektrikumsmaterials über dem ersten leitenden Material; ein Abscheiden eines zweiten leitenden Materials über dem Interpolydielektrikumsmaterial; ein Verwenden eines Lithographieschritts zum Exponieren eines Abschnitts des zweiten leitenden Materials; und ein Ätzen des exponierten Abschnitts des zweiten leitenden Materials, um einen Abschnitt des Interpolydielektrikumsmaterials zu exponieren, wobei das Ätzen in einer reaktiven Ionenätzkammer unter Verwendung einer ersten Gaschemie durchgeführt wird, umfasst.
Halbleiterbauelemente werden in vielen Elektronik- und anderen Anwendungen verwendet. Halbleiterbauelemente umfassen integrierte Schaltungen, die auf Halbleiterwafern ausgebildet werden, indem viele Arten von dünnen Schichten aus Material über den Halbleiterwafern abgeschieden und die dünnen Schichten aus Material strukturiert werden, um die integrierten Schaltungen zu bilden.
Eine Art von Halbleiterbauelement ist ein Speicherbauelement, bei dem Daten in der Regel als eine logische ”1” oder ”0” gespeichert werden. Ein Speicherbauelement kann statisch oder dynamisch sein. Ein dynamisches Speicherbauelement muss aufgefrischt werden, um sich an die Daten zu ”erinnern”, wohingegen ein statisches Speicherbauelement nicht aufgefrischt werden muss, um gespeicherte Daten zu behalten.
Eine Art von statischem Speicherbauelement, in der Technik auch als nichtflüchtiges Speicherbauelement (NVM – nonvolatile memory) bezeichnet, ist ein Floating-Gate-Speicherbauelement. Ein Floating-Gate-Speicherbauelement kann entweder ein löschbarer programmierbarer Festwertspeicher (EPROM) oder ein elektrisch löschbarer programmierbarer Festwertspeicher (EEPROM) sein. Beide dieser Arten von Floating-Gate-Speichern basieren auf einer in dem Floating-Gate (oder einer Ladungshaftschicht) durch geeignetes Anlegen einer Vorspannung an die verschiedenen Anschlüsse des Bauelements gespeicherten Ladung. Die Ladung kann durch eine Reihe von Mechanismen gespeichert werden, wie etwa Ladungsträgertunnelung und/oder -injektion. Die Ladung kann entweder elektrisch wie bei EEPROM-Bauelementen oder durch eine externe Quelle wie etwa ein Ultraviolettlicht beseitigt werden. Die Anwesenheit dieser Ladung in dem Floating-Gate bestimmt den Zustand des Speichers als logische ”1” oder ”0”. Flash-EEPROM-Speicher werden wegen ihrer schnellen Programm- und Löschzeiten (wie etwa in einem Blitzschlag) so genannt.
Die Floating-Gate-Bauelemente werden üblicherweise in großen Arrays gestapelt, um Speicherzellen wie etwa Flash-Speicherzellen zu bilden. Auf der Basis des Stapelns oder des Layouts der Floating-Gate-Transistoren kann ein Flash-Speicher eine NOR-, NAND- oder eine AND-Speicherarchitektur umfassen. Als ein Beispiel verwenden die meisten kommerziellen Speicherkarten wie etwa Speichersticks NAND-Flash-Speicherzellen. Ein Flash-Speicher gehört zu den populärsten, heute auf dem Markt erhältlichen Speichern. Die Popularität eines Flash-Speichers ergibt sich teilweise aufgrund seiner Kompatibilität mit existierenden CMOS-Prozessflüssen. Ein Flash-Speicher ist einfach ein Feldeffekttransistor, außer dass er ein Polysilizium-Floating-Gate (oder eine Siliziumnitrid-Ladungshaftschicht) aufweist, die zwischen einem Tunneloxid und einem Interpolyoxid geschichtet ist, um eine Ladungsspeicherungsschicht zu bilden. Flash-Speicherbauelemente besitzen jedoch einige Nachteile oder Engpässe, die für fortgesetzten Erfolg überwunden werden müssen.
Aus der Druckschrift US 5 619 951 A ist ferner eine nichtflüchtige Floatinggate-Speicherzelle bekannt, wobei im Speichergate-Schichtstapel ein „high-k” Zwischendielektrikum zwischen der Steuerschicht und der ladungsspeichernden Schicht verwendet wird.
Der Erfindung liegt die Aufgabe zugrunde, Verfahren zum Herstellen einer Halbleiterstruktur sowie eines Halbleiterkörpers zu schaffen, welche auch bei Verwendung von neuartigen Materialien verbesserte Eigenschaften aufweisen.
Erfindungsgemäß wird diese Aufgabe durch die Verfahren der Patentansprüche 1, 15 und 21 gelöst.
Bei einer Ausführungsform beschreibt die vorliegende Erfindung ein Verfahren zum Herstellen einer Halbleiterstruktur durch Ätzen eines exponierten Abschnitts eines Materialstapels, der eine leitende Materialschicht über einer Isolatorschicht umfasst. Das leitende Material wird zuerst unter Ver wendung einer ersten Ätzchemie in einer reaktiven Ionenätzkammer geätzt, wodurch der Isolator exponiert wird. Der Isolator wird durch Plasmabehandlung unter Verwendung einer zweiten Ätzchemie in der reaktiven Ionenätzkammer physisch beschädigt. Der durch ein Plasma beschädigte Isolator wird danach unter Verwendung eines herkömmlichen Ätzprozesses wie etwa eines Nassätzprozesses beseitigt.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
1a–1c die mit dem RIE-Prozess ausgebildeten typischen Speicher- und CMOS-Bauelemente, wobei 1a ein Floating-Gate-Flash-Speicherbauelement, 1b einen Doppel-Polykurzgeschlossenen Auswahlgatetransistor und 1c ein gleichzeitig unter Verwendung einer der Ausführungsformen der vorliegenden Erfindung hergestelltes Logikbauelement darstellen;
2a–2f den Querschnitt eines ersten Ausführungsformprozesses, der die Bildung eines Floating-Gate-Speichers, eines Hochspannungsspeichers und von Logikbauelementen gleichzeitig zeigt;
3 ein Flussdiagramm einer Implementierung des ersten Ausführungsformprozesses;
4 ein Flussdiagramm einer alternativen Implementierung des ersten Ausführungsformprozesses;
5a–5d den Querschnitt eines zweiten Ausführungsformprozesses, der einen Teil einer strukturierten Kondensatorstruktur bildet;
6 ein Flussdiagramm einer Implementierung des zweiten Ausführungsformprozesses;
7a–7b den Querschnitt eines dritten Ausführungsformprozesses, der einen Teil einer strukturierten Kondensatorstruktur bildet;
8a–8d den Querschnitt eines vierten Ausführungsformprozesses, der einen Teil eines Gatestapels eines Feldeffekttransistors bildet; und
9 ein Flussdiagramm einer Implementierung des vierten Ausführungsformprozesses.
Die vorliegende Erfindung wird bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich verbesserter Verfahren zum Ätzen von einen hohen k-Wert aufweisenden Materialien, die in Floating-Gate-Bauelementen verwendet werden. Konzepte der Erfindung können jedoch auch auf andere Elektronikbauelemente angewendet werden. Wenngleich die Erfindung für ein planares MOS-Bauelement offenbart wird, kann die Erfindung analog auch auf andere Bauelemente wie etwa Doppel-Gate-Bauelemente und Dreifach-Gate-Bauelemente angewendet werden.
Eine Bauelementskalierung ist für den fortgesetzten Erfolg jeder Technologie einschließlich Flash-Speichern essentiell. Die Bauelementskalierung ermöglicht die Ausbildung von mehr Bauelementen pro Fläche bei gleichzeitigem Verbessern und/oder Beibehalten von elektrischen Schlüsselmetriken wie etwa Programm-, Lösch-, Speicher- und Lesezeiten. Dies führt zu verbesserter Produktleistung bei niedrigeren Kosten, was einen erhöhten Verbrauch ermöglicht. Dies beinhaltet in der Regel das Skalieren von Bauelementgeometrien (wie etwa Kanallänge), um eine Operation beispielsweise bei niedrigerer Leistung, niedrigeren Spannungen usw. zu ermöglichen.
Im Gegensatz zu CMOS-Bauelementen besitzen Flash-Bauelemente eine andere Beschränkung, die durch die Speicherzeit der eingefangenen Ladung in dem Floating-Gate (oder der Ladungshaftschicht) auferlegt wird. Idealerweise schränkt eine Flash-Speicherzelle eine eingefangene Ladung für immer ein. In der Realität jedoch kann die eingefangene Ladung während des ”Aus”-Zustands des Bauelements zurück in den Halbleiterkanal oder das Steuergate tunneln. Dies würde zu einem Verlust an gespeicherten Informationen führen. Es wird erwartet, dass auf dem Markt vertriebene Flash-Bauelemente mindestens 10 Jahre lang Informationen speichern. Dies erlegt folglich der Dicke des Tunneloxids eine niedrigere Grenze auf. Somit sind die Tunneloxide in Flash-Bauelementen mindestens 6 nm dick und in der Regel etwa 8 nm bis 10 nm. Ein dickeres Gate-Stapel-Dielektrikum erfordert eine höhere Arbeitsspannung, um Programm- und Löschoperationen sicherzustellen. Eine höhere Arbeitsspannung (insbesondere auf der Drain- oder Sourceseite) kombiniert mit einem dickeren Dielektrikum reduziert die Gate-Steuerung des Kanals und erzeugt somit übermäßige Kurzkanaleffekte. Dies verhindert folglich die Kanallängenskalierung aufgrund einer Erhöhung von unerwünschten Leckströmen.
Höhere Arbeitsspannungen erfordern weiterhin größere Auswahl-Gate-Transistoren, wodurch wieder die Bauelementdichte reduziert wird.
Ein Weg zum Überwinden dieser Barriere geht über das Ersetzen des Gate-Dielektrikumstapels durch ein Material mit einem höheren k-Wert. Die Erhöhung der dielektrischen Permitivität vergrößert die Gate-Steuerung des Bauelements durch Verbessern der kapazitiven Kopplung des Steuer-Gates auf dem Kanal des Bauelements. Dies ermöglicht die Verwendung einer niedrigeren Arbeitsspannung, ohne dass die Speicherzeit des Bauelements gefährdet wird, wodurch eine Kanallängenskalierung ermöglicht wird.
Die Verwendung eines einen hohen k-Wert aufweisenden Dielektrikums ermöglicht eine Senkung der effektiven Dicke des Gatestapels ohne Reduzieren der physischen Dicke (somit Ladungsspeicherung) des Gate-Dielektrikums. Die Senkung der effektiven Dicke des Gatestapels ermöglicht somit eine Kanallängenskalierung bei gleichzeitiger Beibehaltung der Speicherzeit von Trägern.
Die Einführung von einen hohen k-Wert aufweisenden Materialien in einem Halbleiterprozessfluss führt zu Herausforderungen hinsichtlich Prozess und Integration. Eine der mit der Einführung von einen hohen k-Wert aufweisenden dielektrischen Materialien assoziierten Herausforderungen betrifft ihre Beseitigung aus unerwünschten Gebieten des Wafers. Beispielsweise kann es sein, dass das abgeschiedene, einen hohen k-Wert aufweisende dielektrische Material aus Logikbereichen, Sourcebereichen, Drainbereichen, Kontaktbereichen usw. beseitigt werden muss. Dies erfordert das Beseitigen des einen hohen k-Wert aufweisenden dielektrischen Materials ohne zusätz liches Material unter der einen hohen k-Wert aufweisenden Materialschicht zu beseitigen. Um dies zu bewerkstelligen, sollte das Ätzmittel bevorzugt für das einen hohen k-Wert aufweisende Dielektrikum eine schnellere Ätzrate relativ zu dem darunterliegenden Material aufweisen. Typische, bei herkömmlicher Verarbeitung verwendete Ätzungen sind jedoch nicht gegenüber einen hohen k-Wert aufweisenden dielektrischen Materialien selektiv. Beispielsweise sind Nassätzprozesse möglicherweise nicht in der Lage, einen hohen k-Wert aufweisende Schichten zu beseitigen, da sie dazu tendieren, das einen hohen k-Wert aufweisende Material während der Ätzung zu rekristallisieren. Analog besitzen herkömmliche reaktive Ionenätzprozesse (RIE) möglicherweise keine gute Steuerung und führen zum Beseitigen von Silizium oder Oxid, das unter der einen hohen k-Wert aufweisenden Schicht vorliegt. Selbst wenn solche Prozesse existieren, sind sie zudem möglicherweise nicht mit existierenden Geräten oder Prozessflüssen kompatibel.
Bei verschiedenen Aspekten behandelt die Erfindung das Problem des Herstellens von Bauelementen mit einen hohen k-Wert aufweisenden Gate-Dielektrika in modernen Mikroelektronikbauelementen. Die Erfindung wird insbesondere auf Flash-Speicherbauelemente angewendet.
Ausführungsformen der vorliegenden Erfindung offenbaren ein Verfahren zum selektiven Beseitigen von einen hohen k-Wert aufweisenden Materialien unter Verwendung existierender Geräte. Bei einer Ausführungsform lehrt die vorliegende Erfindung eine Modifikation einer existierenden RIE-Plasmabehandlung, um einen hohen k-Wert aufweisende Materialien selektiv zu beschädigen. Als ein Beispiel wird die Überätzung des Polysilizium-RIE-Prozesses modifiziert durch die Einführung von iner ten Gasen in dem Plasma zum Beschädigen der einen hohen k-Wert aufweisenden Schicht unter dem Polysilizium. Ein Ätzprozess (beispielsweise eine isotrope Ätzung) folgt auf den RIE-Prozess und beseitigt die nun beschädigte, einen hohen k-Wert aufweisende Schicht selektiv.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine abgeschiedene, einen hohen k-Wert aufweisende Schicht durch eine Kombination aus reaktiver Plasmaionenätzung (RIE) gefolgt von einer nasschemischen Ätzung geätzt. Die Plasma-RIE-Behandlung wird zum physischen Beschädigen der einen hohen k-Wert aufweisenden Schicht verwendet, wohingegen die nasschemische Ätzung die beschädigte, einen hohen k-Wert aufweisende Schicht beseitigt.
Bei einem Aspekt stellt die vorliegende Erfindung ein Verfahren zum selektiven Ätzen eines Materialstapels bereit. Der Materialstapel enthält eine Isolatorschicht, die zwischen einem unteren Halbleitersubstrat und einer oberen leitenden Materialschicht geschichtet ist. Das Verfahren gemäß Ausführungsformen der vorliegenden Erfindung verwendet eine Plasma-RIE-Behandlung, um den Isolator zu beschädigen. Die beschädigte Isolatorschicht ist leichter auszuätzen und selektiv zu beseitigen, ohne das Halbleitersubstrat zu beseitigen oder zu beschädigen. Bei einer besonderen Ausführungsform verwendet die vorliegende Erfindung eine modifizierte RIE-Überätzung, um den Isolator vertikal zu beschädigen. Der beschädigte Isolator kann dann durch einen isotropen Prozess wie etwa eine Nassätzung selektiv beseitigt werden. Die Nassätzung ätzt bevorzugt das beschädigte Gebiet, was zu einem anisotropen Ätzprofil führt.
Ein beispielhaftes Transistorbauelement ist in 1 gezeigt, und verschiedene Verfahren für die Ausbildung von Transistorbauelementen unter Verwendung dieser Konzepte werden dann bezüglich der Querschnittsansichten von 2a–2d und 5a–5d, 7a–7b und 8a–8d und der Flussdiagramme von 3, 4, 6 und 9 beschrieben.
Die 1a–1c veranschaulichen die typischen, mit einer bevorzugten Ausführungsform der vorliegenden Erfindung ausgebildeten Speicher- und CMOS-Bauelemente, wobei 1a ein Floating-Gate-Flash-Speicherbauelement darstellt; 1b einen Doppel-Poly-kurzgeschlossenen Auswahl-Gate-Transistor oder ein HV-Logikbauelement mit einem dickeren Gate-Dielektrikum und 1c ein simultan unter Verwendung einer der Ausführungsformen der vorliegenden Erfindung hergestelltes Logikbauelement darstellen.
Nunmehr unter Bezugnahme auf 1a sind ein Kanal 1018, eine Sourceelektrode 1054 und eine Drainelektrode 1056 in einem Halbleiterkörper angeordnet. Ein Gateisolator 1024 ist über dem Kanal 1018 angeordnet. Ein Stapel aus Floating-Gate 1025, Interpolydielektrikumschicht 1027 und Steuergate 26 sind über dem Gateisolator 1024 angeordnet und bilden ein Floating-Gate-Speicherbauelement. Abstandshalter 1038 bedecken die exponierten Elektroden entlang der Seiten und vermeiden ein Kurzschließen der Gates (26 und 1025).
Nunmehr unter Bezugnahme auf 1b sind ein Kanal 1018, eine Sourceelektrode 1054 und eine Drainelektrode 1056 in einem Halbleiterkörper angeordnet. Ein Gateisolator 1024 ist über dem Kanal 1018 angeordnet. Ein Stapel aus Floating-Gate 1025, Interpolydielektrikumschicht 1027 und Steuergate 26 ist über dem Gateisolator 1024 angeordnet. Das Floating-Gate 1025 und das Steuergate 26 sind kurzgeschlossen, um einen in Speicherzellen verwendeten Feldeffekttransistor zu bilden. Analog kann ein Hochspannungs-(HV)-Doppel-Poly-kurzgeschlossener Transistor ausgebildet werden durch Hinzufügen einer Maske und Ersetzen des Gateisolators 1024 von 1a durch ein dickeres Gate-Dielektrikum 1024. Das Gate-Dielektrikum 1024 des Doppel-Poly-kurzgeschlossenen Feldeffekttransistors kann dicker sein als der in 1a gezeigte Floating-Gate-Transistor, und das Gate-Dielektrikum 1024 beträgt bevorzugt etwa 20 nm, um die HV-Anforderung zum Betreiben von Flash-Speicherzellen aufrechtzuerhalten. Da das Interpolydielektrikum 1027 das Floating-Gate 1025 und das Steuergate 1026 trennt, kann es auch als ein Intermetalldielektrikum bezeichnet werden.
Ein unter Verwendung der vorliegenden Ausführungsform ausgebildetes Logikbauelement ist in 1c gezeigt. Ein Kanal 18, eine Sourceelektrode 54, eine Drainelektrode 56 und eine Source-/Drain-Erweiterung 34 und 35 sind in einem Halbleiterkörper angeordnet. Ein Gateisolator 24 ist über dem Kanal 18 angeordnet. Eine Gateelektrode 26 ist über dem Gateisolator 24 angeordnet, wodurch ein Logikfeldeffekttransistor ausgebildet wird.
Es wird nun ein bevorzugter Ausführungsformprozessfluss zum Herstellen der Floating-Gate-Bauelemente erörtert. Vorzugsweise kann dieser Prozessfluss verwendet werden, um sowohl Logik- als auch Speicherbauelemente gleichzeitig auszubilden. Die Speichergebiete können entweder Gebiete sein, wo Floating-Gate-Speicherbauelemente (FGM – floating gate memory) ausgebildet werden, oder Gebiete, die die Hochspannungsspeicherbauelemente (HVM – high voltage memory) bilden. Die HVM-Bauelemente unterstützen den Betrieb der Floating-Gate- Speicherbauelemente wie etwa von Auswahlgatetransistoren. Diese HVM-Bauelemente umfassen in der Regel kurzgeschlossene Doppel-Poly-MOS-Transistoren. Logikgebiete können entweder Hochspannungslogik-(HVL) oder Niederspannungslogik-(LVL)-Bauelemente sein. Hochspannungslogikbauelemente arbeiten in der Regel bei Spannungen über einem bestimmten Pegel (z. B. 3 V), während Niederspannungslogikbauelemente bei Spannungen unter diesem Pegel arbeiten. Beispielsweise arbeiten Eingangs-/Ausgangstransistoren, die Peripherie- oder äußere Schaltungen ansteuern, in der Regel bei höheren Arbeitsspannungen. Analog sind die Logiktransistoren, die den größten Teil von Bauelementen für eine gegebene Technologie bilden, in der Regel Niederspannungsbauelemente. Bei einem typischen CMOS-Fluss werden alle vier Bauelementgebiete FGM, HVM, LVL und HVL unter Verwendung bekannter Maskierungstechniken zum selektiven Exponieren gewisser Gebiete des Wafers gleichzeitig hergestellt.
2, die die 2a–2f enthält, veranschaulicht die Ausbildung von Bauelementen in den FGM 1000-, HVM 2000- und LVL-3000-Gebieten des Wafers. Zuerst unter Bezugnahme auf 2a wird ein Halbleiterkörper 10 bereitgestellt. Bei der bevorzugten Ausführungsform ist der Halbleiterkörper 10 ein Siliziumwafer. Einige Beispiele des Halbleiterkörpers 10 sind ein monokristallines Volumensiliziumsubstrat (oder eine darauf aufgewachsene oder anderweitig darin ausgebildete Schicht), eine Schicht aus (110)-Silizium auf einem (100)-Siliziumwafer, eine Schicht eines Silizium-auf-Isolator-(SOI)-Wafers oder eine Schicht eines Germanium-auf-Isolator-(GeOI)-Wafers. Bei anderen Ausführungsformen können andere Halbleiter wie etwa Silizium-Germanium, Germanium, Galliumarsenid, Indiumarsenid, Indium-Galliumarsenid, Indiumantimonid oder andere mit dem Wafer verwendet werden.
Bei der ersten Ausführungsform sind nicht gezeigte Isolationsgräben in dem Halbleiterkörper 10 ausgebildet. Isolationsgräben können unter Verwendung herkömmlicher Techniken ausgebildet werden. Die Gräben sind mit einem Isoliermaterial wie etwa einem Oxid gefüllt. Die Gräben definieren aktive Bereiche, in denen integrierte Schaltungskomponenten ausgebildet sein können. Die Tiefe von Grabengebieten kann für Hochspannungsbauelemente und Niederspannungsbauelemente verschieden sein. Beispielsweise können die Speicher- und Hochspannungsbauelemente auf einer tiefen Grabenisolation aufgebaut sein, wohingegen die Niederspannungsbauelemente auf einer flachen Grabenisolation aufgebaut sein können, oder sie können alle auf der gleichen Grabenisolation ausgebildet sein, um Prozesskomplexitäten zu reduzieren.
Wie ebenfalls in 2a gezeigt ist der Gatestapel über den FGM 1000-, HVM 2000 und Logik 3000-Gebieten ausgebildet. Verschiedene Gate-Dielektrika können durch wohlbekannte Maskierungsschritte auf dem Halbleiterkörper aufgewachsen werden. Bei dem bevorzugten Prozess wird das Gate-Dielektrikum des HVM-Transistors 2000 zuerst ausgebildet, gefolgt von dem Gate-Dielektrikum des Floating-Gate-Speicher-FGM-Bauelements 1000. Bevorzugt ist das Gate-Dielektrikum 1024 des HVM-Transistors dicker als das FGM-Bauelement, um eine höhere Spannung auszuhalten. Bei der vorliegenden Ausführungsform ist das Gate-Dielektrikum 1024 des HVM-Transistors eine Oxidschicht von etwa 20 nm. Das Gate-Dielektrikum 1024 des HVM-Transistors umfasst bei einer Ausführungsform bevorzugt eine Dicke von etwa 15 nm bis etwa 25 nm, wenngleich das Gate-Dielektrikum 1024 des HVM-Transistors alternativ andere Abmessungen umfassen kann. Das Gate-Dielektrikum 1024 ist über exponierten Abschnitten des Halbleiterkörpers 10 abgeschie den. Bei der vorliegenden Ausführungsform ist das Gate-Dielektrikum 1024 des FGM-Transistors eine etwa 9 nm dicke Oxidschicht. Das Gate-Dielektrikum 1024 des FGM-Transistors umfasst bei einer Ausführungsform bevorzugt eine Dicke von etwa 3 nm bis etwa 15 nm, wenngleich das Gate-Dielektrikum 1024 des FGM-Transistors alternativ andere Abmessungen umfassen kann.
Bei einer anderen Ausführungsform umfasst das Gate-Dielektrikum 1024 ein Nitrid (z. B. Si₃N₄) oder eine Kombination aus Oxid und Nitrid (z. B. SiON oder eine Oxid-Nitrid-Oxid-Sequenz). Bei anderen Ausführungformen wird ein einen hohen k-Wert aufweisendes dielektrisches Material mit einer Dielektrizitätskonstanten von etwa 5,0 oder größer als das Gate-Dielektrikum 1024 verwendet. Zu geeigneten, einen hohen k-Wert aufweisenden Materialien zählen beispielsweise HfO₂, HfSiO_x, Al₂O₃, ZrO₂, ZrSiO_x, Ta₂O₅, La₂O₃, Nitride davon, HfAlO₃, HfAlO_xN_1-x-y, ZrAlO_x, ZrAlO_xN_y, SiAlO_x, SiAlO_xN_1-x-y, HfSiAlO_x, HfSiAlO_xN_y, ZrSiAlO_x, ZrSiAlO_xN_y, Kombinationen davon oder Kombinationen davon mit SiO₂. Alternativ kann das Gate-Dielektrikum 1024 andere einen hohen k-Wert aufweisende isolierende Materialien oder andere dielektrische Materialien umfassen. Wie oben impliziert kann das Gate-Dielektrikum 1024 eine einzelne Schicht aus Material umfassen, oder alternativ kann das Gate-Dielektrikum 1024 zwei oder mehr Schichten umfassen.
Das Gate-Dielektrikum 1024 kann beispielsweise durch thermische Oxidation aufgewachsen werden oder durch chemische Abscheidung aus der Dampfphase (CVD), Atomlagenabscheidung (ALD), metallorganische chemische Dampfabscheidung (MOCVD), physikalische Abscheidung aus der Dampfphase (PVD) oder Strahldampfabscheidung (JVD) abgeschieden werden. Bei anderen Ausführungsformen kann das Gate-Dielektrikum 1024 unter Verwendung anderer geeigneter Abscheidungstechniken abgeschieden werden.
Bei einem dargestellten Ausführungsbeispiel würde die gleiche dielektrische Schicht verwendet werden, um das Gate-Dielektrikum 1024 sowohl für die p-Kanal-/n-Kanal-Transistoren des Hochspannungsspeicherbauelements und das Gate-Dielektrikum 1024 des Floating-Gate-Speicherbauelements auszubilden. Dieses Merkmal ist jedoch nicht erforderlich. Bei alternativen Ausführungsformen könnte das Gate-Dielektrikum 1024 in den Floating-Gate-Speicherbereichen selektiv aufgewachsen werden. Analog könnte das Gate-Dielektrikum 1024 bei alternativen Ausführungsformen zusammen entweder mit den p-Kanal-Transistoren oder den n-Kanal-Transistoren aufgewachsen werden.
Ein erstes leitendes Material 1025 wird dann über den ganzen Halbleiterwafer abgeschieden. Dies bildet die Floating-Gate-Elektrode 1025 über dem Gate-Dielektrikum 1024. Die Floating-Gate-Elektrode 1025 umfasst bevorzugt ein Halbleitermaterial wie etwa Polysilizium oder amorphes Silizium, wenngleich alternativ andere Halbleitermaterialien für die Floating-Gate-Elektrode 1025 verwendet werden können. Bei anderen Ausführungsformen kann die Floating-Gate-Elektrode 1025 beispielsweise TiN, TiC, HfN, TaN, TaC, W, Al, Ru, RuTa, TaSiN, NiSi_x, CoSi_x, TiSi_x, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride, Phosphide oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MON, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, anderen Metallen und/oder Kombinationen davon umfassen. Bei einer Ausführungsform umfasst die Floating-Gate-Elektrode 1025 eine Schicht aus dotiertem Polysilizium.
Die Floating-Gate-Elektrode 1025 kann mehrere gestapelte Gatematerialien umfassen, wie etwa eine Metallunterlage mit einer über der Metallunterlage angeordneten Polysiliziumabdeckschicht. Eine Floating-Gate-Elektrode 1025 mit einer Dicke von zwischen etwa 40 nm bis etwa 200 nm kann unter Verwendung von CVD, PVD, ALD oder anderen Abscheidungstechniken abgeschieden werden. Bei anderen Ausführungsformen können verschiedene Arten von Transistoren Gates aus verschiedenen Materialien und/oder mit verschiedenen Dicken enthalten.
Wenn die Floating-Gate-Schicht Polysilizium umfasst, kann sie mit einem geeigneten Dotierstoff vom n- oder p-Typ dotiert sein. Beispielsweise kann eine Gateelektrode vom n-Typ durch Abscheiden einer phosphordotierten Floating-Gate-Elektrode ausgebildet werden. In einigen Fällen kann die Polysiliziumschicht durch Implantieren eines geeigneten Dotierstoffs dotiert werden. In der Regel können Elektroden vom n-Typ während der Abscheidung in-situ dotiert werden, indem dotiertes Polysilizium, das Phosphor, Arsen und/oder Antimon umfasst, abgeschieden wird. Analog können Elektroden vom p-Typ ausgebildet werden, indem Atome implantiert werden, die Bor und/oder BF₂ umfassen. Bei der bevorzugten Ausführungsform werden Polysiliziumschichten vom n-Typ als Floating-Gate-Schichten 1025 abgeschieden.
Ein Interpolydielektrikum 1027 wird dann über der Floating-Gate-Elektrode 1025 sowohl in den Bereichen der Floating-Gate-Speicherzelle 1000 als auch des Hochspannungsspeichers 2000 abgeschieden. Bei der bevorzugten Ausführungsform ist das Interpolydielektrikummaterial Al₂O₃. Zu anderen geeigneten, einen hohen k-Wert aufweisenden Materialien zählen beispielsweise HfO₂, HfSiO_x, ZrO₂, ZrSiO_x, Ta₂O₅, La₂O₃, Nitride davon, HfAlO_x, HfAlO_xN_1-x-y, ZrAlO_x, ZrAlO_xN, SiAlO_x, SiAlO_xN_1-x-y, HfAlSiO_x, HfAlSiO_xN_y, ZrSiAlO_x, ZrSiAlO_xN_y, Kombinationen davon oder Kombinationen davon mit SiO₂. Um Ladungshaftebenen nahe der Floating-Gate-Grenzfläche zu vermeiden, wird in der Regel eine dünne Oxidschicht vor der hohe-k-Abscheidung abgeschieden. Bei einigen Ausführungsformen kann auch eine zusätzliche Oxidschicht auf der hohe-k-Schicht verwendet werden.
Das Interpolydielektrikum 1027, das erste leitende Material 1025 und das Gate-Dielektrikum 1024 werden selektiv aus den Logikbereichen 3000 beseitigt, und ein geeignetes Gate-Dielektrikum 24 wird abgeschieden. Nach der Ausbildung aller erforderlichen Gate-Dielektrika für alle Bauelemente (beispielsweise Niederspannungslogikbauelemente wie etwa Kern-V_T, niedrig-V_T- und hoch-V_T-Bauelemente usw.) werden alle Gebiete (FGM 1000, HVM 2000 und Logik 3000) des Halbleiterkörpers 10 geöffnet.
Dann wird ein zweites leitendes Material 26 über dem ganzen Halbleiterwafer abgeschieden. Analog dem ersten leitenden Material kann das zweite leitende Material Polysilizium- oder metallische Schichten umfassen. Bei der bevorzugten Ausführungsform ist das zweite leitende Material 26 eine Polysiliziumschicht vom n-Typ. Wiederum kann dies mit einem geeigneten Dotierstoff implantiert werden. Ein Tempern kann eingeführt werden, um in den Polysiliziumschichten ein gleichförmiges Profil herzustellen und Haftstellen und Defekte in den dielektrischen Materialien zu reduzieren.
Die Gatestapelschichten werden als nächstes unter Verwendung bekannter Photolithographietechniken strukturiert und exponiert. Das zweite leitende Material 26 wird geätzt, um die Steuergateelektrode auf dem Speicherbauelement 1000 auszubil den, wobei ein RIE-Prozess verwendet wird, wie in 2b gezeigt.
Reaktives Ionenätzen ist eine Kombination aus physikalischem und chemischem Ätzen. Die physikalische Natur des RIE ergibt sich aufgrund der gerichteten Ionenbombardierung der Waferoberfläche. Die Ionen werden durch starke elektrische Felder erzeugt, die zwischen einer oberen und einer unteren Elektrode produziert werden. Die Ionen werden durch an diese Elektroden angeschlossene HF-Generatoren aktiviert. Die Gaschemie und somit die ionische und chemische Natur von RIE wird durch den Fluss von Gasen in den RIE-Ofen bestimmt.
Der RIE-Prozess umfasst einen ersten Durchbruchschritt gefolgt von einer Hauptätzung. Der RIE-Prozess endet in der Regel mit einer Überätzung und einer Reinigung. Der Durchbruchprozess wird in der Regel durchgeführt, um die dünne Schicht aus nativem Oxid zu beseitigen, die die zweite leitende Materialschicht 26 bedeckt, die bei der vorliegenden Ausführungsform Polysilizium umfasst. Da die Oxidätzrate der Hauptätzung üblicherweise sehr niedrig liegt, kann die Ätzung in der Regel modifiziert werden. Dies erfolgt beispielsweise durch Erhöhen der HF-Leistung oder Hinzufügen eines geeigneten Ätzmittels zu dem Plasma.
Nunmehr unter Bezugnahme auf 2b folgt die Haupt-RIE auf den Durchbruchschritt. Auf Brom basierende Chemien zählen wegen ihrer hohen Selektivität gegenüber Oxiden zu den populärsten Polysiliziumätzmitteln. Eine typische Komponente des Hauptätzmittelgases kann beispielsweise HBr sein. Als Beispiel kann der Druck etwa 1,33 Pa bis etwa 7,99 Pa betragen, die Haupt-RIE-Ätzung kann HBr mit einer Fließrate von zwischen etwa 3,62 Pam³/s (= 200 sccm) und etwa 10,9 Pam³/s (= 600 sccm) enthalten. Die obere und untere Elektrode können bei etwa 600 W und etwa 100 W sein. Bei einer bevorzugten Ausführungsform umfasst der RIE-Prozess einen Gesamtdruck von 2,66 Pa und die HBR-Fließrate von etwa 9,97 Pam³/s (= 550 sccm).
Die RIE-Überätzung folgt auf die Hauptätzung, wie in 2c gezeigt. Sie erfolgt in der Regel, um die Ätzgleichförmigkeit zu verbessern und etwaiges ungeätztes Polysilizium zu beseitigen, das Stringer bilden kann. Bei der vorliegenden Ausführungsform beschädigt es auch physikalisch die hoch-k-Schicht wie in Gebiet 99 gezeigt. Nach der Hauptpolysiliziumätzung wird die Chemie des Plasmas geändert, indem ein inertes Gas gepumpt wird, um die Ätzmittel aus der RIE-Kammer zu beseitigen. Es wird ein anderes Gas eingeleitet, um in der RIE-Kammer eine neue Ätzchemie zu erzeugen. Als Beispiel umfasst die neue Chemie HBr, O₂ und He. Durch das Vorliegen von O₂ verbessert sich die Ätzselektivität zu Oxid. Die Anwesenheit von Sauerstoff kann auch die Ätzanisotropie verbessern, indem vielleicht eine oxidbasierte Hemmschicht auf den Polysiliziumseitenwänden entsteht. Bei der vorliegenden Ausführungsform ist Helium das eine Beschädigung erzeugende Ion. Ionisches Helium wird durch das elektrische Feld beschleunigt, das durch die Potentialdifferenz zwischen der oberen und unteren Elektrode entsteht. Die beschleunigten Ionen treffen auf das Dielektrikum auf, wodurch das dielektrische Gitter beschädigt wird, indem beispielsweise Punktdefekte erzeugt werden. Folglich wird durch das auftreffende Ion ein beschädigtes anisotropes Gebiet 99 gebildet.
Als Beispiel kann unter Verwendung eines TEL^TM-SCCM die RIE-Kammer einen Gesamtdruck von etwa 3,99 Pa bis etwa 6,66 Pa aufweisen, wobei die obere Platte bei etwa 120 W bis etwa 300 W und die untere Platte bei etwa 50 W bis etwa 200 W liegt.
Die Gasfließrate für Helium kann etwa 5,4 Pam³/s (= 300 sccm) bis etwa 9,1 Pam³/s (= 500 sccm) betragen, Sauerstoff kann etwa 2 sccm bis etwa 20 sccm betragen und HBr kann etwa 5,4 Pam³/s (= 300 sccm) bis etwa 10,9 Pam³/s (600 sccm) betragen. Bei einem spezifischen Beispiel kann der RIE-Prozess bei einem Gesamtgasdruck von etwa 5,33 Pa, der oberen Elektrode bei etwa 135 W, der unteren Elektrode bei etwa 67 W, der Heliumfließrate von etwa 8 Pam³/s (= 440 sccm) der HBr-Fließrate von etwa 9,1 Pam³/s (= 500 sccm), der Sauerstofffließrate von etwa 0,2 Pam³/s (= 9 sccm) durchgeführt werden. Diese Ätzung kann eine hoch-k-Schicht von 3 nm in etwa 70 s beschädigen.
Bei anderen Ausführungsformen dieses Prozesses können andere Reaktorparameter verwendet werden. Analog können in anderen Ausführungsformen andere inerte Gase wie etwa Argon, Xenon und Neon als das eine Beschädigung erzeugende Ion verwendet werden. Bei einigen Ausführungsformen kann sogar jedes Atom verwendet werden, das chemisch nicht mit Silizium reagiert. Folglich wird auch die Temperatur der RIE die Wahl des eine Beschädigung erzeugenden Ions bestimmen. Bei einigen Ausführungsformen kann anstelle von brombasierten Ätzmitteln ein chlorbasiertes Ätzmittel (wie etwa ein BCl₃-Gas) verwendet werden. Brombasierte Ätzmittel sind jedoch in der Regel gegenüber Silizium selektiver. In einigen Fällen kann eine Kombination aus chlor- und brombasierten Ätzmitteln verwendet werden, um Ätzraten zu verbessern.
Eine Nassätzung folgt der RIE-Überätzung, die das beschädigte dielektrische Gebiet 99 beseitigt, wie in 2d gezeigt. Beispielsweise kann der Wafer einem verdünnten HF ausgesetzt werden. Der HF kann zwischen etwa 50:1 und etwa 400:1 verdünnt sein. Bei anderen Ausführungsformen können auch andere Nasschemien wie etwa gepuffertes HF, BOE verwendet werden.
Unter Bezugnahme auf 2e wird der Wafer dann maskiert und exponiert, um die FGM-Gebiete 1000 und Abschnitte der Hochspannungsspeichergebiete 2000 zu öffnen. Es folgt ein zweiter RIE-Prozess zum Beseitigen des ersten leitenden Materials 1025 von den exponierten FGM-, HVM 1000- und 2000-Gebieten. Dies erzeugt die Floating-Gate-Elektrode 1025 mit der richtigen Struktur in den FGM- und HVM-Gebieten. Wie in dem vorausgegangenen Fall umfasst der zweite RIE-Schritt einen Durchbruchschritt, eine Hauptätzung und eine Überätzung. Der Überätzungsschritt wird modifiziert, so dass er inerte Gase wie etwa Helium, Argon, Xenon und Neon enthält, die das Gate-Dielektrikum 1024 physikalisch beschädigen.
Die zweite RIE-Überätzung folgt dem Ätzen der Floating-Gate-Elektrode 1025. Nach der Polysiliziumätzung wird die Chemie des Plasmas geändert, indem ein inertes Gas gepumpt wird, um die Ätzmittel aus der RIE-Kammer zu beseitigen. Die Chemie dieser Überätzung kann weniger intensiv sein als die vorausgegangene Überätzung, da die typische Dicke des Gate-Dielektrikums 1024 geringer ist als die Dicke des Interpolydielektrikums 1027. Als Beispiel enthält die neue Chemie eine Kombination aus HBr, O₂ und He. Bei einem spezifischen Beispiel kann unter Verwendung eines TEL^TM-SCCM die RIE-Kammer auf einem Gesamtdruck von 5,33 Pa mit der oberen Platte bei 135 W und der unteren Platte bei 67 W liegen. Die Fließrate der Ätzmittel kann Heliumgas bei 8 Pam³/s (= 440 sccm), Sauerstoffgas bei 0,2 Pam³/s (= 9 sccm und HBr-Gas bei 9,1 Pam³/s (= 500 sccm) umfassen. Die Behandlungszeit kann für ein dünneres Gate-Dielektrikum geeignet justiert werden.
Bei anderen Ausführungsformen dieses Prozesses können andere Reaktorparameter verwendet werden. Beispielsweise kann anstelle von HBr (brombasiertes Ätzmittel) ein BCl₃-Gas (chlor basiertes Ätzmittel) verwendet werden. HBr ist jedoch in der Regel selektiver gegenüber Silizium als BCl₃. In einigen Fällen kann zum Verbessern von Ätzraten eine Kombination aus BCl₃-Gas und HBr-Gas verwendet werden.
Wie in 2f gezeigt, folgt ein zweiter Nassätzschritt der RIE-Überätzung, um das Gate-Dielektrikum 1024 zu beseitigen. Analog zu dem ersten Nassätzschritt sind verschiedene Ausführungsformen dieses Prozesses möglich.
Die weitere Verarbeitung geht wie in einem typischen Herstellungsprozess für integrierte Chips weiter. Beispielsweise werden Abstandhalter, Source- und Draingebiete ausgebildet, gefolgt von einer Metallisierung. Die Bauelemente nach der Front-End-Verarbeitung sind in 1 gezeigt.
Bei den soweit unter Verwendung von 2 und 3 beschriebenen Ausführungsformen wurde die Gateelektrode 26 auf den Logikbereichen zusammen mit der Steuergateelektrode 26 auf dem Speicherbauelement 1000 strukturiert. Bei einigen Ausführungsformen jedoch kann die Gateelektrode zusammen mit der Floating-Gate-Elektrode 1025 des Speichergebiets 1000 strukturiert werden. Eine derartige alternative Ausführungsform ist im Flussdiagramm 4 gezeigt.
Es wird nun eine zweite Ausführungsform unter Bezugnahme auf die Querschnittsdiagramme von 5a–5d und das Flussdiagramm von 6 beschrieben. Bei dieser Ausführungsform lehrt die Erfindung ein Verfahren zum Ausbilden eines strukturierten Kondensators, der ein erstes leitendes Material 10, einen Isolator 24 über dem ersten leitenden Material 10 und schließlich ein zweites leitendes Material 26 über dem Isolator 24 umfasst. Der Kondensator kann Teil eines Metall- Isolator-Metall-Kondensators, eines Metall-Isolator-Halbleiter-Kondensators, eines Halbleiter-Isolator-Halbleiter-Kondensators oder eines Feldeffekttransistors sein.
Gemäß einem Aspekt der vorliegenden Erfindung bildet (unter Bezugnahme auf 5a) das erste leitende Material 10 die untere Elektrode des Kondensators. Das erste leitende Material 10 kann entweder ein Metall-, Silizium- oder ein Polysiliziummaterial sein. Der Isolator 24 ist auf dem ersten leitenden Material 10 abgeschieden. Der Isolator 24 ist ein einen hohen k-Wert aufweisendes dielektrisches Material wie etwa Al₂O₃. Das zweite leitende Material 26 ist auf dem Isolator 24 abgeschieden. Die Struktur wird durch herkömmliche Lithographieschritte strukturiert, um einen Bereich für das Ätzen zu öffnen.
Ein dreistufiger RIE-Prozess, der einen Durchbruch, eine Hauptätzung und eine zeitlich gesteuerte Überätzung umfasst, wird zum Ausbilden der strukturierten Kondensatorstruktur verwendet. Nach dem Durchbruchschritt zum Entfernen einer etwaigen Oxidschicht ätzt die Haupt-RIE-Ätzung das leitende Material 26 anisotrop, um einen Teil der oberen Elektrode zu bilden, wie in 5b gezeigt. Die RIE-Ätzchemie der Überätzung wird so modifiziert, dass sie ein inertes Gas wie etwa Helium enthält. Dies beschädigt die Isolatorschicht 24, wodurch ein beschädigtes Gebiet 99 entsteht. Diese Schicht wird während nachfolgender Schritte während beispielsweise einer Nassätzung abgeätzt.
Bei einer dritten Ausführungsform wird der Prozess wie oben beschrieben fortgeführt, wodurch eine in 5b gezeigte Struktur entsteht. Nunmehr unter Bezugnahme auf 7a wird die Überätzung modifiziert, um nur einen Teil des Dielektrikums 24 zu beschädigen. Dies kann beispielsweise dadurch erzielt werden, dass die Leistung, die Fließrate von Gasen oder die Zeit des Ätzprozesses geändert werden. Nachfolgende Ätzschritte beseitigen nur einen Teil des Dielektrikums 24, wodurch über der unteren Elektrode 10 eine Schicht zurückbleibt, wie in 7b gezeigt. Dies kann aus einer Reihe von Gründen nützlich sein. Beispielsweise kann eine dünne Schicht aus Dielektrikum das Schützen der Oberfläche der unteren Elektrode gegenüber Grabenbildung während nachfolgender Reinigungen und Ätzungen unterstützen.
Eine weitere alternative Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum selektiven Strukturieren eines Gatestapels für einen Feldeffekttransistor oder einen Metall-Isolator-Halbleiter-Kondensator, der ein leitendes Material 26 und einen Isolator (24 und 25) umfasst, wobei der Isolator eine erste Materialschicht 24 und eine zweite Materialschicht 25 enthält (8a). Die Ausführungsform dieser Erfindung ist in 8a–8d zusammen mit dem Flussdiagramm von 9 gezeigt. Nachdem das leitende Material 26 durch die RIE beseitigt ist (8b), wird die RIE mit vielleicht einer zweiten Ätzchemie fortgesetzt, um die zweite Isolatorschicht 25 zu beseitigen. Eine dritte Ätzchemie folgt zum Beschädigen des ersten Isolators 24. Eine nachfolgende Nassätzung beseitigt den beschädigten ersten Isolator 24 (in 8d gezeigt).

Claims

Verfahren zum Herstellen einer Halbleiterstruktur, wobei das Verfahren folgendes umfasst: Abscheiden eines Isolators (1024) über einem Halbleiterkörper (10); Abscheiden eines ersten leitenden Materials (1025) über dem Isolator (1024); Abscheiden eines Interpolydielektrikumsmaterials (1027) über dem ersten leitenden Material (1025); Abscheiden eines zweiten leitenden Materials (26) über dem Interpolydielektrikumsmaterial (1027); Verwenden eines Lithographieschritts zum Exponieren eines Abschnitts des zweiten leitenden Materials (26); Ätzen des exponierten Abschnitts des zweiten leitenden Materials (26), um einen Abschnitt (99) des Interpolydielektrikumsmaterials (1027) zu exponieren, wobei das Ätzen in einer reaktiven Ionenätzkammer unter Verwendung einer ersten Gaschemie durchgeführt wird, gekennzeichnet durch, physikalisches Beschädigen des exponierten Abschnitts (99) des Interpolydielektrikumsmaterials (1027), wobei die Beschädigung in der reaktiven Ionenätzkammer unter Verwendung einer zweiten Gaschemie durchgeführt wird und Ätzen des beschädigten Interpolydielektrikumsmaterials, um einen Abschnitt des ersten leitenden Materials (1025) zu exponieren.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Halbleiterkörper (10) ein Halbleitersubstrat umfasst.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das erste leitende Material (1025) Polysilizium umfasst.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das zweite leitende Material (26) Polysilizium umfasst.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Abscheiden des Interpolydielektrikumsmaterials (1027) das Abscheiden einer Oxidschicht gefolgt vom Abscheiden einer einen hohen k-Wert aufweisenden Materialschicht umfasst.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die einen hohen k-Wert aufweisende Materialschicht Al₂O₃ umfasst.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die erste Gaschemie HBr umfasst.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die zweite Gaschemie ein inertes Element umfasst.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die zweite Gaschemie Sauerstoff, Helium und HBr umfasst.
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Ätzen des beschädigten Interpolydielektrikumsmaterials unter Verwendung einer Nassätzung durchgeführt wird.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Nassätzung verdünntes HF umfasst.
Verfahren nach einem der Ansprüche 1 bis 11, weiterhin gekennzeichnet durch Ätzen des exponierten Abschnitts des ersten leitenden Materials (1025), um einen Abschnitt des Isolators (1024) zu exponieren, wobei das Ätzen in der reaktiven Ionenätzkammer unter Verwendung einer dritten Gaschemie durchgeführt wird; physikalisches Beschädigen des exponierten Abschnitts des Isolators (1024), wobei die Beschädigung in der reaktiven Ionenätzkammer unter Verwendung einer vierten Gaschemie durchgeführt wird und Ätzen des beschädigten Isolators, um einen Abschnitt des Halbleiterkörpers (10) zu exponieren.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die dritte Gaschemie HBr umfasst.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die vierte Gaschemie Sauerstoff, Helium und HBr umfasst.
Verfahren zum Herstellen einer Halbleiterstruktur, wobei das Verfahren folgendes umfasst: Abscheiden eines Isolators (24) über einem Halbleiterkörper (10); Abscheiden eines leitenden Materials (26) über dem Isolator (24); Verwenden eines Lithographieschritts zum Exponieren eines Abschnitts des leitenden Materials (26); Ätzen des exponierten Abschnitts des leitenden Materials, um einen Abschnitt (99) des Isolators (24) zu exponieren, wobei das Ätzen in einer reaktiven Ionenätzkammer unter Verwendung einer ersten Gaschemie durchgeführt wird, gekennzeichnet durch physikalisches Beschädigen des exponierten Abschnitts (99) des Isolators (24), wobei die Beschädigung in der reaktiven Ionenätzkammer unter Verwendung einer zweiten Gaschemie durchgeführt wird und Ätzen des beschädigten Isolators.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass das Ätzen des beschädigten Isolators einen Abschnitt des leitenden Materials (26) exponiert.
Verfahren nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass das leitende Material (26) Polysilizium umfasst.
Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass das Abscheiden des Isolators (24) das Abscheiden einer Oxidschicht gefolgt vom Abscheiden einer einen hohen k-Wert aufweisenden Materialschicht umfasst.
Verfahren nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass der Isolator mindestens ein Material umfasst ausgewählt aus der Gruppe bestehend aus Al₂O₃, HfO₂, HfSiO_x, HfAlO_x, HfAlSiO_x, Nitriden davon und Kombinationen davon.
Verfahren nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, dass die zweite Gaschemie Materialien umfasst ausgewählt aus der Gruppe bestehend aus Helium, Argon, Neon, Xenon und Kombinationen davon.
Verfahren zum Herstellen eines Halbleiterkörpers umfassend Speicherbereiche (1000, 2000) und Logikbereiche (3000), wobei die Speicherbereiche (1000, 2000) Floating-Gate-Transistoren und Auswahl-Gate-Transistoren umfassen, wobei die Logikbereiche (3000) Feldeffekttransistoren umfassen, wobei das Verfahren folgendes umfasst: Trennen des Halbleiterkörpers (10) in Speicher- und Logikbereiche, wobei die Speicherbereiche weiterhin Auswahl-Gate-(2000) und Floating-Gate-Bereiche (1000) umfassen; Abscheiden eines ersten Gate-Dielektrikums (1024) über den Speicherbereichen (1000, 2000); Abscheiden eines ersten leitenden Materials (1025) über dem ersten Gate-Dielektrikum (1024); Abscheiden eines Interpolydielektrikumsmaterials (1027) über dem ersten leitenden Material (1025); Abscheiden eines zweiten Gate-Dielektrikums (24) über den Logikbereichen (3000); Abscheiden eines zweiten leitenden Materials (26) über den Logik- und Speicherbereichen (1000, 2000, 3000); Verwenden eines Lithographieschritts zum Exponieren eines Abschnitts des zweiten leitenden Materials (26) über den Logik- und Speicherbereichen (1000, 2000, 3000); Ätzen des exponierten Abschnitts des zweiten leitenden Materials, um einen Abschnitt (99) des Interpolydielektrikumsmaterials (1027) auf den Speicherbereichen (1000, 2000) und das zweite Gate-Dielektrikum (24) auf den Logikbereichen (3000) zu exponieren, wobei das Ätzen in einer reaktiven Ionenätzkammer unter Verwendung einer ersten Gaschemie durchgeführt wird; physikalisches Beschädigen des exponierten Abschnitts (99) des Interpolydielektrikumsmaterials (1027), wobei die Beschä digung in der reaktiven Ionenätzkammer unter Verwendung einer zweiten Gaschemie durchgeführt wird; Ätzen des beschädigten Interpolydielektrikumsmaterials (1027), um einen Abschnitt des ersten leitenden Materials (1025) zu exponieren; Ätzen des zweiten Gate-Dielektrikums (24), um einen Abschnitt des Halbleiterkörpers (10) in den Logikbereichen (3000) zu exponieren; Ätzen des exponierten Abschnitts des ersten leitenden Materials (1025), um einen Abschnitt des ersten Gate-Dielektrikums (1024) zu exponieren, wobei das Ätzen in der reaktiven Ionenätzkammer unter Verwendung einer dritten Gaschemie durchgeführt wird; und Ätzen des ersten Gate-Dielektrikums (1024), um einen Abschnitt des Halbleiterkörpers (10) in den Speichergebieten (1000) zu exponieren.
Verfahren nach Anspruch 21, wobei das erste leitende Material (1025) Polysilizium umfasst.
Verfahren nach Anspruch 21 oder 22, wobei das zweite leitende Material (26) Polysilizium umfasst.
Verfahren nach einem der Ansprüche 21 bis 23, wobei das Abscheiden des Interpolydielektrikumsmaterials (1027) das Abscheiden einer Oxidschicht gefolgt vom Abscheiden einer einen hohen k-Wert aufweisenden Materialschicht umfasst.
Verfahren nach Anspruch 24, wobei die einen hohen k-Wert aufweisende Materialschicht Al₂O₃ umfasst.
Verfahren nach einem der Ansprüche 21 bis 25, wobei das erste Gate-Dielektrikum (1024) mindestens ein Material um fasst ausgewählt aus der Gruppe bestehend aus Al₂O₃, HfO₂, HfSiO_x, Nitriden davon und Kombinationen davon.
Verfahren nach einem der Ansprüche 21 bis 26, wobei das zweite Gate-Dielektrikum (24) mindestens ein Material umfasst ausgewählt aus der Gruppe bestehend aus Al₂O₃, HfO₂, HfSiO_x, HfAlO_x, HfAlSiO_x, Nitriden davon und Kombinationen davon.
Verfahren nach einem der Ansprüche 21 bis 27, wobei die zweite Gaschemie mindestens ein Material umfasst ausgewählt aus der Gruppe bestehend aus Helium, Argon, Neon, Xenon und Kombinationen davon.
Verfahren nach einem der Ansprüche 21 bis 28, wobei das Ätzen des ersten Gate-Dielektrikums (1024) weiterhin folgendes umfasst: physikalisches Beschädigen des exponierten Abschnitts des ersten Gate-Dielektrikums (1024), wobei die Beschädigung in der reaktiven Ionenätzkammer unter Verwendung einer vierten Gaschemie durchgeführt wird; und Ätzen des beschädigten ersten Gate-Dielektrikums (1024), um einen Abschnitt des Halbleiterkörpers (10) zu exponieren.
Verfahren nach Anspruch 29, wobei das Ätzen des zweiten Gate-Dielektrikums (24) weiterhin folgendes umfasst: physikalisches Beschädigen des exponierten Abschnitts des zweiten Gate-Dielektrikums (24), wobei die Beschädigung in der reaktiven Ionenätzkammer unter Verwendung einer fünften Gaschemie durchgeführt wird; und Ätzen des beschädigten zweiten Gate-Dielektrikums (24), um einen Abschnitt des Halbleiterkörpers (10) in den Logikbereichen (3000) zu exponieren.
Verfahren nach einem der Ansprüche 21 bis 30, wobei das Ätzen des zweiten Gate-Dielektrikums (24) weiterhin folgendes umfasst: physikalisches Beschädigen des exponierten Abschnitts des zweiten Gate-Dielektrikums (24), wobei die Beschädigung in der reaktiven Ionenätzkammer unter Verwendung einer vierten Gaschemie durchgeführt wird; und Ätzen des beschädigten zweiten Gate-Dielektrikums (24), um einen Abschnitt des Halbleiterkörpers (10) zu exponieren in den Logikbereichen (3000).