DE102008002651B4 - Nichtflüchtiges Halbleiterspeicherbauelement, integrierte Schaltung mit nichtflüchtigen Halbleiterspeicherbauelementen und Verfahren zur Herstellung eines Halbleiterwafers mit nichtflüchtigem Halbleiterspeicherbauelement - Google Patents

Nichtflüchtiges Halbleiterspeicherbauelement, integrierte Schaltung mit nichtflüchtigen Halbleiterspeicherbauelementen und Verfahren zur Herstellung eines Halbleiterwafers mit nichtflüchtigem Halbleiterspeicherbauelement Download PDF

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Abstract

Halbleiterspeicherbauelement, umfassend:
ein in einem Halbleiterkörper (10) angeordnetes aktives Gebiet (11);
ein Sourcegebiet (54), ein Kanalgebiet (18) und ein Draingebiet (56), die in dem aktiven Gebiet angeordnet sind, wobei das Sourcegebiet (54) durch das Kanalgebiet (18) von dem Draingebiet (56) beabstandet ist;
eine Floating-Gate-Elektrode (26), die über dem Kanalgebiet (18) liegt und davon durch eine Dielektrikumsschicht (24) getrennt ist; und
eine Metallschicht (ML1) in einer Metallisierungsebene, die über dem aktiven Gebiet liegt, wobei die Metallschicht (ML1) ein erstes Metallstrukturmerkmal (140), das die Floating-Gate-Elektrode (26) elektrisch kontaktiert, und ein zweites Metallstrukturmerkmal (139), das an einen Steuergateknoten gekoppelt ist, enthält,
wobei die Floating-Gate-Elektrode (26) und das erste Metallstrukturmerkmal (140) mindestens einen Abschnitt eines Floating-Gates bilden und das zweite Metallstrukturmerkmal (139) mindestens einen Abschnitt eines Steuergates einer nichtflüchtigen Speicherzelle bildet,
dadurch gekennzeichnet, dass
das zweite Metallstrukturmerkmal (139) das erste Metallstrukturmerkmal (140) in horizontaler Richtung vollständig umgibt,...

Description

  • Die Erfindung betrifft ein nichtflüchtiges Halbleiterspeicherbauelement, eine integrierte Schaltung mit nichtflüchtigen Halbleiterspeicherbauelementen und ein Verfahren zur Herstellung eines Halbleiterwafers mit nichtflüchtigem Halbleiterspeicherbauelement.
  • Halbleiterbauelemente werden in vielen elektronischen und anderen Anwendungen verwendet. Halbleiterbauelemente umfassen integrierte Schaltungen, die auf Halbleiterwafern ausgebildet werden, indem viele Arten von dünnen Filmen aus Material über den Halbleiterwafern abgeschieden und die dünnen Filme aus Material zum Ausbilden der integrierten Schaltungen strukturiert werden.
  • Eine Art von Halbleiterbauelement ist ein Speicherbauelement, bei dem Daten in der Regel als eine logische „1” oder „0” gespeichert werden. Speicherbauelemente können statisch oder dynamisch sein. Dynamische Speicherbauelemente müssen aufgefrischt werden, um sich an die Daten zu „erinnern”, wohingegen statische Speicherbauelemente nicht aufgefrischt werden müssen, um gespeicherte Daten beizubehalten.
  • Eine Art von statischem Speicherbauelement, in der Technik auch als ein nichtflüchtiges Speicherbauelement (NVM – Non-volatile Memory) bezeichnet, ist ein Floating-Gate-Speicherbauelement. Floating-Gate-Speicherbauelemente können entweder löschbare programmierbare Festwertspeicher (EPROM) oder elektrisch löschbare programmierbare Festwertspeicher (EEPROM) sein. Beide dieser Floating-Gate-Speicher basieren auf dem Einfangen von Ladung in dem Floating-Gate durch geeignetes Anlegen einer Vorspannung an die verschiedenen Anschlüsse des Bauelements. Die Ladung kann durch eine Reihe von Mechanismen eingefangen werden, Trägertunnelung und/oder -injektion umfassend. Die Ladung kann entweder elektrisch wie in EEPROM-Bauelementen oder durch eine externe Quelle wie etwa ein Ultraviolettlicht beseitigt werden. Die Anwesenheit dieser Ladung in dem Floating-Gate bestimmt den Zustand des Speichers als „1” oder „0”. Die Floating-Gate-Bauelemente sind üblicherweise in großen Arrays angeordnet, um ein Speicherbauelement wie etwa einen Flash-Speicher zu bilden. Auf der Basis des Layouts der Floating-Gate-Transistoren können Flash-Speicher eine NOR-, NAND- oder AND-Speicherzelle umfassen. Als Beispiel umfassen die meisten kommerziellen Speicherkarten wie etwa Speichersticks NAND-Flash-Zellen.
  • Floating-Gate-Bauelemente werden zunehmend in Kombination mit anderen CMOS-Bauelementen und -Komponenten verwendet. Ein typisches Floating-Gate-Bauelement umfasst einen durch einen Isolator getrennten doppelten Polystapel, wobei das untere Poly das Floating-Gate bildet und das obere Poly das Steuergate bildet. Solche unter Verwendung eines CMOS-Prozessflusses hergestellten Floating-Gate-Bauelemente erfordern zusätzliche Verarbeitung wie etwa zusätzliche Maskenebenen. Als Beispiel: Wenngleich der Prozess zum Ausbilden des Steuergatepoly und des Logic-Gate-Poly mit den CMOS-Bauelementen geteilt werden kann oder mit diesem gemeinsam sein kann, erfordert das Ausbilden des Floating-Gate-Poly zusätzliche Prozessschritte (beispielsweise Abscheiden, Strukturieren und Ätzen). Die Anzahl der Lithographie- oder Maskierungsschritte korreliert mit den Kosten eines Prozessflusses. Tatsächlich benötigen Flash-Speicherbauelemente in der Regel etwa 1,5- bis etwa 2,5-mal mehr Lithographieschritte als standardmäßige CMOS-Bauelemente. Ein derartiger Prozessfluss ist in einigen Fällen möglicherweise nicht kosteneffizient. Wenn beispielsweise nichtflüchtige Speicher nur einen kleinen Abschnitt des Waferbereichs umfassen, können die zusätzlichen Prozessschritte die Waferkosten erheblich erhöhen. In einigen Fällen beispielsweise ist es möglicherweise nicht kosteneffektiv, zusätzliche Prozessschritte hinzuzufügen, wenn der Anteil der Speicherbauelemente unter 10% der Gesamtzahl an Bauelementen liegt. Analog kann die Gesamtzahl an Speicherbauelementen in einem Speicherarray die Kosteneffektivität des Einführens zusätzlicher Prozessschritte diktieren. Wenn beispielsweise des Speicherarray unter 100 Bauelemente aufweist, ist es möglicherweise nicht effektiv, zusätzliche Prozessschritte hinzuzufügen.
  • Was in der Technik benötigt wird, sind somit kosteneffektive Wege zum Ausbilden CMOS-kompatibler Floating-Gate-Bauelemente, insbesondere wenn das Verhältnis Speicher zu Logikbauelement niedrig ist.
  • Aus der den Oberbegriff des Patentanspruch 1 bildenden Druckschrift US 6 805 529 B1 ist ein Speicherbauelement bekannt, bei dem Abschnitte eines Floating-Gates und eines Steuergates in einer Metallisierungsebene ausgebildet sind. Durch Ausbilden einer fingerähnlichen Struktur und versetztes Anordnen der Floating-Gate Abschnitte und Steuergate-Abschnitte in verschiedenen Metallisierungsebenen wird eine ausreichende kapazitive Kopplung erreicht. Weiterhin ist es aus dieser Druckschrift bekannt, zur kapazitiven Kopplung eine topfartige Kondensatorstruktur dünner leitender Schichten zu verwenden, die unterhalb der Metallisierungsebenen ausgebildet ist. Allerdings ist diese Anordnung aufgrund der photolithographischen Anforderungen fehleranfällig und schwer herzustellen.
  • Aus der nachveröffentlichten Druckschrift EP 1 895 594 A2 ist eine nicht-flüchtige Speicherzelle bekannt, bei der das Steuergate durch einen Metallkondensator an das Floating-Gate gekoppelt ist. Die Kondensatorstruktur ist als fingerähnliche Struktur in einer Metallisierungsebene ausgebildet.
  • Die Druckschrift US 6 528 842 B1 zeigt eine EEPROM Speicherzelle, bei der das Gate eines Einzeltransistor an einen MIM oder PIP Kondensator angeschlossen ist, so dass ein Floating-Gate ausgebildet wird. Die Kondensatorstruktur weist zueinander versetzte Finger auf, die in einer oder mehreren Metallisierungsebenen angeordnet sind.
  • Weiterhin ist aus der Druckschrift US 2002/0063337 A1 ein ferroelektrischer Speicher und ein entsprechendes Herstellungsverfahren bekannt.
  • Die Druckschrift US 6 864 526 B2 zeigt Via-Plugs verwendende Kondensatorstrukturen. Die Kondensatorstrukturen werden über Metallleitungen kontaktiert, die in verschiedenen Metallisierungsebenen oder in der gleichen Metallisierungsebene ausgebildet sein können.
  • Aus der Druckschrift US 2006/0134862 A1 ist weiterhin eine nichtflüchtige Speicherzellenanordnung bekannt mit einem MIM Kondensator, die in einem herkömmlichen CMOS Prozess ausgebildet wird.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein nichtflüchtiges Halbleiterspeicherbauelement mit verbesserter kapazitiver Kopplung, eine zugehörige integrierte Schaltung sowie ein Verfahren zum Ausbilden des nichtflüchtigen Halbleiterspeicherbauelements in einer integrierten Schaltung bereitzustellen.
  • Diese Aufgabe wird hinsichtlich der Vorrichtung durch die Merkmale des Patentanspruchs 1, hinsichtlich der integrierten Schaltung durch die Merkmale des Patentanspruchs 17 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 22 gelöst.
  • Bei einer Ausführungsform der vorliegenden Erfindung enthält ein Halbleiterbauelement ein in einem standardmäßigen CMOS-Fluss verarbeitetes einzelnes Poly-Floating-Gate-Speicherbauelement. Das Steuergate wird zusammen mit den Back-End-Zwischenverbindungen ausgebildet und verwendet die Zwischenverbindungskapazität zum Koppeln an die Poly-Floating-Gate-Elektrode.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis von Ausführungsformen der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:
  • 1a–1b eine Floating-Gate-Transistorbauelementstruktur, unter Verwendung von Konzepten einer Ausführungsform der vorliegenden Erfindung hergestellt;
  • 2a, 2d und 2e einen oberen Querschnitt auf der ersten Metallebene einer Floating-Gate-Transistorbauelementstruktur, unter Verwendung von alternativen Ausführungsformen der Erfindung hergestellt;
  • 2b und 2c einen oberen Querschnitt auf der ersten Metallebene einer nicht erfindungsgemäßen Floating-Gate-Transistorbauelementstruktur
  • 3a–3c Ausführungsformen der vorliegenden Erfindung zum Ausbilden einer Speicherschaltung;
  • 4a–4b Ausführungsformen der vorliegenden Erfindung zum Ausbilden einer Speicherschaltung;
  • 5a–5e Querschnittsansichten eines ersten Ausführungsformprozesses;
  • 6 ein Flussdiagramm einer Implementierung des ersten Ausführungsformprozesses;
  • 7 die endgültige Bauelementquerschnittsansicht eines unter Verwendung eines zweiten Ausführungsprozesses hergestellten Bauelements; und
  • 8 ein Flussdiagramm einer Implementierung des zweiten Ausführungsformprozesses.
  • Entsprechende Zahlen und Symbole in verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, sofern nichts anderes angemerkt ist. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsformen klar darzustellen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet. Zur deutlicheren Veranschaulichung bestimmter Ausführungsformen kann an eine Figurzahl ein Buchstabe angehängt sein, der Variationen der gleichen Struktur, des gleichen Materials oder des gleichen Prozessschritts anzeigt.
  • AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Das Herstellen und Verwenden von bevorzugten Ausführungsformen werden unten ausführlich erörtert.
  • Die Erfindung wird nun bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einer Struktur und einem Verfahren zum Ausbilden einer mit einem standardmäßigen CMOS-Fluss kompatiblen Floating-Gate-Struktur. Eine Ausführungsform der Erfindung vermeidet die Abscheidung und das Strukturieren eines separaten zweiten Poly zum Ausbilden eines Steuergates, wie dies üblicherweise bei einem Doppel-Poly-Prozess erfolgt. Stattdessen werden Metallisierungsebenen verwendet, um das Floating-Gate und das Steuergate des Floating-Gate-Bauelements zu koppeln. Wenngleich in einer bestimmten Ausführungsform erläutert, können, wie offensichtlich ist, Konzepte der Erfindung jedoch auf andere Verfahren, Bauelemente und Zellen angewendet werden. Beispielsweise lässt sich die vorliegende Erfindung unabhängig vom Schaltungs- oder Bauelementdesign auf jede Floating-Gate-Speicherzelle anwenden. Somit kann die Programmierungseinrichtung entweder in programmierbaren Festwertspeichern (EPROM), elektrisch löschbaren und programmierbaren Festwertspeichern (EEPROM) und/oder Flash-Speichern verwendet werden.
  • Bei bevorzugten Ausführungsformen stellt die vorliegende Erfindung ein Verfahren zum Herstellen eines Floating-Gate-Speicherhalbleiterbauelements in einem standardmäßigen CMOS-Prozessfluss bereit. Weiterhin stellt die Erfindung ein Verfahren zum Ausbilden dieser Bauelemente ohne Verwenden etwaiger zusätzlicher Maskenebenen relativ zu den Logikbauelementen bereit. Somit kann der beschriebene Fluss in jedem CMOS-Prozessfluss wie etwa einem Siliziumchipfertigungsanlagenprozess mit minimalen Änderungen implementiert werden. Folglich kann eine Ausführungsform der Erfindung in Speicherbauelementen implementiert werden, die andere Schaltungsanordnungen enthalten wie etwa Hochspannungsbauelemente, Logikbauelemente, Eingabe-/Ausgabebauelemente, Zeilen- und Spaltendecodierer, Erfassungsverstärker und andere Schaltungsanordnungen, als Beispiele.
  • Ein beispielhaftes Floating-Gate-Transistorbauelement ist in 1 gezeigt, und verschiedene Verfahren für die Ausbildung von Floating-Gate-Transistorbauelementen unter Verwendung dieser Konzepte werden dann bezüglich der Querschnittsansichten von 5a–5e und 7 und den Flussdiagrammen von 6 und 8 beschrieben.
  • 1a und 1b veranschaulichen eine Ausführungsform der vorliegenden Erfindung, wobei ein Floating-Gate-Transistorbauelement 14 in dem Halbleiterkörper 10 ausgebildet ist. Insbesondere bildet die in einem standardmäßigen CMOS-Prozessfluss verwendete Zwischenverbindungsmetallisierung die Floating-Gate-Elektrode und die Steuergateelektrode. Das Intrametall- und Intermetalldielektrikumsgebiet bildet die Floating-Gate-Elektrode zu dem Steuergateelektrodenkondensator und vergleichbar zu dem Interpolydielektrikum in einem konventionellen Floating-Gate-Bauelement.
  • Unter Bezugnahme auf 1a wird der Floating-Gate-Transistor zusammen mit den Metallisierungsebenen gezeigt. Weiterhin enthält der Floating-Gate-Transistor 14 ein in dem Halbleiterkörper 10 angeordnetes Kanalgebiet 18. Ein Tunneldielektrikum 24 liegt über dem Kanalgebiet 18 und eine Floating-Gate-Elektrode 26 liegt über dem Tunneldielektrikum 24. Ein Sourcegebiet 54 und ein Draingebiet 56 sind in dem Halbleiterkörper angeordnet und durch das Kanalgebiet 18 voneinander beabstandet. Die Silizidgebiete sind in den Source-, Drain- und Floating-Gate-Elektrodengebieten (54, 56 und 26) ausgebildet, wodurch Sourcekontakte 55, Drainkontakte 57 und Gatekontakte 58 entstehen. Eine mit einem Ätzstoppliner 12 ausgekleidete Isolierschicht 114 befindet sich über den Silizidgebieten. Leitende Kontaktplugs 117 sind zu der Floating-Gate-Elektrode in der Isolierschicht 114 hergestellt.
  • Die Floating-Gate-Kontaktplugs 117 sind an die erste Ebene einer Metallleitung (ML1) 140, in eine zweite Isolierschicht 118 eingebettet, angeschlossen. Analog ist eine andere Metallleitung 139, die kapazitiv an das Floating-Gate gekoppelt ist, in der zweiten Isolierschicht 118 angeordnet. Durchkontakte 149 und 150 sind an die Metallleitungen 139 und 140 gekoppelt und in ein isolierendes Dielektrikum 214 eingebettet. Analog umfasst die zweite Ebene von Metallleitungen ML2 Metallleitungen 159 und 160 in einem isolierenden Dielektrikum 218. Aufeinanderfolgende Metallleitungen und Durchkontakte sind analog in Isolierschichten gestapelt. Beispielsweise sind die dritte und vierte Ebene in die Dielektrikumsschichten 314, 318, 414 und 418 eingebettet. Somit enthält der Floating-Gate-Stapel aus Metallleitung und Durchkontakt den Plug 117, die Metallleitung 140, den Durchkontakt 150, die Metallleitung 160, den Durchkontakt 170, die Metallleitung 180, den Durchkontakt 190 und die Metallleitung 200. Analog enthält der Steuergatestapel die Metallleitung 139, den Durchkontakt 149, die Metallleitung 159, den Durchkontakt 169, die Metallleitung 179, den Durchkontakt 189 und die Metallleitung 199. Die vorliegende Ausführungsform zeigt eine gewisse umgekehrte Skalierung, wodurch einige der höheren Ebenen (z. B. Durchkontakte) größer gezeigt sind als die unteren Ebenen, um den Widerstand zu reduzieren. Dies ist jedoch möglicherweise nicht immer der Fall. Die Metallleitung entlang einem oberen Querschnitt, entlang der Linie 1B von 1a geschnitten, ist in 1b gezeigt.
  • Somit umgibt in 1b (oberer Querschnitt des Layouts bei der ersten Metallebene) die Steuergateelektrode 139 die Floating-Gate-Elektrode 140. Beide Elektroden sind in die Isolierschicht 118 eingebettet und bilden einen MIM-Kondensator. Die Kapazität des MIM-Kondensators enthält somit neben der im Querschnitt in 1a gezeigten Parallelplattenkapazität zusätzliche Randkapazität. Die durch das Symbol „c” in der Figur dargestellten Kontakte befinden sich nicht in der Ebene der Schnittlinie.
  • Das Steuergate, als Beispiel, in 1a ist an den Steuergateknoten gekoppelt. Beispielsweise kann es an das nächste Bauelement oder an eine externe Spannungsquelle angeschlossen sein. Wenngleich die vorliegende Ausführungsform nur vier Metallebenen zeigt, kann jede Anzahl geeigneter Metallebenen verwendet werden.
  • 2a zeigt eine alternative Ausführungsform der vorliegenden Erfindung. Bei einer Ausführungsform wurden aufeinanderfolgende Metallebenen identisch auf allen Metallebenen ausgelegt, wie in 1b gezeigt. Mit anderen Worten ist ein auf der zweiten Metallebene genommener ähnlicher Querschnitt identisch mit dem in 1b gezeigten Querschnitt. Bei einer bevorzugten Ausführungsform jedoch können aufeinanderfolgende Metallebenen modifiziert werden, um die kapazitive Kopplung zwischen den Metallebenen zu erhöhen. Beispielsweise stellt 2a den oberen Querschnitt des Layouts von Metallebene Zwei dar. Hier umgibt die Floating-Gate-Elektrode 160 die Steuergateelektrode 159. Ein isolierendes Dielektrikum 218 bildet zusammen mit den Elektroden 159 und 160 den MIM-Kondensator (Metal Insulator Metal – Metall-Isolator-Metall). Im Gegensatz zu dem vorausgegangenen Fall koppeln die Gebiete 201 und 202 der Floating-Gate-Elektrode 160 kapazitiv durch den Isolator 218 an die untere Ebene des Steuergates 139. Bei dieser Ausführungsform könnten alle ungeraden Metallebenen wie in 1b gezeigt ausgelegt sein, während gerade Metalllinien wie in 2a ausgelegt sind oder umgekehrt.
  • Bei nicht erfindungsgemäßen Ausführungsformen können die Metallschichten, die das Steuergate und das Floating-Gate bilden, ineinander greifen, um das Kopplungsverhältnis der Gates zu erhöhen. 2b (obere Querschnitte des Layouts auf der ersten Metallebene) veranschaulicht eine derartige ineinander greifende Struktur. Hier sind beiden Elektroden (Floating-Gate und Steuergate) in einer ineinander greifenden Fingerstruktur angeordnet. Die Finger können weiter zwischen den Metallebenen versetzt sein (beispielsweise zwischen Metallebene Eins zu Metallebene Zwei), um das Kopplungsverhältnis der beiden Gates zu erhöhen. 2c zeigt eine weitere Ausführungsform der vorliegenden Erfindung unter Verwendung einer nicht erfindungsgemäßen Fingerstruktur, wobei zwei Metallisierungsebenen vertikal integriert sind. Folglich ist das Steuergate 139 in die Floating-Gate-Elektrode 140 eingebettet, wodurch die Gatekopplung erhöht wird. Einige der Kontakte für das Steuergate liegen außerhalb der Ebene und sind deshalb nicht gezeigt.
  • 2d und 2e zeigen weitere Ausführungsformen (obere Querschnitte des Layouts bei der ersten Metallebene), wobei die beiden Metallleitungen 139 und 140 kreisförmig sind und eine zylindrische Kondensatorplatte bilden.
  • Bei anderen Ausführungsformen können die Floating-Gate-Elektrode und Steuergateelektroden in verschiedenen anderen Gestalten und Kombinationen ausgelegt werden, um die kapazitive Kopplung zu maximieren und somit die Programm- und Löschzeiten des Transistors zu minimieren. Die Metalllayouts können auch modifiziert werden, um andere Merkmale wie etwa Zwischenverbindungen zu berücksichtigen, die möglicherweise in der Nähe der Gates verlegt werden müssen.
  • Wenngleich nicht dargestellt, können verschiedene Layouts des gleichen Gates mit zusätzlichen Kontakten zusammengeschaltet werden, um den Intragatewiderstand zu reduzieren. Diese Kontakte sind bevorzugt nahe einer gegenüberliegenden Gateschicht ausgebildet, um die kapazitive Kopplung zwischen den Steuer- und Floating-Gates weiter zu erhöhen. Die vorliegende Erfindung wird nun in verschiedenen Ausführungsformen des Speicherzellendesigns erörtert. Die in 1a gezeigte vorliegende Ausführungsform ist äquivalent zu einer Doppel-Poly-Flash-Speicherzelle. Bei verschiedenen anderen Ausführungsformen jedoch kann die vorliegende Erfindung Teil einer anderen Art von nichtflüchtiger Speicherzelle sein. Zu solchen Beispielen zählen EPROM-, EEPROM-Zellen wie etwa FLOTOXTM-EEPROM, Flash-EEPROM und andere Zellen wie etwa ETOXTM, Split-Gate-Flash Stacked-Gate-Flash, quellengekoppelter Split-Gate-Flash und sourceseitige Injektions- und DINOR-Zellen. Beispiele für solche Ausführungsformen sind in 3a–3c gezeigt. Alle Gebietszahlen entsprechen früheren Beschreibungen von 1a. 3a zeigt eine FLOTOXTM-Speicherzelle unter Verwendung der vorliegenden Ausführungsform, wobei das Tunnelungsgatedielektrikum 24 und somit das Fenster über dem Draingebiet 56 des Speicherbauelements ausgebildet ist. Die in den 3a–3c gezeigten Pfeile stellen den möglichen Ladungsfluss während Programm- und Löschoperationen dar. 3b zeigt eine weitere Ausführungsform der vorliegenden Erfindung, die eine Split-Gate-Speicherzelle produziert. Das niedrigere Steuergategebiet 3139 kann in dieser Ausführungsform entweder eine Polyleitung oder eine Metallleitung sein. 3c schließlich zeigt die Speicherzelle mit der sourceseitigen Injektion. Der Löschmodus einer derartigen Zelle kann durch Trägertunnelung von dem Floating-Gate-Stapel in den Steuergatestapel auftreten. Bei einigen Ausführungsformen kann die Löschung auch durch Trägertunnelung von dem Floating-Gate-Stapel 26 zum Sourcegebiet 54 durchgeführt werden. Wie in 3b kann das untere Steuergategebiet 3139, falls es vorliegt, entweder eine Polyleitung oder eine Metallleitung sein.
  • Bei verschiedenen Ausführungsformen können die Programm- und Löschoperationen des Floating-Gate-Speicherbauelements als die Ladungsträger entweder Elektronen oder Löcher beinhalten. Bei der vorliegenden Ausführungsform ist der Floating-Gate-Transistor ein n-Kanal-Transistor, so dass das Source- und Draingebiet vom n-Typ sind. Die Programm- und Löschoperation erfolgen beispielsweise durch Elektronentunnelung als eine Fowler-Nordheim-Tunnelung oder durch Elektroneninjektion über eine Tunneldielektrikumsbarriere wie mit Kanalheißelektroneninjektion. Bei einigen Ausführungsformen jedoch kann das Bauelement ein p-Kanal-Transistor sein. Sogar in solchen Fällen können die Programmoperationen durch Elektronen wie in einer durch Band-zu-Band-Tunnelung injizierten Heißelektroneninjektion durchgeführt werden. Die Löschung solcher Bauelemente kann durch Injektion heißer Löcher erfolgen.
  • 4a zeigt ein Speicherschaltungslayout, das unter Verwendung einer Ausführungsform ausgebildet ist, die Transistoren 101 und 111 und Floating-Gate-Transistoren 102 und 103 umfasst. Das Layout umfasst aktive Siliziumgebiete 11, Isolationsgebiete 36 und Transistoren 101 und 111 bildende Polyleitung 26 und Floating-Gate-Transistoren 102 und 103. Das Gate 101b des Feldeffekttransistors 101 ist an eine Spannungsquelle angeschlossen und bildet die Auswahlleitung. Die Sourceelektroden der Floating-Gate-Bauelemente 102a und 103a der Floating-Gate-Transistoren sind an ein Sourcepotential angeschlossen. Die Drainelektroden der Transistoren bilden die Bitleitungen 101c und 111c der Speicherzelle. Die Floating-Gate-Transistoren 102 und 103 umfassen weiterhin Tunnelungsfenster 102t und 103t, wobei die Gateoxide der Floating-Gate-Transistoren relativ zu dem Rest des Oxids unter den Polyleitungen 26 in den Floating-Gate-Transistoren 102 und 103 dünner sind. Somit bilden die Gebiete 102t und 103t Tunnelungsfenster für die Floating-Gate-Bauelemente 102 und 103.
  • Die Speicherzelle kann durch eine geeignete Kombination von Spannungen programmiert werden. Als ein Beispiel können Floating-Gate-Transistoren programmiert werden, indem etwa 12 Volt (V) an das Steuergate 102b und etwa 5 V an die Drainelektrode angelegt werden, zum Beispiel unter Verwendung eines Potentials auf der Bitleitung 101c, während der Sourcekontakt 102a geerdet ist. Das Floating-Gate kann analog gelöscht werden durch Anlegen eines negativen Potentials (beispielsweise etwa –12 V) an das Steuergate 102b und Anlegen einer positiven Spannung (beispielsweise etwa 5 V) an die Bitleitung 101c, während der Transistor 101 durch eine geeignete positive Spannung am Gate 101b eingeschaltet wird. Obwohl die erörterten Ausführungsformen eine Kombination aus positiven und negativen Spannungen verwenden, um die Floating-Gate-Bauelemente zu programmieren und zu löschen, wird bei einigen Ausführungsformen möglicherweise nur eine positive Spannung verwendet. Beispielsweise kann bei einer spezifischen Ausführungsform die Programmoperation durchgeführt werden durch Verwenden einer positiven Spannung an dem Steuergate 102b bei gleichzeitigem Erden der Drainelektrode des Floating-Gate-Transistors 102. Analog kann bei dieser Ausführungsform das Löschen durchgeführt werden durch Anlegen einer positiven Spannung an die Drainelektrode des Floating-Gate-Transistors 102 bei gleichzeitigem Erden des Steuergate 102b. Analog können bei anderen Ausführungsformen die Programm- und Löschoperationen durchgeführt werden unter Verwendung anderer geeigneter Kombinationen von Spannungen. Der gegenwärtige Zustand der Zelle wird beispielsweise durch Anlegen einer Arbeitsnennspannung an das Steuergate 102b (beispielsweise etwa 5 V) und den Drainkontakt (beispielsweise etwa 2 V an 101c) bei gleichzeitigem Erden des Sourceknotens 102a identifiziert.
  • Bei anderen Ausführungsformen können die Floating-Gate-Zellen und die Feldeffektauswahlgatetransistoren in Reihen und Spalten in einer integrierten Schaltung gestapelt werden und Teil eines NAND-, NOR-, AND- und eines beliebigen anderen geeigneten Speicherarrays bilden. Ein Beispiel für ein derartiges Speicherarray ist in 4b gezeigt. Das Array umfasst eine 2T-EEPROM-Zelle mit beispielsweise Auswahlgatetransistoren 101 und Floating-Gate-Transistoren 102. Die Auswahlgates des Speicherarrays werden durch Auswahlleitungen 148, 151, 152, 153 usw. gesteuert. Die Sourceelektroden der Auswahlgatetransistoren 101 sind an die Bitleitungen 158, 161, 162, 163 usw. angeschlossen. Die Drainelektroden der Auswahlgates sind weiterhin an die Drainelektroden der Floating-Gate-Transistoren 102 angeschlossen. Die Gateelektroden der Steuergatetransistoren sind geschaltet, um Wortleitungen 198, 201, 202, 203 usw. des Speicherarrays zu bilden.
  • Bei verschiedenen Ausführungsformen kann das Floating-Gate-Speicherbauelement auch Teil eines Flash-Speicherzellenarrays sein. Verschiedene Konfigurationen von solchen Speicherzellenarrays sind möglich, wie etwa NOR, NAND, DiNOR und AND. Wenn beispielsweise die in 1a gezeigte Floating-Gate-Speicherzelle Teil einer NOR-Flash-Zelle ist, kann sie beispielsweise durch Anlegen einer Spannung von etwa 5 V an den Drainkontakt 57 und einer Spannung von etwa 12 V an den Steuergateelektrodenstapel bei gleichzeitigem Erden der Sourcekontakte 55 programmiert werden. Die Zelle kann gelöscht werden durch Anlegen einer Spannung von etwa 12 V an den Sourcekontakt 55. Der Zustand der Zelle kann beispielsweise durch Anlegen einer Drainspannung von etwa 1 V zusammen mit einer Gatespannung von etwa 5 V erfasst oder gelesen werden. Der Zustand des Floating-Gate-Transistors wird durch die Schwellenwertspannung oder den Drainstrom identifiziert, die oder der durch die gefangene Ladung in dem Floating-Gate beeinflusst wird.
  • Wenn analog die in 1a gezeigte Floating-Gate-Speicherzelle Teil einer NAND-Flash-Speicherzelle ist, kann sie durch Anlegen einer Steuergatespannung von etwa 17 V bei gleichzeitigem Erden der Kontakte der Sourceelektrode 55 und der Drainelektrode 57 programmiert werden. Analog kann die Zelle durch Anlegen eines Potentials von etwa 17 V an den Mulden- oder Substratkontakt bei gleichzeitigem Erden des Steuergates gelöscht werden. Bei anderen Ausführungsformen kann die Zelle durch Anlegen eines Potentials von etwa –17 V an die Steuergateelektrode bei gleichzeitigem Erden des Substrat- oder Muldenkontakts in allen den drei Phasen gelöscht werden.
  • Nun wird ein bevorzugter Ausführungsformprozessfluss zum Herstellen der Floating-Gate-Bauelemente erörtert. Als ein vorteilhaftes Merkmal kann dieser Prozessfluss zum simultanen Ausbilden sowohl von Logik- als auch Speicherbauelementen verwendet werden. Alle Teile des offenbarten Bauelements werden mit Logikbauelementen gemeinsamen Prozessen ausgebildet. Logikbauelemente können entweder Hochspannungs-(HV)- oder Niederspannungs-(LV)-Bauelemente sein. Hochspannungsbauelemente arbeiten in der Regel bei Spannungen über einem bestimmten Pegel (z. B. 3 V), wohingegen Niederspannungsbauelemente bei Spannungen unter diesem Pegel arbeiten. Beispielsweise arbeiten Eingangs-/Ausgangstransistoren, die zu peripheren oder äußeren Schaltungen sprechen, in der Regel bei höheren Arbeitsspannungen. Analog sind die Kernlogiktransistoren, die in der Regel den größten Teil der Bauelemente für eine gegebene Technologie darstellen, Niederspannungsbauelemente.
  • Bei einer Ausführungsform wird das Speicherbauelement unter Verwendung des Hochspannungslogikbauelementflusses ausgebildet. Zum Ausbilden des Floating-Gate-Bauelements kann jedoch auch mit minimalen Änderungen ein anderer Logikbauelementfluss verwendet werden, beispielsweise LV-Kern-VT-Bauelementfluss. Analog können auch andere geeignete Bauelementflüsse wie etwa jene zum Herstellen von LV-Hoch-VT- oder LV-Niedrig-VT-Bauelementen verwendet werden. In einigen Fällen können einige Schritte des Logikbauelementflusses entfallen oder maskiert werden, um einen neuen Floating-Gate-Bauelementfluss herzustellen.
  • Die 5a–5e liefern Querschnittsdiagramme, die ein erstes Ausführungsformverfahren zum Ausbilden eines Transistors der vorliegenden Erfindung darstellen, und 6 zeigt ein assoziiertes Flussdiagramm einer Implementierung des Prozesses. Bei dem in 6 beschriebenen Flussdiagramm sind die exponierten oder offenen Bereiche für einen gegebenen Prozess in Klammern entweder als Hochspannungslogik-(HVL), Niederspannungslogik-(LVL) oder Floating-Gate-Speicherbauelemente (FGM) dargestellt. Wenngleich bestimmte Details möglicherweise nur bezüglich einer der Ausführungsformen erläutert sind, versteht sich, dass Details auch für andere der Ausführungsformen gelten können.
  • Zuerst unter Bezugnahme auf 5a wird ein Halbleiterkörper 10 bereitgestellt. Bei der bevorzugten Ausführungsform ist der Halbleiterkörper 10 ein Siliziumwafer. Einige Beispiele des Körpers 10 sind ein monokristallines Volumensiliziumsubstrat (oder eine darauf aufgewachsene oder anderweitig darin ausgebildete Schicht), eine Schicht aus (110)-Silizium auf einem (100)-Siliziumwafer, eine Schicht eines SOI-Wafers (Silicon-on-Insulator – Silizium auf Isolator) oder eine Schicht eines GeOI-Wafers (Germanium-on-Insulator – Germanium auf Isolator). Bei anderen Ausführungsformen können andere Halbleiter wie etwa Silizium-Germanium, Germanium, Galliumarsenid, Indiumarsenid, Indium-Galliumarsenid, Indiumantimonid oder andere mit dem Wafer verwendet werden.
  • Bei der ersten Ausführungsform sind Isolationsgräben 28 in dem Halbleiterkörper 10 ausgebildet. Die Isolationsgräben 28 können unter Verwendung herkömmlicher Techniken ausgebildet werden. Beispielsweise kann eine (hier nicht gezeigte) Hartmaskenschicht wie etwa Siliziumnitrid über dem Halbleiterkörper 10 ausgebildet und strukturiert werden, um die Isolationsbereiche zu exponieren. Die exponierten Abschnitte des Halbleiterkörpers 10 können dann zu der entsprechenden Tiefe geätzt werden, die in der Regel zwischen etwa 200 nm und etwa 500 nm beträgt. Die Gräben 28 definieren einen aktiven Bereich 11, in dem integrierte Schaltungskomponenten ausgebildet werden können. Die Tiefe des Grabengebiets kann für die Hochspannungsbauelemente und die Niederspannungsbauelemente verschieden sein. Beispielsweise können die Speicher- und Hochspannungsbauelemente auf einer Tiefgrabenisolation aufgebaut sein, wohingegen die Niederspannungsbauelemente auf einer flachen Grabenisolation aufgebaut sein können.
  • Die Gräben 28 sind mit einem Isoliermaterial 36 gefüllt. Beispielsweise können exponierte Siliziumoberflächen zum Ausbilden einer dünnen Oxidschicht thermisch oxidiert werden. Die Gräben 28 können dann mit einem ersten Material wie etwa einer Nitridschicht (z. B. Si3N4) ausgekleidet werden. Die Gräben können dann mit einem zweiten Material wie etwa einem Oxid gefüllt werden. Beispielsweise kann ein hochdichtes Plasma (HDP) erfolgen, wobei das resultierende Füllmaterial als HDP-Oxid bezeichnet wird. Bei anderen Ausführungsformen können andere Grabenfüllprozesse verwendet werden. Während der Graben in der Regel ausgekleidet wird, kann beispielsweise dieser Schritt mit anderen Füllmaterialien vermieden werden (z. B. HARPTM).
  • Wie ebenfalls in 5a gezeigt, wird der Gatestapel für das Floating-Gate-Bauelement ausgebildet.
  • Verschiedene Gatedielektrika können auf dem standardmäßigen CMOS-Teil des Halbleiterkörpers durch wohlbekannte Maskierungsschritte aufgewachsen werden. Bei dem bevorzugten Prozess teilt sich der Gatedielektrikumsausbildungsprozess des Hochspannungstransistors mit dem Floating-Gate-Speicherbauelement. Das Gatedielektrikum oder das Tunnelgatedielektrikum 24 wird über exponierten Abschnitten des Halbleiterkörpers 10 abgeschieden. Bei der vorliegenden Ausführungsform ist dieses Tunnelgatedielektrikum 24 eine etwa 10 nm dicke Oxidschicht. Bei einer anderen Ausführungsform umfasst das Tunnelgatedielektrikum 24 ein Oxid (z. B. SiO2), ein Nitrid (z. B. Si3N4) oder eine Kombination aus Oxid und Nitrid (z. B., SiON oder eine Oxid-Nitrid-Oxid-Sequenz). Bei anderen Ausführungsformen wird ein einen hohen k-Wert aufweisendes dielektrisches Material mit einer Dielektrizitätskonstanten von etwa 5,0 oder größer als das Tunnelgatedielektrikum 24 verwendet. Zu geeigneten Materialien mit hohem k-Wert zählen HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, Kombinationen davon oder Kombinationen davon mit SiO2, als Beispiele. Alternativ kann das Tunnelgatedielektrikum 24 andere Isoliermaterialien oder andere dielektrische Materialien mit einem hohen k-Wert umfassen. Wie oben impliziert kann das Tunnelgatedielektrikum 24 eine einzelne Schicht aus Material umfassen, oder alternativ kann das Tunnelgatedielektrikum 24 zwei oder mehr Schichten umfassen.
  • Das Tunnelgatedielektrikum 24 kann durch thermische Oxidation aufgewachsen oder durch chemische Abscheidung aus der Dampfphase (CVD), Atomlagenabscheidung (ALD), metallorganische chemische Abscheidung aus der Dampfphase (MOCVD), physikalische Abscheidung aus der Dampfphase (PVD) oder Strahldampfabscheidung (JVD) abgeschieden werden, als Beispiele. Bei anderen Ausführungsformen kann das Tunnelgatedielektrikum 24 unter Verwendung anderer geeigneter Abscheidungstechniken abgeschieden werden. Das Tunnelgatedielektrikum 24 umfasst bevorzugt eine EOT-Dicke (Equivalent Oxide Thickness – äquivalente Oxiddicke) von etwa 5 nm bis etwa 20 nm. Bei einer Ausführungsform kann das Tunnelgatedielektrikum 24 alternativ andere Abmessungen umfassen. In einigen Fällen wird nur ein kleiner Abschnitt des Gatedielektrikums verdünnt, um eine Tunnelung von Trägern wie etwa Elektronen zu gestatten.
  • Bei der dargestellten Ausführungsform würde die gleiche Dielektrikumsschicht zum Ausbilden des Gatedielektrikums sowohl für die p-Kanal-/n-Kanal-Transistoren des Hochspannungsbauelements und des Tunnelgatedielektrikums 24 des Speicherbauelements verwendet werden. Dieses Merkmal ist jedoch nicht erforderlich. Bei alternativen Ausführungsformen könnte das Tunneldielektrikum selektiv in den Speicherbereichen aufgewachsen werden. Analog könnte das Tunneldielektrikum bei alternativen Ausführungsformen zusammen entweder mit den p-Kanal-Transistoren oder den n-Kanal-Transistoren aufgewachsen werden.
  • Nach der Ausbildung aller benötigten Gateoxide für andere Bauelemente (beispielsweise Niederspannungslogikbauelemente wie etwa Kern-VT-, Nieder-VT- und Hoch-VT-Bauelemente usw.) werden alle Gebiete des Halbleiterkörpers geöffnet. Die Gateelektrode wird dann über den ganzen Halbleiterwafer hinweg abgeschieden. Dies bildet die Floating-Gate-Elektrode 26 über dem Tunnelgatedielektrikum 24. Die Floating-Gate-Elektrode 26 umfasst bevorzugt ein Halbleitermaterial wie etwa Polysilizium oder amorphes Silizium, wenngleich alternativ andere Halbleitermaterialien für die Floating-Gate-Elektrode 26 verwendet werden können. Bei anderen Ausführungsformen kann die Floating-Gate-Elektrode 26 TiN, TiC, HfN, TaN, TaC, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride, Phosphide oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein teilweise siliziertes Gatematerial, ein vollständig siliziertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon umfassen, als Beispiele. Bei einer Ausführungsform umfasst die Floating-Gate-Elektrode 26 eine dotierte Polysiliziumschicht, die unter einer Silizidschicht liegt (z. B. Titansilizid, Nickelsilizid, Tantalsilizid, Kobaltsilizid oder Platinsilizid).
  • Die Floating-Gate-Elektrode 26 kann mehrere gestapelte Gatematerialien umfassen, wie etwa eine Metallunterlage mit einer über der Metallunterlage angeordneten Polysiliziumkappenschicht. Eine Floating-Gate-Elektrode 26 mit einer Dicke von zwischen etwa 40 nm und 200 nm kann unter Verwendung von CVD, PVD, ALD oder andere Abscheidungstechniken abgeschieden werden. Bei anderen Ausführungsformen können verschiedene Arten von Transistoren Gates aus verschiedenen Materialien und/oder mit verschiedenen Dicken enthalten.
  • Die Gateschicht (und optional die Tunnelgatedielektrikumsschicht) werden unter Verwendung bekannter Photolithographietechniken strukturiert und geätzt, um die Floating-Gate-Elektrode 26 der entsprechenden Struktur herzustellen. Dies bildet auch die Gateelektrode auf den Niederspannungslogik- und Hochspannungslogikbereichen.
  • Nunmehr unter Bezugnahme auf 5b wird nach dem Ausbilden der Floating-Gate-Elektroden eine dünne Schicht aus Abstandshaltern 37 ausgebildet. Die Abstandshalter 37 werden aus einem Isoliermaterial wie etwa einem Oxid und/oder einem Nitrid ausgebildet, können auf den Seitenwänden der Gateelektrode 26 ausgebildet sein. Die Abstandshalter werden in der Regel durch die Abscheidung einer konformen Schicht gefolgt von einem anisotropen Ätzen ausgebildet. Der Prozess kann gegebenenfalls für mehrere Schichten wiederholt werden. Wenn in einigen Fällen die Gateelektrode 26 Polysilizium ist, können die dünnen Abstandshalter 37 durch Polyoxidation ausgebildet werden. Dieses Bauelement ist in diesem Zustand in 4a gezeigt.
  • Wie in 5b gezeigt, können die Source-/Drainerweiterungsgebiete (34 und 35) unter Verwendung dieser Struktur (der Gateelektrode 26 und des dünnen Abstandshalters 37) als eine Maske implantiert werden. Andere Implantierungen (z. B. Pocket-Implantierungen, Halo-Implantierungen oder doppelt-diffundierte Gebiete) können gegebenenfalls ebenfalls ausgeführt werden. Wenn ein Transistor vom p-Typ ausgebildet werden soll, wird eine Ionenimplantierung von p-Typ zusammen mit einer Halo-Implantierung vom n-Typ verwendet, um die Source-34- und Drain-35-Erweiterungsgebiete zu bilden. Beispielsweise können Borionen mit einer Dosis von etwa 1 × 1014 cm–2 bis etwa 3 × 1015 cm–2 bei einer Implantierungsenergie zwischen etwa 0,5 keV bis etwa 10 keV implantiert werden. Bei anderen Ausführungsformen können andere Materialien wie etwa BF2 oder Cluster-Bor implantiert werden. Bei einigen Ausführungsformen ist die Halo-Implantierung vom n-Typ Arsen mit einer Dosis von etwa 1 × 1013 cm–2 bis etwa 2 × 1014 cm–2 bei einer Implantierungsenergie zwischen etwa 10 keV und etwa 100 keV. Wenn ein Transistor vom n-Typ ausgebildet werden soll, wird eine Ionenimplantierung vom n-Typ zusammen mit einer Halo-Implantierung vom p-Typ verwendet, um die Source-34- und Drain-35-Erweiterungsgebiete zu bilden.
  • Bei der bevorzugten Ausführungsform werden Arsenionen in die Source-/Drain-Erweiterungsgebiete 34/35 implantiert. Als Beispiel können As-Ionen mit einer Dosis von etwa 1 × 1014 cm–2 bis etwa 3 × 1015 cm–2 und einer Implantierungsenergie zwischen etwa 0,5 keV und etwa 15 keV implantiert werden. Bei anderen Ausführungsformen können andere Materialien wie etwa P und Sb implantiert werden. In einigen Fällen ist die Halo-Implantierung vom p-Typ Bor mit einer Dosis von etwa 1 × 1013 cm–2 bis etwa 2 × 1014 cm–2 bei Implantierungsenergien zwischen etwa 1 keV und etwa 10 keV. Bei einigen Ausführungsformen können die Erweiterungsimplantierungen auch zusätzliche Implantierungen wie etwa für Amorphisierung oder reduzierende Diffusion enthalten. Zu einigen Beispielen solcher Implantierungen zählen Silizium, Germanium, Fluor, Kohlenstoff, Stickstoff und/oder Kombinationen davon. Source- und Drainabstandshalter 38 können an den Seitenwänden des existierenden dünnen Abstandshalters 37 ausgebildet werden.
  • 5b zeigt das Bauelement, nachdem es einem Ionenimplantierungsschritt ausgesetzt worden ist, der die Source-/Draingebiete 54/56 des Transistors bildet. Ähnlich zu der Ausbildung der Erweiterungsgebiete 34 und 35 wird, wenn ein Transistor vom p-Typ ausgebildet werden soll, eine Ionenimplantierung vom p-Typ verwendet, um die stark dotierten Source-54- und Drain-56-Gebiete zu bilden. Beispielsweise können Borionen mit einer Dosis von etwa 1 × 1015 cm–2 bis etwa 3 × 1015 cm–2 bei Implantierungsenergien zwischen etwa 1 keV und etwa 5 keV implantiert werden. Bei anderen Ausführungsformen können andere Materialien wie etwa BF2, molekulares Bor oder Cluster-Bor implantiert werden. Wenn ein Transistor vom n-Typ ausgebildet werden soll, wird eine Ionenimplantierung vom n-Typ verwendet, um die stark dotierten Source-54- und Drain-56-Gebiete auszubilden. Bei der bevorzugten Ausführungsform werden Arsenionen in die Source-/Draingebiete 54/56 implantiert. Beispielsweise können As-Ionen mit einer Dosis von etwa 1 × 1015 cm–2 bis etwa 5 × 1015 cm–2 und einer Implantierungsenergie zwischen etwa 5 keV und etwa 30 keV implantiert werden. Bei anderen Ausführungsformen können andere Materialien wie P und Sb implantiert werden. Bei einigen Ausführungsformen können Fluor, Kohlenstoff, Stickstoff, Silizium, Germanium oder Kombinationen von diesen Materialien zusammen mit den Source-Drain-Implantierungen coimplantiert werden.
  • Bei dieser Ausführungsform werden die Floating-Gate-Bauelemente und Hochspannungslogikbauelemente zur gleichen Zeit implantiert. Bei einigen Ausführungsformen jedoch können sie separat maskiert werden, und verschiedene Implantierungsbedingungen können verwendet werden.
  • Auf die Source-Drain-Implantierungen folgt ein Source-Drain-Tempern. Dies geschieht, um die Implantierungsbeschädigung zu beseitigen und die Übergänge zu bilden. Dieser Temperschritt wird bevorzugt bei einer Temperatur zwischen etwa 700°C und etwa 1200°C für eine Zeit zwischen etwa 0,1 ms und etwa 1 s durchgeführt. Beispielsweise kann ein schnelles thermisches Tempern (RTA) bei einer Temperatur von 1090°C für etwa 0,1 s durchgeführt werden.
  • Unter Bezugnahme auf 5c wird ein geeignetes Silizidmetall über den Source Drain- und Gateelektrodengebieten abgeschieden. Der Halbleiterkörper 10 wird dann auf etwa 500°C bis 700°C erhitzt. Der exponierte Teil der Source- und Drain-Gebiete (54 und 56) reagiert mit dem gefüllten Silizidmetall unter Ausbildung einer einzelnen Schicht aus Metallsilizid. Etwaiges nicht umgesetztes Silizidmetall kann beseitigt werden. Bei der bevorzugten Ausführungsform ist das Silizidmetall Kobalt, könnte aber auch Nickel, Nickel-Platin, Kupfer, Molybdän, Titan, Tantal, Wolfram, Erbium, Zirkonium, Platin oder Kombinationen davon sein. Das bevorzugte Tempern ist etwa 500°C, doch kann jedes andere geeignete Tempern verwendet werden. Die Silizierung der Source-/Draingebiete (54 und 56) führt zur Ausbildung von Silizidgebieten (Sourcekontakten 55 und Drainkontakten 57) mit einer Dicke von etwa 5 nm bis etwa 30 nm. Wenn die Floating-Gate-Elektrode ein Polysiliziummaterial umfasst, kann auch das Gategebiet siliziert werden.
  • Bei der vorliegenden Ausführungsform ist das Kontaktmaterial ein Silizid, und die Source-/Drain- und Gategebiete umfassen Silizium. In einigen Fällen jedoch können die Source-Drain-Gebiete auch andere Materialien wie etwa SiC, SiGe, Ge, GaAs, InSb sein. In solchen Fällen kann ein geeignetes Kontaktmaterial ausgewählt werden, das einen niedrigen Kontaktwiderstand liefert. Wenn beispielsweise eingebettetes SiGe für die Source-Drain-Gebiete verwendet wird, kann das Kontaktmaterial eine Kombination aus Silizid und Germanid sein.
  • Als nächstes erfährt das Bauelement eine Back-End-of-the-Line-Herstellung, wobei Kontakte zum Halbleiterkörper hergestellt und unter Verwendung von Metallleitungen und Durchkontakten zusammengeschaltet werden. Moderne integrierte Schaltungen enthalten viele Schichten aus vertikal gestapelten Metallleitungen und Durchkontakten (Mehrebenenmetallisierung), die die verschiedenen Komponenten in dem Chip zusammenschalten.
  • Nunmehr unter Bezugnahme auf 5c wird dann eine erste Isoliermaterialschicht 114 über einem Ätzstoppliner 12 ausgebildet. Der Ätzstoppliner 12 wird über dem Halbleiterkörper abgeschieden. Beispielsweise wird ein Nitridfilm (z. B. Siliziumnitrid) abgeschieden. Die Isoliermaterialschicht 114 umfasst bevorzugt Isoliermaterialien, die in der Regel in der Halbleiterherstellung für ILD-Schichten (Inter-Level Dielectric) verwendet werden, wie etwa SiO2, Tetraethyloxysilan (TEOS), fluoriertes TEOS (FTEOS), dotiertes Glas (BPSG, PSG, BSG), Organo-Silikatglas (OSG), fluoriertes Silikatglas (FSG), Aufschleuderglas (SOG), SiN, SiON oder einen niedrigen k-Wert aufweisende Isoliermaterialien, z. B. mit einer Dielektrizitätskonstanten von etwa 4 oder weniger oder Kombinationen oder mehrere Schichten davon, als Beispiele, wenngleich alternativ die Isoliermaterialschicht 114 andere Materialien umfassen kann. Das ILD kann auch dichtes SiCOH oder ein poröses Dielektrikum mit einem k-Wert von etwa 3 oder weniger umfassen, als Beispiele. Das ILD kann auch ein einen ultraniedrigen k-Wert (ULK) aufweisendes Material mit einem k-Wert von etwa 2,3 oder weniger umfassen, als Beispiel. Das ILD kann eine Dicke von beispielsweise etwa 500 nm oder weniger umfassen, wenngleich das ILD andere Abmessungen umfassen kann.
  • Wie in 5c gezeigt, wird in Gebieten, wo der Kontakt hergestellt werden soll, die erste Isoliermaterialschicht 114 zum Ätzstoppliner 12 heruntergeätzt. Bei einem beispielhaften Prozess wird ein (nichtgezeigter) Fotolack abgeschieden und strukturiert, um die nicht exponierten Gebiete gegenüber dem Ätzen abzumaskieren. Die erste Isoliermaterialschicht 114 wird dann unter Verwendung standardmäßiger Ätztechniken wie etwa reaktive Ionenätzung herunter zum Ätzstoppliner 12 geätzt. In diesem Schritt ätzt die erste Isoliermaterialschicht 114 mit einer schnelleren Rate weg als der Ätzstoppliner 12. Nachdem die Ätzung fertiggestellt ist, kann der Fotolack beseitigt werden. Kontaktlöcher werden durch eine zweite Ätzung gebildet. Dieses Mal wird der Ätzstoppliner 12 geätzt, um die Source-/Draingebiete 54/56 zu exponieren, wobei die erste Isoliermaterialschicht 114 als Maske verwendet wird.
  • Wie in 5c dargestellt, kann ein erster leitender Liner 115 vor dem Füllen des Kontaktlochs mit einem ersten leitenden Material abgeschieden werden. Der erste leitende Liner 115 ist bevorzugt konform und kann eine einzelne Schicht aus Ta, TaN, WN, WSi, TiN, Ru und Kombinationen davon umfassen, als Beispiele. Der leitende Liner wird in der Regel als eine Barrierenschicht verwendet, um zu verhindern, dass Metall in den darunter liegenden Halbleiter und das Material der ersten Isoliermaterialschicht 114 diffundiert. Diese Liner werden beispielsweise unter Verwendung eines Prozesses der chemischen Dampfabscheidung aus der Dampfphase (CVD), der Plasmadampfabscheidung (PVD) oder der Atomlagenabscheidung (ALD) abgeschieden.
  • Das erste leitende Material 116 wird dann analog beispielsweise unter Verwendung eines CVD-, PVD- oder ALD-Prozesses über der ersten Isoliermaterialschicht 114 abgeschieden, um das Kontaktloch zu füllen. Überschüssige Abschnitte des ersten leitenden Materials 116 werden von der oberen Oberfläche der ersten Isoliermaterialschicht 114 beseitigt, wobei z. B. ein chemisch-mechanischer Polierprozess (CMP) verwendet wird, wodurch mindestens ein Kontaktplug oder Durchkontakt 117 entsteht.
  • Das erste leitende Material 116 umfasst bevorzugt W, wenngleich Kupfer, Aluminium, Al-Cu-Si, andere Metalle und Kombinationen davon ebenfalls verwendet werden können. Wenn das erste leitende Material 116 W umfasst, werden bevorzugt eine Doppelschicht-Keimschicht verwendet, die CVD-Titannitrid umfasst, und siliziumdotiertes Wolfram verwendet. Bei einigen Ausführungsformen wird der Kontaktplug mit Kupfer gefüllt, wobei auf den Titannitridliner (erste leitende Schicht 115) verzichtet wird, der bei tiefskalierten Technologien problematisch sein kann.
  • Nunmehr unter Bezugnahme auf 5d wird dann eine zweite Isolierschicht 118 über der ersten Isolierschicht 114 abgeschieden. Die zweite Isolierschicht 118 umfasst bevorzugt ein einen niedrigen k-Wert aufweisendes dielektrisches Material mit einer Dielektrizitätskonstanten von 3,6 oder weniger und kann Erhitzen erfordern, z. B. bis zu 400 Grad C, um Lösungsmittel zu entfernen. Die zweite Isolierschicht 118 wird über Lithographie strukturiert, z. B. mit einer Maske. Ein Fotolack wird über der zweiten Isolierschicht 118 abgeschieden, und Abschnitte des Fotolacks werden belichtet, entwickelt und entfernt, wodurch eine Struktur für eine Metallleitung zurückbleibt. Die belichtete zweite Isolierschicht 118 wird entfernt, um Öffnungen 134 und 135 (siehe 4d) in der zweiten Isolierschicht 118 zu bilden. Man beachte, dass die Öffnungen 134 und 135 unter Verwendung eines einzelnen üblichen Maskensatzes ausgebildet werden und keine zusätzlichen Maskenebenen erforderlich sind.
  • Der optionale zweite leitende Liner 136 wird bevorzugt unter Verwendung eines konformen Abscheidungsprozesses abgeschieden, wodurch ein konformer Liner oder eine konforme Diffusionsbarriere 136 entlang den Innenwänden der Öffnung 134 und 135 zurückbleibt. Bevorzugt umfasst der leitende Liner 136 durch Plasmadampfabscheidung (PVD) abgeschiedenes Tantalnitrid. Alternativ kann der leitende Liner 136 Titannitrid, Wolframnitrid, ein hitzebeständiges Material oder andere Barrierenschichten umfassen, die konform abgeschieden werden können, beispielsweise unter Verwendung von CVD-, PVD-Prozessen oder stromlosem Plattieren. Der Liner 136 kann eine Doppelschicht aus Material einschließlich beispielsweise einer Barrierenschicht und einer konformen Keimschicht umfassen, die bevorzugt Kupfer, Aluminium, andere Metalle oder Kombinationen davon umfasst. Die Keimschicht kann beispielsweise unter Verwendung eines CVD-Prozesses abgeschieden werden.
  • Der Rest der Öffnungen 134, 135 wird mit dem zweiten leitenden Material 138 gefüllt, als Beispiel, wobei ein elektroplattierter Füllprozess verwendet wird, um eine erste Metallleitung (M1) mit einem innerhalb der zweiten Isolierschicht 118 befindlichen Abschnitt und einem über der ersten Isolierschicht 114 befindlichen Abschnitt hergestellt wird. Bei der bevorzugten Ausführungsform enthält die erste Metallleitung eine Steuergatemetallleitung 139 und eine Floating-Gate-Metallleitung 140. Das zweite leitende Material 138 umfasst bevorzugt Kupfer, Aluminium oder andere Metalle oder Kombinationen davon. Die zweite Isolatorschicht zwischen den Öffnungen trennt die Steuergatemetallleitung 139 und die Floating-Gate-Metallleitung 140 und somit die Kapazität zwischen den beiden Leitungen. Folglich kann die Strukturierung dieser Schicht geeignet modifiziert werden, um die elektrostatische Kopplung zwischen den beiden Metallleitungen zu vergrößern.
  • Das zweite leitende Material 138 kann unter Verwendung entweder eines einzelnen oder mehrfachen Damascene-Prozesses gefüllt werden. Bei einem einzelnen Damascene-Prozess wird eine einzelne Schicht aus Isoliermaterial mit einer Struktur für leitende Strukturmerkmale wie etwa Leitungen, leitende Durchkontakte oder Kontakte strukturiert, als Beispiel. Im Gegensatz werden in einem Dual-Damascene-Prozess die Durchkontakte und Metallleitungen für leitende Strukturmerkmale strukturiert und in einem einzelnen Füllschritt mit einem leitenden Material gefüllt. Wenngleich bevorzugte Ausführungsformen einen Doppel-Damascene-Prozess verwenden, können Ausführungsformen der vorliegenden Erfindung auch in einzelnen oder mehreren Damascene-Prozessen ausgebildet werden. Bei einem Mehrfach-Damascene-Prozess werden drei oder mehr Isoliermaterialschichten mit Strukturen für leitende Strukturmerkmale strukturiert und werden später in einem einzelnen Füllschritt mit einem leitenden Material gefüllt. Damascene-Prozesse werden in der Regel verwendet, wenn das Leitungsmaterial beispielsweise Kupfer umfasst.
  • Eine dritte Dielektrikumsschicht kann über der zweiten Dielektrikumsschicht und der ersten Metallleitung abgeschieden werden, um eine Durchkontaktebene zu bilden. Beispielsweise kann die dritte Dielektrikumsschicht strukturiert und geätzt werden, um Durchkontaktlöcher herzustellen. Die Durchkontaktlöcher können mit einem leitenden Liner gefüllt werden gefolgt von dem Elektroplattieren eines leitenden Materials wie etwa Kupfer zum Ausbilden von Durchkontakten 149 und 150. Das Bauelement in diesem Stadium ist in 5e gezeigt.
  • Weitere Ebenen von Metallleitungen und Durchkontakten (Metallisierung) ML2, V2, ML3, V3, ML4, V4 usw. könnten wie oben fortgesetzt werden durch Wiederholen des Prozesses zur Ausbildung von Metallleitungen 139 und 150 und Durchkontakten 149 und 150. Bei einigen Ausführungsformen können die Abmessungen der höheren Metallebenen vergrößert werden, um den Widerstand der Metallleitungen zu reduzieren.
  • Das in der bevorzugten Ausführungsform offenbarte Verfahren beschreibt die Ausbildung von Speicherbauelementen ohne zusätzliche Verarbeitungskosten, da der Prozessfluss keine zusätzliche Maske oder keine zusätzlichen Strukturebenen erfordert. Bei einigen Ausführungsformen jedoch können neue Prozessschritte spezifisch bei der Herstellung des Speicherbauelements hinzugefügt werden. Bei einigen Ausführungsformen beispielsweise kann die Source-Drain-Erweiterung gegenüber den Speichergebieten des Wafers abblockiert werden. Weiterhin kann eine andere Wahl von Bedingungen für Source-Drain-Implantierungen für das Speicherbauelement verwendet werden. 7 zeigt die mit dieser Ausführungsform ausgebildete endgültige Bauelementstruktur und das Flussdiagramm von 8 zeigt den verwendeten Prozess. Wie im Flussdiagramm von 8 gezeigt, sind die offenen oder exponierten Gebiete innerhalb von Klammern entweder als Niederspannungslogik (LVL), Hochspannungslogik (HVL) oder Floating-Gate-Speicher (FGM) gezeigt.

Claims (23)

  1. Halbleiterspeicherbauelement, umfassend: ein in einem Halbleiterkörper (10) angeordnetes aktives Gebiet (11); ein Sourcegebiet (54), ein Kanalgebiet (18) und ein Draingebiet (56), die in dem aktiven Gebiet angeordnet sind, wobei das Sourcegebiet (54) durch das Kanalgebiet (18) von dem Draingebiet (56) beabstandet ist; eine Floating-Gate-Elektrode (26), die über dem Kanalgebiet (18) liegt und davon durch eine Dielektrikumsschicht (24) getrennt ist; und eine Metallschicht (ML1) in einer Metallisierungsebene, die über dem aktiven Gebiet liegt, wobei die Metallschicht (ML1) ein erstes Metallstrukturmerkmal (140), das die Floating-Gate-Elektrode (26) elektrisch kontaktiert, und ein zweites Metallstrukturmerkmal (139), das an einen Steuergateknoten gekoppelt ist, enthält, wobei die Floating-Gate-Elektrode (26) und das erste Metallstrukturmerkmal (140) mindestens einen Abschnitt eines Floating-Gates bilden und das zweite Metallstrukturmerkmal (139) mindestens einen Abschnitt eines Steuergates einer nichtflüchtigen Speicherzelle bildet, dadurch gekennzeichnet, dass das zweite Metallstrukturmerkmal (139) das erste Metallstrukturmerkmal (140) in horizontaler Richtung vollständig umgibt, oder dass das erste Metallstrukturmerkmal (160) das zweite Metallstrukturmerkmal (159) in horizontaler Richtung vollständig umgibt.
  2. Halbleiterspeicherbauelement nach Anspruch 1, wobei die Floating-Gate-Elektrode (26) über einem ersten Abschnitt des Kanalgebiets (18) liegt, wobei das Halbleiterspeicherbauelement (14) weiterhin eine über einem zweiten Abschnitt des Kanals (18) liegende Steuergateelektrode (3139) umfasst, wobei die Steuergateelektrode (3139) elektrisch an das zweite Metallstrukturmerkmal (139) gekoppelt ist.
  3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, wobei die Floating-Gate-Elektrode (26) Polysilizium umfasst.
  4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, wobei die Floating-Gate-Elektrode (26) Polysilizium umfasst und die Steuergateelektrode (3139) Polysilizium umfasst.
  5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, wobei das Steuergate ganz in Metall ausgebildet ist.
  6. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, wobei die Dielektrikumsschicht (24) eine äquivalente Oxiddicke zwischen etwa 6 nm und etwa 15 nm aufweist.
  7. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 8, wobei die nichtflüchtige Speicherzelle Teil eines EEPROM-Speicherbauelements ist.
  8. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 7, wobei die nichtflüchtige Speicherzelle Teil eines Flash-EEPROM-Speicherbauelements, eines FLOTOXTM-Speicherbauelements, eines Split-Gate-Speicherbauelements und/oder eines Speicherbauelements mit sourceseitiger Injektion ist.
  9. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 8, wobei die Metallschicht (ML1) W, Cu, Al, AlCu, AlSiCu umfasst.
  10. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 9, weiterhin umfassend eine Isolierschicht (114), die die Floating-Gate-Elektrode (26) von der Metallschicht (ML1) trennt.
  11. Halbleiterspeicherbauelement nach Anspruch 10, wobei die Isolierschicht (114) ein Material umfasst ausgewählt aus der Gruppe bestehend aus SiO2, Tetraethyloxysilan, fluoriertem TEOS, dotiertem Glas, insbesondere BPSG, PSG, BSG, Organo-Silikatglas, fluoriertem Silikatglas, Aufschleuderglas, SiN, SION, SiCOH, SiC.
  12. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 11, weiterhin umfassend zusätzliche Metallisierungsebenen von Metallschichten (ML2, ML3, ML4) über der Metallschicht (ML1), wobei das erste Metallstrukturmerkmal (140) und das zweite Metallstrukturmerkmal (139) in den Metallschichten (ML1, ML2, ML3, M14) angeordnet sind.
  13. Halbleiterspeicherbauelement nach Anspruch 12, wobei das Steuergate und das Floating-Gate eine kreisförmige Kondensatorstruktur bilden.
  14. Halbleiterspeicherbauelement nach Anspruch 12, wobei das Steuergate und das Floating-Gate eine zylindrische Kondensatorstruktur bilden.
  15. Halbleiterspeicherbauelement nach Anspruch 12, wobei das erste Metallstrukturmerkmal (140) kapazitiv an das zweite Metallstrukturmerkmal (139) auf einer oberen und/oder einer unteren Metallisierungsebene koppelt.
  16. Halbleiterspeicherbauelement nach Anspruch 15, wobei mindestens sechs zusätzliche Metallisierungsebenen von Metallschichten über dem aktiven Gebiet (11) liegend angeordnet sind, wobei jede der Metallschichten einen Abschnitt enthält, der elektrisch entweder an die Floating-Gate-Elektrode (26) oder das Steuergate gekoppelt ist.
  17. Integrierte Schaltung mit Logiktransistoren- und/oder Lineartransistoren und Halbleiterspeicherbauelementen, wobei die integrierte Schaltung folgendes umfasst: ein Gebiet von Logikbauelementen umfassend Feldeffekttransistoren (101, 111), wobei jeder Feldeffekttransistor (101, 111) eine durch einen Kanal von einer Drain beabstandete Source enthält, ein Gatedielektrikum über dem Kanal und eine Gateelektrode über dem Gatedielektrikum; ein Gebiet von Halbleiterspeicherbauelementen (14) gemäß einem der Patentansprüche 1 bis 16; und Metallisierung über den Logikbauelementen und Halbleiterspeicherbauelementen (14), die die Logikbauelemente und Halbleiterspeicherbauelemente (14) zusammenschaltet, wobei die Metallisierung mindestens Abschnitte der Steuergates und der Floating-Gates der Halbleiterspeicherbauelemente (14) bildet.
  18. Integrierte Schaltung nach Anspruch 17, wobei eine erste Metallzwischenverbindung, die mindestens ein einzelnes, in einem Dielektrikumsgebiet (118) eingebettetes erstes Metallstrukturmerkmal (140) umfasst, das Floating-Gate kontaktiert, und wobei mindestens eine zweite Metallzwischenverbindung, die mindestens ein einzelnes, in dem Dielektrikumsgebiet (118) eingebettetes zweites Metallstrukturmerkmal (139) umfasst, elektrisch an einen Steuergateknoten gekoppelt ist.
  19. Integrierte Schaltung nach Anspruch 17, wobei die Halbleiterspeicherbauelemente (14) und Logikbauelemente angeordnet sind, ein Speicherzellenarray auszubilden.
  20. Integrierte Schaltung nach Anspruch 17, wobei die Gateelektrode der Logikbauelemente und das Floating-Gate der Halbleiterspeicherbauelemente identische Materialien umfassen.
  21. Integrierte Schaltung nach Anspruch 17, wobei ein Bruchteil einer Anzahl von Speicherzellen in der integrierte Schaltung zu einer Gesamtzahl von Zellen in der integrierten Schaltung unter 10% liegt.
  22. Verfahren zum Herstellen eines Halbleiterwafers zum Ausbilden eines Speicherbereichs und eines Logikbereichs, wobei der Speicherbereich Floating-Gate Transistoren verwendende nichtflüchtige Halbleiterspeicherbauelemente (14) umfasst, wobei der Logikbereich Feldeffekttransistoren umfasst, wobei das Verfahren folgendes umfasst: Trennen des Halbleiterwafers in einen Speicherbereich und einen Logikbereich; Ausbilden eines ersten Gatedielektrikumsgebiets (24) über dem Speicherbereich; Ausbilden eines zweiten Gatedielektrikumsgebiets über dem Logikbereich; Abscheiden und Strukturieren eines leitenden Materials, wobei das leitende Material eine Gateelektrode über dem Logikbereich und eine Floating-Gate-Elektrode (26) über dem Speicherbereich bildet; Dotieren zum Ausbilden eines Sourcegebietes (54), eines Draingebietes (56) und eines Kanalgebietes (18); und Ausbilden eines Metallisierungsgebiets über der Floating-Gate-Elektrode (26) mit einer Metallschicht (ML1) in einer Metallisierungsebene mit einem ersten Metallstrukturmerkmal (140), das die Floating-Gate-Elektrode (26) elektrisch kontaktiert, und einem zweiten Metallstrukturmerkmal (139), das an einen Steuergateknoten gekoppelt ist, wobei das zweite Metallstrukturmerkmal (139) das erste Metallstrukturmerkmal (140) in horizontaler Richtung vollständig umgibt, oder wobei das erste Metallstrukturmerkmal (160) das zweite Metallstrukturmerkmal (159) in horizontaler Richtung vollständig umgibt, wodurch der Steuergateknoten kapazitiv an die Floating-Gate-Elektrode (26) der Floating-Gate-Transistoren (14) gekoppelt wird.
  23. Verfahren nach Anspruch 22, weiterhin umfassend des Ausbilden vertikal gestapelter weiterer Metallschichten (ML2, ML3, ML4) in weiteren Metallisierungsebenen, die durch Durchkontakte (149, 150, 169, 170, 189, 190) verbunden sind, wobei jede Metallschicht (ML1, ML2, ML3, ML4) ein erstes Metallstrukturmerkmal (140, 160, 180, 200) und ein zweites Metallstrukturmerkmal (139, 159, 179, 199) aufweist.
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