DE102020110679A1

DE102020110679A1 - Halbleiterspeicherstruktur

Info

Publication number: DE102020110679A1
Application number: DE102020110679.3A
Authority: DE
Inventors: Hsin-Wen Su; Kian-Long Lim; Wen-Chun KENG; Chang-Ta Yang; Shih-Hao Lin
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-04-01
Filing date: 2020-04-20
Publication date: 2021-10-07
Also published as: US11942169B2; TW202139392A; KR20210123182A; US20220359026A1; US20210312997A1; KR102403387B1; US11462282B2; CN113053901A; CN113053901B; US20240265985A1; TWI767625B

Abstract

Eine Halbleiterspeichervorrichtung weist eine erste Wortleitung auf, die über einer ersten aktiven Region gebildet wird. In einigen Ausführungsformen ist eine erste Metallleitung über, und senkrecht zu, der ersten Wortleitung angeordnet, wobei die erste Metallleitung elektrisch mit der ersten Wortleitung unter Verwendung einer ersten leitfähigen Durchkontaktierung verbunden ist, und wobei die erste leitfähige Durchkontaktierung über der ersten aktiven Region angeordnet ist. In einigen Beispielen enthält die Halbleitervorrichtung des Weiteren eine zweite Metallleitung und eine dritte Metallleitung, die beide parallel zu der ersten Metallleitung verlaufen und auf gegenüberliegenden Seiten der ersten Metallleitung angeordnet sind, wobei die zweite Metallleitung unter Verwendung einer zweiten leitfähigen Durchkontaktierung elektrisch mit einer Source/Drain-Region der ersten aktiven Region verbunden ist, und wobei die dritte Metallleitung unter Verwendung einer dritten leitfähigen Durchkontaktierung elektrisch mit der Source/Drain-Region der ersten aktiven Region verbunden ist.

Description

HINTERGRUND
Unter den Halbleiterspeichervorrichtungen können nicht-flüchtige Speichervorrichtungen (Non-Volatile Memory, NVM-Vorrichtungen) zum Speichern von Daten verwendet werden, selbst wenn die Stromversorgung der Speichervorrichtung abgeschaltet wird. In verschiedenen Beispielen können zu NVM-Vorrichtungen unter anderem Nurlesespeicher (Read Only Memory, ROM), magnetischer Speicher, optischer Speicher oder Flash-Speicher gehören. Verschiedene Typen von NVM-Vorrichtungen können einmal, einige Male oder viele Male programmiert werden. NVM-Vorrichtungen, die einmal programmiert werden und danach nicht mehr überschrieben werden können, werden als einmal-programmierbare (One-Time Programmable, OTP) NVM-Vorrichtungen bezeichnet. OTP-NVM-Vorrichtungen werden wegen ihrer Kompatibilität zu bestehenden Prozessen, ihrer Skalierbarkeit, Zuverlässigkeit und Sicherheit häufig für eingebettete NVM-Anwendungen verwendet. Je nach Zielanwendung, Vorrichtungsanforderungen oder Prozessanforderungen können OTP-NVM-Vorrichtungen mit Hilfe von Floating-Gate-, e-Fuse- oder Antifuse-Technologie implementiert werden.
Ungeachtet der Technologie, die zum Implementieren einer OTP-NVM-Vorrichtung verwendet wird, spielt der Zellenstrom (I_cell) eine wichtige Rolle beim Betrieb von NVM-Vorrichtungen. Beispielsweise kann ein verminderter Zellenstrom zum Ausfall der Vorrichtung führen (wie zum Beispiel durch Lesefehler). Des Weiteren ist bekannt, dass die Spannung einer Programm-Wortleitung (Program Word Line, WLP) mit dem Zellenstrom korreliert ist. In einigen Beispielen kann ein erhöhter Gate-Widerstand einen unerwünschten parasitären Spannungsabfall verursachen, der zu einer verringerten WLP-Spannung für eine bestimmte Speicherzelle führt, was zu einem verringerten Zellenstrom und zu einem Vorrichtungsausfall führen kann.
Daher haben sich die existierenden Techniken nicht in jeder Hinsicht als völlig zufriedenstellend erwiesen.
Figurenliste
Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.

1 ist eine Layout-Ansicht einer Halbleiterspeicherstruktur;
2 veranschaulicht ein Schaltbild einer Ersatzschaltung eines Abschnitts der Halbleiterspeicherstruktur von 1;
3 ist eine Layout-Ansicht einer Halbleiterspeicherstruktur gemäß einigen Ausführungsformen;
4 ist eine Ansicht eines Abschnitts der Halbleiterspeicherstruktur von 3 gemäß einigen Ausführungsformen;
5 veranschaulicht ein Schaltbild einer Ersatzschaltung des in 4 gezeigten Abschnitts der Halbleiterspeicherstruktur gemäß einigen Ausführungsformen;
6 ist eine Ansicht eines Abschnitts der Halbleiterspeicherstruktur von 3, die des Weiteren Source/Drain-Metallschichten aufweist, gemäß einigen Ausführungsformen; und
7 ist eine Querschnittsansicht der Halbleiterspeicherstruktur von 6 entlang einer Ebene im Wesentlichen parallel zu einer durch die Schnittlinie AA' von 6 definierten Ebene gemäß einigen Ausführungsformen.

DETAILLIERTE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
Unter den Halbleiterspeichervorrichtungen können nicht-flüchtige Speichervorrichtungen (Non-Volatile Memory, NVM) zum Speichern von Daten verwendet werden, selbst wenn die Stromversorgung der Speichervorrichtung abgeschaltet wird. Zu NVM-Vorrichtungen können Nurlesespeicher (Read Only Memory, ROM), magnetischer Speicher, optischer Speicher oder Flash-Speicher gehören, wobei verschiedene Typen von NVM-Vorrichtungen einmal, einige Male oder viele Male programmiert werden können. NVM-Vorrichtungen, die einmal programmiert werden und danach nicht mehr überschrieben werden können, werden als einmal-programmierbare (One-Time Programmable, OTP) NVM-Vorrichtungen bezeichnet. OTP-NVM-Vorrichtungen werden wegen ihrer Kompatibilität zu bestehenden Prozessen, ihrer Skalierbarkeit, Zuverlässigkeit und Sicherheit häufig für eingebettete NVM-Anwendungen verwendet. Je nach Zielanwendung, Vorrichtungsanforderungen oder Prozessanforderungen können OTP-NVM-Vorrichtungen mit Hilfe von Floating-Gate-, e-Fuse- oder Antifuse-Technologie implementiert werden. Ungeachtet der Technologie, die zum Implementieren einer OTP-NVM-Vorrichtung verwendet wird, spielt der Zellenstrom (I_cell) eine wichtige Rolle beim Betrieb von NVM-Vorrichtungen, wie weiter unten noch ausführlicher besprochen wird.
In verschiedenen Beispielen können elektrische Verbindungen zu einzelnen NVM-Vorrichtungen während eines Back-End-of-Line-Fertigungsprozesses (BEOL-Fertigungsprozesses) hergestellt werden. In einem BEOL-Prozess wird ein Netzwerk aus leitfähigen metallischen Interconnect-Schichten (wie zum Beispiel Kupfer) gebildet, um verschiedene Komponenten eines integrierten Halbleiterschaltkreises (Integrated Circuit, IC) zu verbinden. Das Netzwerk aus leitfähigen Metall-Interconnect-Schichten wird innerhalb eines Zwischenschichtdielektrikum-Materials (Interlayer Dielectric, ILD) gebildet, das ein dielektrisches Material mit niedrigem K-Wert enthalten kann. Das ILD-Material isoliert benachbarte metallische Interconnect-Schichten elektrisch voneinander ― sowohl innerhalb einer gegebenen Interconnect-Ebene als auch zwischen benachbarten Ebenen von Interconnect-Schichten. Zum Beispiel werden routinemäßig Damaszenprozesse wie zum Beispiel Einzeldamaszenprozesse und Doppeldamaszenprozesse zum Herstellen von Mehrebenen-Interconnect-Strukturen verwendet. Bei einem Damaszenprozess werden Gräben und Durchkontaktierungen innerhalb einer ILD-Schicht, und durch eine ILD-Schicht hindurch, gebildet und mit einem leitfähigen Material (wie zum Beispiel Kupfer oder einer Kupferlegierung) gefüllt, um Metallisierungsleitungen und vertikale leitfähige Pfade (Durchkontaktierungen) zwischen benachbarten Interconnect-Schichten zu erzeugen.
Wir wenden uns nun dem Beispiel von 1 zu, in der eine Layout-Ansicht einer Halbleiterspeicherstruktur 100 dargestellt ist. Die Halbleiterspeicherstruktur 100 kann die aktiven Regionen 102, 104, 106 aufweisen. In einigen Fällen können die aktiven Regionen 102, 104, 106 Finnenstrukturen aufweisen, die zum Bilden eines Finnen-Feldeffekttransistors (FinFET) verwendet werden. In einigen Beispielen können die aktiven Regionen 102, 104, 106 auch dotierte Regionen aufweisen, wie zum Beispiel dotierte Halbleiterregionen, innerhalb derer Source-/Drain-Regionen des Transistors gebildet werden können. In einigen Fällen kann ein Ionenimplantationsprozess verwendet werden, um eine Dotandenspezies in ein Halbleitersubstrat innerhalb der aktiven Regionen 102, 104, 106 einzuarbeiten. In verschiedenen Fällen können die aktiven Regionen 102, 104, 106 alle auf derselben Höhe, zum Beispiel innerhalb derselben Substratschicht oder leitfähigen Schicht, angeordnet sein. In einigen Ausführungsformen haben die aktiven Regionen 102, 104, 106 eine Breite ‚W1‘ von etwa 50-70 nm.
In einigen Ausführungsformen wird die Halbleiterspeicherstruktur 100 auf einem Halbleitersubstrat gebildet, das ein Siliziumsubstrat aufweisen kann, und kann verschiedene Schichten umfassen, einschließlich leitfähiger oder isolierender Schichten, die auf dem Substrat ausgebildet werden. Das Substrat kann je nach den Designanforderungen, wie im Stand der Technik bekannt, verschiedene Dotierungskonfigurationen umfassen. Das Substrat kann auch andere Halbleiter wie zum Beispiel Germanium, Siliziumcarbid (SiC), Silizium-Germanium (SiGe) oder Diamant enthalten. Alternativ kann das Substrat auch einen Verbundhalbleiter und/oder einen Legierungshalbleiter aufweisen. Des Weiteren kann in einigen Ausführungsformen das Substrat eine Epitaxialschicht (epi-Schicht) aufweisen, das Substrat kann zur Leistungssteigerung verspannt werden, das Substrat kann eine Silizium-auf-Isolator-Struktur (SOI-Struktur) aufweisen, und/oder das Substrat kann andere geeignete Optimierungsmerkmale aufweisen.
In verschiedenen Beispielen können auf dem Halbleitersubstrat Isolationsregionen wie zum Beispiel Flachgrabenisolationsregionen (Shallow Trench Isolation, STI) gebildet werden, um benachbarte Vorrichtungen (zum Beispiel Transistoren, NVM-Vorrichtungen usw.) voneinander zu isolieren. Solche Isolationsregionen können aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertem Silikatglas (FSG), einem Dielektrikum mit niedrigem k-Wert, Kombinationen davon, und/oder anderen im Stand der Technik bekannten geeigneten Materialien bestehen. In einer Ausführungsform werden die Isolationsregionen durch Ätzen von Gräben in dem Substrat gebildet. Die Gräben können dann mit isolierendem Material gefüllt werden, gefolgt von einem chemisch-mechanischen Polierprozess (CMP). Es sind jedoch auch andere Ausführungsformen möglich. In einigen Ausführungsformen können die Isolationsregionen eine Mehrschichtstruktur aufweisen, die beispielsweise eine oder mehrere Auskleidungsschichten aufweist.
Die Halbleiterspeicherstruktur 100 kann auch Gate-Strukturen 108, 110, 112, 114, 116, 118, 120, 122 aufweisen. Wie gezeigt, werden mindestens einige der Gate-Strukturen über den aktiven Regionen 102, 104, 106 gebildet. Als Beispiel kann ein Array von Transistoren an den Schnittpunkten der Gate-Strukturen und der aktiven Regionen 102, 104, 106 gebildet werden (wie zum Beispiel die Transistoren T1 und T2, die in 1 dargestellt sind), wobei das Array von Transistoren ein NVM-Speicherarray bilden kann. Somit können die Gate-Strukturen in verschiedenen Fällen als Wortleitungen des Speicherarrays fungieren.
In einigen Ausführungsformen können die Gate-Strukturen 108, 110, 112, 114, 116, 118, 120, 122 ein Gate-Dielektrikum und eine auf dem Gate-Dielektrikum angeordnete Gate-Elektrode aufweisen. In einigen Ausführungsformen kann das Gate-Dielektrikum eine Grenzflächenschicht aufweisen, wie zum Beispiel eine Siliziumoxidschicht (SiO₂) oder Siliziumoxynitrid (SiON). In einigen Beispielen enthält das Gate-Dielektrikum eine dielektrische Schicht mit hohem k-Wert, wie zum Beispiel Hafniumoxid (HfO₂). Alternativ kann die Gate-Dielektrikumschicht mit hohem k-Wert auch andere Dielektrika mit hohem k-Wert enthalten, wie zum Beispiel TiO₂, HfZrO, Ta₂O₃, HfSiO₄, ZrO₂, ZrSiO₂, LaO, AlO, ZrO, TiO, Ta₂O₅, Y₂O₃, SrTiO₃ (STO), BaTiO₃ (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO₃ (BST), Al₂O₃, Si₃N₄, Oxynitride (SiON), Kombinationen davon, oder ein anderes geeignetes Material. In weiteren Ausführungsformen kann das Gate-Dielektrikum Siliziumdioxid oder ein anderes geeignetes Dielektrikum enthalten. In verschiedenen Ausführungsformen enthält die Gate-Elektrode eine leitfähige Schicht wie zum Beispiel W, Ti, TiN, TiAl, TiAlN, Ta, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, CoSi, Ni, NiSi, Kombinationen davon und/oder andere geeignete Zusammensetzungen. In einigen Ausführungsformen kann die Gate-Elektrode abwechselnd oder zusätzlich eine Polysiliziumschicht aufweisen. In einigen Ausführungsformen sind an den Seitenwänden der Gate-Strukturen Seitenwandabstandshalter ausgebildet. Solche Seitenwandabstandshalter können ein dielektrisches Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Kombinationen davon enthalten.
Die Halbleiterspeicherstruktur 100 weist des Weiteren die Metallleitungen 124, 126, 128, 130, 132, 134, 136 auf, die innerhalb derselben leitfähigen oder Interconnect-Schicht gebildet werden. In einigen Ausführungsformen können die Metallleitungen innerhalb einer Metall-0-Interconnect-Schicht (M0-Interconnect-Schicht) ausgebildet sein. Die Metallleitungen können Kupfer, Aluminium oder andere geeignete Metalle oder Metalllegierungen enthalten. Wie in 1 veranschaulicht, kann die Metallleitung 124 elektrisch mit der darunterliegenden Gate-Struktur 112 durch eine leitfähige Durchkontaktierung 138 verbunden werden, um einen ersten Programmwortleitungsknoten (WLPo-Knoten) zu bilden, und die Metallleitung 132 kann elektrisch mit der darunterliegenden Gate-Struktur 118 durch eine leitfähige Durchkontaktierung 140 verbunden werden, um einen zweiten Programmwortleitungsknoten (WLP1-Knoten) zu bilden. Des Weiteren kann die Metallleitung 136 durch eine leitfähige Durchkontaktierung 142 elektrisch mit der darunterliegenden Gate-Struktur 114 verbunden werden, um einen ersten Lesewortleitungsknoten (WLRo-Knoten) zu bilden, und die Metallleitung 128 kann durch eine leitfähige Durchkontaktierung 144 elektrisch mit der darunterliegenden Gate-Struktur 116 verbunden werden, um einen zweiten Lesewortleitungsknoten (WLR1-Knoten) zu bilden. Zum Beispiel können die Metallleitungen 124, 128, 132, 136 eine Breite ‚W2‘ von etwa 30-50 nm haben. In einigen Fällen beträgt eine Fläche der leitfähigen Durchkontaktierungen 138, 140, 142, 144 etwa 50-200 nm².
In einigen Beispielen kann die Metallleitung 126 elektrisch mit der darunterliegenden aktiven Region 102 (die zum Beispiel eine darunterliegende Source/Drain-Region aufweisen kann) durch eine leitfähige Durchkontaktierung 146 verbunden sein, die Metallleitung 130 kann elektrisch mit der darunterliegenden aktiven Region 104 durch eine leitfähige Durchkontaktierung 148 verbunden sein, und die Metallleitung 134 kann elektrisch mit der darunterliegenden aktiven Region 106 durch eine leitfähige Durchkontaktierung 150 verbunden sein. Somit können die Metallleitungen 126, 130, 134 als Bitleitungen des Speicherarrays fungieren. In einigen Ausführungsformen haben die Bitleitungen (die Metallleitungen 126, 130, 134) eine Breite ‚W3‘ von etwa 50-70 nm. In einigen Fällen beträgt eine Fläche der leitfähigen Durchkontaktierungen 146, 148, 150 etwa 400-700 nm². Darüber hinaus beträgt in einigen Ausführungsformen der Abstand ‚S1‘ zwischen den mit den Gate-Strukturen verbundenen Metallleitungen und benachbarten Bitleitungen (wie zum Beispiel zwischen den Metallleitungen 124 und 126) etwa 40-75 nm.
Wie zuvor angemerkt, spielt der Zellenstrom (I_cell) eine wichtige Rolle beim Betrieb von NVM-Vorrichtungen, und ein verminderter Zellenstrom kann zu Vorrichtungsausfällen (wie zum Beispiel Lesefehlern) führen. Es ist bekannt, dass die Spannung eines Wortleitungsprogramms (WLP) mit dem Zellenstrom korreliert ist. Darüber hinaus kann in einigen Beispielen ein erhöhter Gate-Widerstand einen unerwünschten parasitären Spannungsabfall verursachen, der zu einer verringerten WLP-Spannung für eine bestimmte Vorrichtung in dem Speicherarray führt, was zu einem verringerten Zellenstrom und einem Vorrichtungsausfall führen kann. Unter Bezug auf das Beispiel von 1 betrachten wir einen Fall, in dem eine Programmierspannung ‚V1‘ an den WLPo-Knoten angelegt wird. In einigen Beispielen kann die angelegte Programmierspannung ‚V1‘ ausreichend sein, um ein erstes Bit in dem Transistor T1 zu programmieren. Jedoch kann, mindestens teilweise aufgrund der hoch-skalierten Dimensionen moderner Halbleitertechnologien, ein signifikanter Wortleitungswiderstand ‚R1‘ zwischen dem WLPo-Knoten und dem Transistor T2 bestehen. In einigen Ausführungsformen kann der Widerstand ‚R1‘ mindestens etwa 10 Kiloohm (kΩ) betragen. Der Widerstand ‚R1‘ kann insbesondere zu einem Abfall der angelegten Programmierspannung ‚V1‘ führen, dergestalt, dass eine Wortleitungsprogrammspannung ‚V2‘ am Transistor T2 kleiner als ‚V1‘ ist, und dergestalt, dass die Spannung ‚V2‘ nicht ausreicht, um ein zweites Bit am Transistor T2 zu programmieren. Infolge der fehlgeschlagenen Programmierung des Transistors T2 schlägt auch eine nachfolgende Leseoperation des Transistors T2 fehl. In verschiedenen Fällen können die oben genannten Probleme in Verbindung mit einem erhöhten Wortleitungswiderstand auftreten, wenn eine angelegte WLP-Spannung zum Programmieren von zwei oder mehr Bits verwendet wird (zum Beispiel zwei oder mehr Transistoren entlang einer gegebenen Wortleitung).
2 veranschaulicht ein Schaltbild 200 einer Ersatzschaltung eines Abschnitts der Halbleiterspeicherstruktur 100. Beispielsweise zeigt das Schaltbild 200 den WLPo-Knoten (an den die Programmierspannung ‚V1‘ angelegt wird), den Wortleitungswiderstand ‚R1‘ und die verminderte Spannung ‚V2‘ am Gate des Transistors T2. Das Schaltbild 200 zeigt auch den ersten Wortleitungs-Leseknoten (WLRo-Knoten) an einem Gate eines Transistors T3, einen Select-Gate-Eingang (‚SEL‘) und einen Bitleitungsknoten ‚BL‘ (zum Beispiel eine leitfähige Durchkontaktierung 148, die mit der Metallleitung 130 verbunden ist). Wie oben angemerkt, und aufgrund des Wortleitungswiderstands ‚R1‘, reicht die Spannung ‚V2‘ möglicherweise nicht aus, um den Transistor T2 zu programmieren. Daher führt in einigen Ausführungsformen eine nachfolgende Leseoperation des Transistors T2 zu einem verminderten Zellenstrom (I_cell) und einem Lesefehler. In verschiedenen Ausführungsformen kann der Zellenstrom (I_cell) auch aufgrund der einzelnen Bitleitung (wie zum Beispiel der Metallleitung 126) und des einzelnen Bitleitungskontakts (zum Beispiel der leitfähigen Durchkontaktierung 146) vermindert werden, die ihrerseits aufgrund ihrer hoch-skalierten Abmessungen mit einem erhöhten Widerstand behaftet sind.
Ausführungsformen der vorliegenden Offenbarung bieten Vorteile gegenüber dem Stand der Technik, obgleich es sich versteht, dass andere Ausführungsformen andere Vorteile bieten können, nicht alle Vorteile unbedingt im vorliegenden Text besprochen werden, und kein spezieller Vorteil für alle Ausführungsformen erforderlich ist. Zum Beispiel umfassen die im vorliegenden Text besprochenen Ausführungsformen eine Halbleiterspeicherstruktur, die ein Design aufweist, das eine Programmwortleitungs-Gate-Verbindung (WLP-Gate-Verbindung) und eine Lesewortleitungs-Gate-Verbindung (WLR-Gate-Verbindung) direkt über einer aktiven Region bereitstellt und eine unabhängige Wortleitung für jedes Bit aufweist, wodurch ein effektiver Gate-Widerstand (oder ein effektiver Wortleitungswiderstand) verringert wird. In verschiedenen Ausführungsformen weist die offenbarte Halbleiterspeicherstruktur auch mehrere Bitleitungen und mehrere Bitleitungskontakte zu der darunterliegenden aktiven Region für jedes Bit auf, wodurch der effektive Bitleitungswiderstand verringert wird. Im Ergebnis des offenbarten Halbleiterspeicherstruktur-Designs wird der effektive Gate-Widerstand um mehr als eine Größenordnung reduziert, und es wird erwartet, dass sich der Zellenstrom (I_cell) um etwa das 1,3-fache verbessert. In einigen Beispielen sorgt der reduzierte Gate-Widerstand für einen im Wesentlichen vernachlässigbaren parasitären Spannungsabfall, der eine qualitativ hochwertige WLP-Spannung für eine gegebene Vorrichtung in einem Speicherarray gewährleistet. Darüber hinaus sorgt der verbesserte Zellenstrom für einen zuverlässigeren Betrieb von NVM-Vorrichtungen. In einigen Ausführungsformen enthält die hier offenbarte Halbleiterspeicherstruktur eine OTP-NVM-Vorrichtung. In einigen Fällen kann die Halbleiterspeicherstruktur jedoch auch andere Typen von NVM-Vorrichtungen aufweisen. Zusätzliche Details der Ausführungsformen der vorliegenden Offenlegung werden weiter unten aufgeführt, und zusätzliche Nutzeffekte und/oder andere Vorteile werden dem Fachmann, der in den Genuss der vorliegenden Offenlegung kommt, offenbar.
Wir wenden uns nun 3 zu, wo eine Layout-Ansicht einer Halbleiterspeicherstruktur 300 gemäß einigen Ausführungsformen veranschaulicht ist. Die Halbleiterspeicherstruktur 300 kann aktive Regionen 302, 304, 306 aufweisen. In einigen Fällen können die aktiven Regionen 302, 304, 306 Finnenstrukturen aufweisen, die zum Bilden eines FinFET verwendet werden. In einigen Beispielen können die aktiven Regionen 302, 304, 306 auch dotierte Regionen aufweisen, wie zum Beispiel dotierte Halbleiterregionen, innerhalb derer Transistor-Source/Drain-Regionen gebildet werden können, wie oben beschrieben. In verschiedenen Fällen können die aktiven Regionen 302, 304, 306 alle auf derselben Höhe, zum Beispiel innerhalb derselben Substratschicht oder leitfähigen Schicht, angeordnet sein. In einigen Ausführungsformen haben die aktiven Regionen 302, 304, 306 eine Breite ‚W1‘ in einem Bereich von etwa 60-150 nm.
In einigen Ausführungsformen wird die Halbleiterspeicherstruktur 300 auf einem Halbleitersubstrat gebildet, ähnlich dem Substrat, das oben mit Bezug auf die Halbleiterspeicherstruktur 100 besprochen wurde. Die Halbleiterspeicherstruktur 300 kann auch Isolationsregionen (zum Beispiel STI-Regionen) aufweisen, die auf dem Halbleitersubstrat gebildet werden, um benachbarte Vorrichtungen (zum Beispiel Transistoren, NVM-Vorrichtungen usw.) voneinander zu isolieren.
Die Halbleiterspeicherstruktur 300 kann auch Gate-Strukturen 308, 310, 312, 314, 316, 318, 320, 322 aufweisen. Wie gezeigt, werden mindestens einige der Gate-Strukturen über den aktiven Regionen 302, 304, 306 gebildet. Zum Beispiel kann ein Array von Transistoren an Schnittpunkten der Gate-Strukturen und der aktiven Regionen 302, 304, 306 gebildet werden, wobei das Array von Transistoren ein NVM-Speicherarray bilden kann. Somit können die Gate-Strukturen in verschiedenen Fällen als Wortleitungen des Speicherarrays fungieren. In einigen Ausführungsformen können die Gate-Strukturen 308, 310, 312, 314, 316, 318, 320, 322 ein Gate-Dielektrikum, eine auf dem Gate-Dielektrikum angeordnete Gate-Elektrode und Seitenwandabstandshalter aufweisen, wie oben beschrieben.
Im Gegensatz zu der Halbleiterspeicherstruktur 100, die sieben Metallleitungen (Metallleitungen 124, 126, 128, 130, 132, 134, 136) über drei verschiedene aktive Regionen 102, 104, 106 hinweg aufwies, weist die Halbleiterspeicherstruktur 300 in einigen Ausführungsformen sieben Metallleitungen für jede der aktiven Regionen 302, 304, 306 auf, um den effektiven Gate-Widerstand und den Bitleitungswiderstand zu verringern, wie unten noch ausführlicher besprochen wird. Zum Beispiel weist die Halbleiterspeicherstruktur 300, wie in 3 gezeigt, Metallleitungen 302-1, 302-2, 302-3, 302-4, 302-5, 302-6, 302-7 auf, die innerhalb derselben leitfähigen oder Interconnect-Schicht (zum Beispiel innerhalb einer M0-Interconnect-Schicht) gebildet sind, von denen jede der aktiven Region 302 zugeordnet ist. In ähnlicher Weise umfasst die Halbleiterspeicherstruktur 300 Metallleitungen 304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7, die innerhalb derselben leitfähigen oder Interconnect-Schicht gebildet sind (von denen jede der aktiven Region 304 zugeordnet ist), und Metallleitungen 306-1, 306-2, 306-3, 306-4, 306-5, 306-6, 306-7, die innerhalb derselben leitfähigen oder Interconnect-Schicht gebildet sind (von denen jede der aktiven Region 306 zugeordnet ist). Die Metallleitungen, die jeder der aktiven Regionen 302, 304, 306 zugeordnet sind, können Kupfer, Aluminium oder andere geeignete Metalle oder Metalllegierungen enthalten. Wie unten besprochen, wurden eine Breite und ein Abstand der Metallleitungen verkleinert, um mehrere Bitleitungen und Bitleitungskontakten bereitzustellen, die mit jeder aktiven Region 302, 304, 306 verbunden sind, um den Bitleitungswiderstand zu verringern. Darüber hinaus weist jede der aktiven Regionen 302, 304, 306, wie unten besprochen, ihre eigenen WLP- und WLR-Gate-Verbindungen auf (für jede der aktiven Regionen 302, 304, 306 als WLPo, WLP1, WLRo und WLR1 bezeichnet), um den Gate-Widerstand (oder Wortleitungswiderstand) zu reduzieren und den ordnungsgemäßen Betrieb der NVM-Vorrichtungen sicherzustellen. Durch das Bereitstellen dedizierter WLP- und WLR-Gate-Verbindungen für jede der aktiven Regionen 302, 304, 306 können die mit einem hohen Wortleitungswiderstand verbundenen Probleme (zum Beispiel verschlechterte Programmierspannung) gemildert werden. In einigen Ausführungsformen kann zum Beispiel die dedizierte WLP-Gate-Verbindung verwendet werden, um ein einzelnes Bit (einen einzelnen Transistor) entlang einer gegebenen Wortleitung zu programmieren und so sicherzustellen, dass das Bit richtig programmiert wird.
Wie in 3 veranschaulicht, und in Bezug auf die aktive Region 302, kann die Metallleitung 302-3 elektrisch mit der darunterliegenden Gate-Struktur 312 durch eine leitfähige Durchkontaktierung 326 verbunden werden, um einen ersten Programmwortleitungsknoten (WLPo-Knoten) zu bilden, und die Metallleitung 302-5 kann elektrisch mit der darunterliegenden Gate-Struktur 318 durch eine leitfähige Durchkontaktierung 328 verbunden werden, um einen zweiten Programmwortleitungsknoten (WLP1-Knoten) zu bilden. Des Weiteren kann die Metallleitung 302-1 durch eine leitfähige Durchkontaktierung 330 elektrisch mit der darunterliegenden Gate-Struktur 314 verbunden werden, um einen ersten Lesewortleitungsknoten (WLRo-Knoten) zu bilden, und die Metallleitung 302-7 kann durch eine leitfähige Durchkontaktierung 332 elektrisch mit der darunterliegenden Gate-Struktur 316 verbunden werden, um einen zweiten Lesewortleitungsknoten (WLR1-Knoten) zu bilden.
In Bezug auf die aktive Region 304 kann die Metallleitung 304-3 elektrisch mit der darunterliegenden Gate-Struktur 312 durch eine leitfähige Durchkontaktierung 356 verbunden werden, um einen ersten Programmwortleitungsknoten (WLPo-Knoten) zu bilden, und die Metallleitung 304-5 kann elektrisch mit der darunterliegenden Gate-Struktur 318 durch eine leitfähige Durchkontaktierung 358 verbunden werden, um einen zweiten Programmwortleitungsknoten (WLP1-Knoten) zu bilden. Des Weiteren kann die Metallleitung 304-1 durch eine leitfähige Durchkontaktierung 360 elektrisch mit der darunterliegenden Gate-Struktur 314 verbunden werden, um einen ersten Lesewortleitungsknoten (WLRo-Knoten) zu bilden, und die Metallleitung 304-7 kann durch eine leitfähige Durchkontaktierung 362 elektrisch mit der darunterliegenden Gate-Struktur 316 verbunden werden, um einen zweiten Lesewortleitungsknoten (WLR1-Knoten) zu bilden.
In Bezug auf die aktive Region 306 kann die Metallleitung 306-3 elektrisch mit der darunterliegenden Gate-Struktur 312 durch eine leitfähige Durchkontaktierung 366 verbunden werden, um einen ersten Programmwortleitungsknoten (WLPo-Knoten) zu bilden, und die Metallleitung 306-5 kann elektrisch mit der darunterliegenden Gate-Struktur 318 durch eine leitfähige Durchkontaktierung 368 verbunden werden, um einen zweiten Programmwortleitungsknoten (WLP1-Knoten) zu bilden. Des Weiteren kann die Metallleitung 306-1 durch eine leitfähige Durchkontaktierung 370 elektrisch mit der darunterliegenden Gate-Struktur 314 verbunden werden, um einen ersten Lesewortleitungsknoten (WLRo-Knoten) zu bilden, und die Metallleitung 306-7 kann durch eine leitfähige Durchkontaktierung 372 elektrisch mit der darunterliegenden Gate-Struktur 316 verbunden werden, um einen zweiten Lesewortleitungsknoten (WLR1-Knoten) zu bilden.
In Bezug auf die Bitleitungen können die Metallleitungen 302-2, 302-4, 302-6 durch leitfähige Durchkontaktierungen 334, 336 bzw. 338 elektrisch mit der darunterliegenden aktiven Region 302 (die zum Beispiel eine darunterliegende Source/Drain-Region aufweisen kann) verbunden werden, die Metallleitungen 304-2, 304-4, 304-6 können durch leitfähige Durchkontaktierungen 340, 342 bzw. 344 elektrisch mit der darunterliegenden aktiven Region 304 (die zum Beispiel eine darunterliegende Source-/Drain-Region aufweisen kann) verbunden werden, und die Metallleitungen 306-2, 306-4, 306-6 können durch leitfähige Durchkontaktierungen 346, 348 bzw. 350 elektrisch mit der darunterliegenden aktiven Region 306 (die zum Beispiel eine darunterliegende Source-/Drain-Region aufweisen kann) verbunden werden. Die Verbindungen der Metallleitungen mit den darunterliegenden aktiven Regionen 302, 304, 306 mittels der verschiedenen leitfähigen Durchkontaktierungen werden unten unter Bezug auf FIG. näher veranschaulicht. Die Metallleitungen 302-2, 302-4, 302-6 können somit als Bitleitungen der Speichervorrichtung fungieren, die der aktiven Region 302 zugeordnet sind, die Metallleitungen 304-2, 304-4, 304-6 können als Bitleitungen der Speichervorrichtung fungieren, die der aktiven Region 304 zugeordnet sind, und die Metallleitungen 306-2, 306-4, 306-6 können als Bitleitungen der Speichervorrichtung fungieren, die der aktiven Region 306 zugeordnet sind. Durch die Bereitstellung mehrerer Bitleitungen und Bitleitungskontakte wird für jede der aktiven Regionen 302, 304, 306 der Bitleitungswiderstand reduziert.
4 zeigt eine vergrößerte Ansicht eines Abschnitts 324 der Halbleiterspeicherstruktur 300. In einigen Ausführungsformen kann der Abschnitt 324 als eine Speicherzelle der Halbleiterspeicherstruktur 300 beschrieben werden. So kann zum Beispiel die in 3 gezeigte Halbleiterspeicherstruktur 300 ein Speicherzellen-Array aufweisen. Der Abschnitt 324 veranschaulicht die Gate-Strukturen 308, 310, 312, 314, 316, 318, 320, 322, die aktive Region 304 und die Metallleitungen 304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7, die innerhalb derselben leitfähigen oder Interconnect-Schicht gebildet werden (wie zum Beispiel innerhalb der M0-Schicht), sowie die Programmwortleitungsknoten (WLPo, WLP1) und die Lesewortleitungsknoten (WLRo, WLR1), die der aktiven Region 304 zugeordnet sind. 4 veranschaulicht auch die geschnittenen Metallregionen 402. In einigen Beispielen umfassen die geschnittenen Metallregionen 402 dielektrische Regionen, die zur elektrischen Isolierung von Metallschichten verwendet werden, die mit Source/Drain-Regionen benachbarter aktiver Regionen in Kontakt stehen (wie zum Beispiel die aktiven Regionen 302, 304, 306).
In einigen Ausführungsformen, und weiter unter Bezug auf 4, hat jede der Metallleitungen 304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7 (sowie die entsprechenden Metallleitungen, die den aktiven Regionen 302, 306 zugeordnet sind) eine Breite ‚W4‘ von etwa 10-30 nm, und ein Abstand ‚S2‘ zwischen benachbarten Metallleitungen beträgt etwa 10-30 nm. In einigen Fällen beträgt eine Fläche der leitfähigen Durchkontaktierungen 356, 358, 360, 362, die die Wortleitungen kontaktieren (sowie die entsprechenden leitfähigen Durchkontaktierungen, die WLPo, WLP1 und WLRo, WLR1 der aktiven Regionen 302, 306 zugeordnet sind), etwa 50-200 nm². In einigen Fällen beträgt eine Fläche der leitfähigen Durchkontaktierungen 340, 342, 344 (sowie der entsprechenden leitfähigen Durchkontaktierungen, die den Bitleitungen der aktiven Regionen 302, 306 zugeordnet sind) etwa 400-700 nm². Im Gegensatz zu den Abmessungen der Metallleitungen, die oben mit Bezug auf die Halbleiterspeicherstruktur 100 besprochen wurden, sind die Breite und der Abstand der Metallleitungen, die der Halbleiterspeicherstruktur 300 zugeordnet sind, verkleinert worden, um mehrere Bitleitungen und Bitleitungskontakte bereitzustellen, die mit jeder aktiven Region 302, 304, 306 verbunden sind, um den Bitleitungswiderstand zu verringern.
5 veranschaulicht ein Schaltbild 500 einer Ersatzschaltung eines Abschnitts der Halbleiterspeicherstruktur 300. Zum Beispiel zeigt das Schaltbild 500 den WLPo-Knoten an einem Gate eines Transistors T1', den WLRo-Knoten an einem Gate eines Transistors T2', den WLP1-Knoten an einem Gate eines Transistors T3', den WLR1-Knoten an einem Gate eines Transistors T4', und einen Bitleitungsknoten ‚BL‘ (zum Beispiel leitfähige Durchkontaktierungen 340, 342, 344, die mit den Metallleitungen 304-2, 304-4 bzw. 304-6 verbunden sind). In einigen Ausführungsformen kann die Schaltung von 5 verwendet werden, um zwei Bits zuverlässig zu speichern, ‚bito‘, das WLPo und WLRo entspricht, und ‚biti‘, das WLP1 und WLR1 entspricht.
Wir wenden uns nun den 6 und zu, die weitere Details bezüglich der Konfiguration der Halbleiterspeicherstruktur 300 zeigen. 6 zeigt eine vergrößerte Ansicht des Abschnitts 324, ähnlich 4, der Halbleiterspeicherstruktur 300. In 6 sind jedoch auch die Metallschichten 602 veranschaulicht, die zum Kontaktieren von Source/Drain-Regionen innerhalb der aktiven Region (wie zum Beispiel der aktiven Regionen 302, 304, 306) verwendet werden. Somit können in einigen Ausführungsformen die Metallschichten 602 als Source/Drain-Kontakte oder Source/Drain-Kontakt-Metallschichten bezeichnet werden. Zum Beispiel können die geschnittenen Metallregionen 402 verwendet werden, um die Metallschichten 602, welche die Source/Drain-Kontaktregionen benachbarter aktiver Regionen (zum Beispiel der aktiven Regionen 302, 304, 306) kontaktieren, elektrisch zu isolieren. FIG. zeigt eine Querschnittsansicht der Halbleiterspeicherstruktur 300 entlang einer Ebene, die im Wesentlichen parallel zu einer durch die Schnittlinie AA' von 6 definierten Ebene verläuft. 6.
Unter Bezug auf FIG. zeigt die Querschnittsansicht entlang der Schnittlinie AA' der Halbleiterspeicherstruktur 300 eine Ansicht die Bitleitungskontakte zu der darunterliegenden aktiven Region. Insbesondere veranschaulicht die Schnittlinie AA' die aktive Region 304, die eine Source/Drain-Region aufweisen kann. In einigen Ausführungsformen können neben der aktiven Region 304 Isolationsregionen 704 (zum Beispiel STI-Regionen) gebildet werden, um benachbarte aktive Regionen oder Vorrichtungen (zum Beispiel Transistoren, NVM-Vorrichtungen usw.) voneinander zu isolieren. In Ausführungsformen, in denen die Halbleiterspeicherstruktur 300 FinFET-Vorrichtungen aufweist, kann die aktive Region 304 eine Finnenstruktur aufweisen, bei der ein epitaxiales Source/Drain-Merkmal in der, auf der und/oder um die Finnenstruktur herum ausgebildet ist. FIG. veranschaulicht auch eine erste Zwischenschicht-Dielektrikumschicht (ILD-Schicht) 706, innerhalb der eine Öffnung (zum Beispiel durch eine geeignete Kombination von Lithografie und Ätzen) für die anschließende Abscheidung eines Source/Drain-Kontaktmetalls (zum Beispiel die Metallschicht 602) gebildet werden kann. Zum Beispiel kann die erste ILD-Schicht 706 Materialien wie zum Beispiel Tetraethylorthosilikatoxid (TEOS), undotiertes Silikatglas oder dotiertes Siliziumoxid, wie zum Beispiel Borphosphorsilikatglas (BPSG), Fluorsilikatglas (FSG), Phosphosilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien enthalten.
In verschiedenen Ausführungsformen kann die Metallschicht 602 innerhalb einer Öffnung der ersten ILD-Schicht 706 gebildet werden, um einen elektrischen Kontakt zu der aktiven Region 304 (zum Beispiel einschließlich der Source/Drain-Region) herzustellen. In einigen Beispielen kann die Metallschicht 602 W, Cu, Co, Ru, Al, Rh, Mo, Ta, Ti, TiN, TaN, WN, Silicide oder ein anderes geeignetes leitfähiges Material enthalten. In einigen Fällen kann vor der Bilden der Metallschicht 602 ein Silicidierungsprozess durchgeführt werden, um eine Silicidschicht zwischen der aktiven Region 304 und der Metallschicht 602 zu erzeugen, um einen Kontakt mit niedrigem Widerstand zu bilden. In einigen Beispielen kann an Seitenwandflächen der Öffnung der ersten ILD-Schicht 706, in der die Metallschicht 602 gebildet wird, eine Leim- oder Sperrschicht 708 gebildet werden. In einigen Fällen kann die Leim- oder Sperrschicht 708 Ti, TiN, Ta, TaN, W oder ein anderes geeignetes Material enthalten.
In einigen Ausführungen kann die Metallschicht 602 konisch zulaufende Seitenwandprofile aufweisen, wie in FIG. gezeigt, wobei die oberen Abschnitte der konisch zulaufenden Seitenwände seitlich über eine Ebene hinausragen können, die durch einen Seitenrand 707 der aktiven Region 304 definiert wird. In einigen Beispielen, und weil sich Abschnitte der Metallschicht 602 über den Seitenrand 707 der aktiven Region 304 hinaus erstrecken können, stellen leitfähige Durchkontaktierungen (wie zum Beispiel leitfähige Durchkontaktierungen 340, 344) und die jeweiligen Metallleitungen, mit denen die leitfähigen Durchkontaktierungen verbunden sind (zum Beispiel die Metallleitungen 304-2 und 304-6), zuverlässig eine elektrische Verbindung mit der Metallschicht 602 her, selbst wenn die leitfähigen Durchkontaktierungen und ihre jeweiligen Metallleitungen selbst teilweise oder vollständig außerhalb oder jenseits der durch den Seitenrand 707 der aktiven Region 304 definierten Ebene angeordnet sind. In einigen Fällen können epitaxiale Source/Drain-Merkmale, die in der, auf der und/oder um die Finnenstruktur (einer FinFET-Vorrichtung) herum ausgebildet sind, so gezüchtet werden, dass sie sich seitlich über die durch einen Seitenrand 707 der aktiven Region 304 definierte Ebene hinaus erstrecken. In solchen Fällen kann die Metallschicht 602 gegebenenfalls konisch zulaufende Seitenwandprofile aufweisen, und die Metallschicht 602 kann über den epitaxialen Source/Drain-Merkmalen ausgebildet werden, einschließlich über Abschnitten der epitaxialen Source/Drain-Merkmale, die sich über die durch den Seitenrand 707 der aktiven Region 304 definierte Ebene hinaus erstrecken. Da sich Abschnitte der Metallschicht 602 über den Seitenrand 707 der aktiven Region 304 hinaus erstrecken können, stellen auch hier leitfähige Durchkontaktierungen und die jeweiligen Metallleitungen, mit denen die leitfähigen Durchkontaktierungen verbunden sind, zuverlässig eine elektrische Verbindung mit der Metallschicht 602 her, selbst wenn die leitfähigen Durchkontaktierungen und ihre jeweiligen Metallleitungen teilweise oder vollständig außerhalb oder jenseits der durch den Seitenrand 707 der aktiven Region 304 definierten Ebene angeordnet sind.
Wie in Fig. weiter gezeigt, wird eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 710 über der Metallschicht 602 gebildet, und eine zweite ILD-Schicht 712 wird über der CESL 710 gebildet. Zum Beispiel kann die CESL 710 Ti, TiN, TiC, TiCN, Ta, TaN, TaC, TaCN, W, WN, WC, WCN, TiAl, TiAlN, TiAlC, TiAlCN oder Kombinationen davon enthalten. In einigen Ausführungsformen kann die zweite ILD-Schicht 712 im Wesentlichen die gleiche sein wie die oben beschriebene erste ILD-Schicht 706. Kontakt-Durchkontaktierungsöffnungen können (zum Beispiel durch eine geeignete Kombination von Lithografie und Ätzen) zum Beispiel innerhalb der zweiten ILD-Schicht 712 und der CESL 710 gebildet werden, um anschließend eine Kontakt-Durchkontaktierungsmetallschicht (auch als leitfähige Durchkontaktierungen bezeichnet) abzuscheiden. Zum Beispiel können leitfähigen Durchkontaktierungen 340, 342, 344 innerhalb solcher Kontakt-Durchkontaktierungsöffnungen gebildet werden, um einen elektrischen Kontakt zu der Metallschicht 602 (zum Beispiel den Source/Drain-Kontakt) herzustellen. In einigen Fällen können die leitfähigen Durchkontaktierungen 340, 342, 344 (wie auch die anderen hier besprochenen leitfähigen Durchkontaktierungen) W, Cu, Co, Ru, Al, Rh, Mo, Ta, Ti oder ein anderes leitfähiges Material enthalten.
In einigen Ausführungsformen wird eine dritte ILD-Schicht 714 über der zweiten ILD-Schicht 712 und über den leitfähigen Durchkontaktierungen 340, 342, 344 gebildet. In einigen Ausführungsformen kann die dritte ILD-Schicht 714 im Wesentlichen die gleiche sein wie die oben beschriebene erste ILD-Schicht 706. Obgleich die zweite ILD-Schicht 712 und die dritte ILD-Schicht 714 als getrennte ILD-Schichten veranschaulicht sind, können des Weiteren die zweite und die dritte ILD-Schicht 712, 714 in einigen Fällen auch als eine einzige Schicht ausgebildet sein. In verschiedenen Ausführungsformen können Metallleitungsöffnungen (zum Beispiel durch eine geeignete Kombination von Lithografie und Ätzen) zum Beispiel innerhalb der dritten ILD-Schicht 714 gebildet werden, um anschließend verschiedene metallische Interconnect-Leitungen abzuscheiden. Zum Beispiel können die Metallleitungen 304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7 innerhalb solcher Metallleitungsöffnungen der dritten ILD-Schicht 714 gebildet werden. FIG. veranschaulicht außerdem, dass die Metallleitungen 304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7 innerhalb derselben leitfähigen oder Interconnect-Schicht gebildet werden können. Zum Beispiel werden die Metallleitungen 304-2, 304-4, 304-6 über der darunterliegenden aktiven Region 304 (zum Beispiel der Source/Drain-Region) durch die leitfähigen Durchkontaktierungen 340, 342 bzw. 344 sowie durch die Metallschicht 602 (zum Beispiel den Source/Drain-Kontakt) gebildet und sind damit elektrisch verbunden. In einigen Ausführungsformen können die Metallleitungen 304-1, 304-2, 304-3, 304-4, 304-5, 304-6, 304-7 Kupfer, Aluminium oder andere geeignete Metalle oder Metalllegierungen enthalten. Es ist anzumerken, dass das Material, das zum Bilden einer oder mehrerer der ersten ILD-Schicht 706, der CESL 710, der zweiten ILD-Schicht 712 und der dritten ILD-Schicht 714 verwendet wird, ein dielektrisches Material mit niedrigem k-Wert enthalten kann, das benachbarte Metallschichten (zum Beispiel Metallleitungen, Metallkontakte und leitfähige Durchkontaktierungen) elektrisch voneinander isoliert. Wie oben besprochen, wird der effektive Bitleitungswiderstand reduziert, indem die mehreren Bitleitungen (zum Beispiel Metallleitungen 304-2, 304-4, 304-6) und die mehreren Bitleitungskontakte (zum Beispiel durch die mehreren leitfähigen Durchkontaktierungen 340, 342, 344) in der darunterliegenden aktiven Region 304 (zum Beispiel der Source/Drain-Region) angeordnet werden.
Die verschiedenen hier beschriebenen Ausführungsformen bieten eine Reihe von Vorteilen gegenüber dem Stand der Technik. Es versteht sich, dass im vorliegenden Text nicht unbedingt alle Vorteile besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist, und dass andere Ausführungsformen oder Vorteile bieten können. Als ein Beispiel umfassen im vorliegenden Text besprochene Ausführungsformen eine Halbleiterspeicherstruktur, die ein Design aufweist, das eine Programmwortleitungs-Gate-Verbindung (WLP-Gate-Verbindung) und eine Lesewortleitungs-Gate-Verbindung (WLR-Gate-Verbindung) direkt über einer aktiven Region bereitstellt und eine unabhängige Wortleitung für jedes Bit aufweist, wodurch ein effektiver Gate-Widerstand (oder ein effektiver Wortleitungswiderstand) verringert wird. In verschiedenen Ausführungsformen weist die offenbarte Halbleiterspeicherstruktur auch mehrere Bitleitungen und mehrere Bitleitungskontakte zu der darunterliegenden aktiven Region für jedes Bit auf, wodurch der effektive Bitleitungswiderstand verringert wird. Im Ergebnis des offenbarten Halbleiterspeicherstruktur-Designs wird der effektive Gate-Widerstand um mehr als eine Größenordnung reduziert, und es wird erwartet, dass sich der Zellenstrom (I_cell) um etwa das 1,3-fache verbessert. In einigen Beispielen sorgt der reduzierte Gate-Widerstand für einen im Wesentlichen vernachlässigbaren parasitären Spannungsabfall, der eine qualitativ hochwertige WLP-Spannung für eine gegebene Vorrichtung in einem Speicherarray gewährleistet. Darüber hinaus sorgt der verbesserte Zellenstrom für einen zuverlässigeren Betrieb von NVM-Vorrichtungen. Die verschiedenen im vorliegenden Text offenbarten Ausführungsformen sorgen somit für qualitativ hochwertigere und zuverlässigere Gate-Verbindungen, was wiederum zu einer verbesserten Leistung von Vorrichtungen und Schaltkreisen führt.
So beschrieb eine der Ausführungsformen der vorliegenden Offenlegung eine Halbleitervorrichtung, die eine erste Gate-Struktur aufweist, die über einer ersten aktiven Region ausgebildet wird. In einigen Ausführungsformen ist eine erste Metallleitung über, und senkrecht zu, der ersten Gate-Struktur angeordnet, wobei die erste Metallleitung elektrisch mit der ersten Gate-Struktur unter Verwendung einer ersten leitfähigen Durchkontaktierung verbunden ist, und wobei die erste leitfähige Durchkontaktierung über der ersten aktiven Region angeordnet ist. In einigen Beispielen enthält die Halbleitervorrichtung des Weiteren eine zweite Metallleitung und eine dritte Metallleitung, die beide parallel zu der ersten Metallleitung verlaufen und auf gegenüberliegenden Seiten der ersten Metallleitung angeordnet sind, wobei die zweite Metallleitung unter Verwendung einer zweiten leitfähigen Durchkontaktierung elektrisch mit einer Source/Drain-Region der ersten aktiven Region verbunden ist, und wobei die dritte Metallleitung unter Verwendung einer dritten leitfähigen Durchkontaktierung elektrisch mit der Source/Drain-Region der ersten aktiven Region verbunden ist.
In einer anderen der Ausführungsformen wird eine Halbleitervorrichtung besprochen, die eine Speicherzelle enthält, die eine aktive Region aufweist. In einigen Ausführungsformen wird eine erste Wortleitung über der aktiven Region gebildet, wobei eine Verbindung mit der ersten Wortleitung unter Verwendung einer ersten leitfähigen Durchkontaktierung, die über der aktiven Region angeordnet ist, hergestellt wird. In einigen Beispielen werden mehrere Bitleitungen unter Verwendung jeweiliger mehrerer leitfähiger Durchkontaktierungen elektrisch mit einem Source/Drain der aktiven Region verbunden.
In einer weiteren der Ausführungsformen wird eine Halbleitervorrichtung besprochen, die mehrere aktiven Regionen enthält, die mehreren Speicherzellen entsprechen. In einigen Ausführungsformen wird eine erste Programmwortleitung über den mehreren aktiven Regionen gebildet, wobei eine erste Verbindung mit der ersten Programmwortleitung unter Verwendung einer ersten leitfähigen Durchkontaktierung bereitgestellt wird, die über einer ersten aktiven Region der mehreren aktiven Regionen angeordnet ist, und wobei eine zweite Verbindung mit der ersten Programmwortleitung unter Verwendung einer zweiten leitfähigen Durchkontaktierung bereitgestellt wird, die über einer zweiten aktiven Region der mehreren aktiven Regionen angeordnet ist. In einigen Beispielen wird eine erste Mehrzahl von Bitleitungen unter Verwendung einer ersten Mehrzahl von leitfähigen Durchkontaktierungen elektrisch mit einer ersten Source/Drain-Region der ersten aktiven Region verbunden, und eine zweite Mehrzahl von Bitleitungen wird unter Verwendung einer zweiten Mehrzahl von leitfähigen Durchkontaktierungen elektrisch mit einer zweiten Source/Drain-Region der zweiten aktiven Region verbunden.
Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims

Halbleitervorrichtung, die aufweist: eine erste Gate-Struktur, die über einer ersten aktiven Region gebildet wird; eine erste Metallleitung, die über, und senkrecht zu, der ersten Gate-Struktur angeordnet ist, wobei die erste Metallleitung elektrisch mit der ersten Gate-Struktur unter Verwendung einer ersten leitfähigen Durchkontaktierung verbunden ist, und wobei die erste leitfähige Durchkontaktierung über der ersten aktiven Region angeordnet ist; und eine zweite Metallleitung und eine dritte Metallleitung, die beide parallel zu der ersten Metallleitung verlaufen und auf gegenüberliegenden Seiten der ersten Metallleitung angeordnet sind, wobei die zweite Metallleitung unter Verwendung einer zweiten leitfähigen Durchkontaktierung mit einer Source/Drain-Region der ersten aktiven Region elektrisch verbunden ist, und wobei die dritte Metallleitung unter Verwendung einer dritten leitfähigen Durchkontaktierung mit der Source/Drain-Region der ersten aktiven Region elektrisch verbunden ist.
Halbleitervorrichtung nach Anspruch 1, wobei die erste Gate-Struktur eine erste Programmwortzeile aufweist.
Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die zweite Metallleitung und die dritte Metallleitung Bitleitungen aufweisen.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die erste, die zweite und die dritte Metallleitung innerhalb derselben Interconnect-Schicht ausgebildet sind.
Halbleitervorrichtung nach Anspruch 4, wobei dieselbe Interconnect-Schicht eine Metall-0-Interconnect-Schicht (M0-Interconnect-Schicht) aufweist.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren eine über der Source/Drain-Region des ersten aktiven Region gebildete Metallschicht aufweist, wobei die zweite leitfähige Durchkontaktierung und die dritte leitfähige Durchkontaktierung beide über und in Kontakt mit der Metallschicht gebildet sind.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei mindestens eine der zweiten leitfähigen Durchkontaktierung und der dritten leitfähigen Durchkontaktierung über der ersten aktiven Region angeordnet ist.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren aufweist: eine zweite Gate-Struktur, die über der ersten aktiven Region ausgebildet ist, wobei die zweite Gate-Struktur parallel zu der ersten Gate-Struktur verläuft; und eine vierte Metallleitung, die über und senkrecht zu der zweiten Gate-Struktur angeordnet ist, wobei die vierte Metallleitung mit der zweiten Gate-Struktur unter Verwendung einer vierten leitfähigen Durchkontaktierung elektrisch verbunden ist, und wobei die vierte leitfähige Durchkontaktierung über der ersten aktiven Region angeordnet ist.
Halbleitervorrichtung nach Anspruch 8, wobei die zweite Gate-Struktur eine zweite Programmwortzeile aufweist.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die erste aktive Region einer ersten Speicherzelle zugeordnet ist und wobei die erste Speicherzelle eine erste Programmwortleitung, eine zweite Programmwortleitung, eine erste Lesewortleitung und eine zweite Lesewortleitung aufweist.
Halbleitervorrichtung, die umfasst: eine Speicherzelle, die eine aktive Region aufweist; eine erste Wortleitung, die über der aktiven Region gebildet ist, wobei eine Verbindung mit der ersten Wortleitung unter Verwendung einer ersten leitfähigen Durchkontaktierung bereitgestellt wird, die über der aktiven Region angeordnet ist; und mehrere Bitleitungen, die unter Verwendung jeweiliger mehrerer leitfähiger Durchkontaktierungen elektrisch mit einem Source/Drain der aktiven Region verbunden sind.
Halbleitervorrichtung nach Anspruch 11, wobei die Verbindung mit der ersten Wortleitung eine erste Metallleitung aufweist, die über der ersten Wortleitung angeordnet ist, und wobei die erste Metallleitung mit der ersten Wortleitung unter Verwendung der ersten leitfähigen Durchkontaktierung verbunden ist.
Halbleitervorrichtung nach Anspruch 12, wobei die erste Metallleitung und die mehreren Bitleitungen innerhalb derselben Interconnect-Schicht ausgebildet sind.
Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, wobei die mehreren Bitleitungen mindestens drei Bitleitungen aufweisen, die elektrisch mit dem Source/Drain der aktiven Region unter Verwendung von mindestens drei jeweiligen leitfähigen Durchkontaktierungen verbunden sind.
Halbleitervorrichtung nach einem der Ansprüche 11 bis 14, die des Weiteren eine über dem Source/Drain der aktiven Region gebildete Metallschicht aufweist, wobei die mehreren leitfähigen Durchkontaktierungen über, und in Kontakt mit, der Metallschicht gebildet sind.
Halbleitervorrichtung nach einem der Ansprüche 11 bis 15, wobei mindestens eine von mehreren leitfähigen Durchkontaktierungen über der aktiven Region angeordnet ist.
Halbleitervorrichtung nach einem der Ansprüche 11 bis 16, die des Weiteren umfasst: eine zweite Wortleitung, die über der aktiven Region ausgebildet ist, wobei eine Verbindung mit der zweiten Wortleitung unter Verwendung einer zweiten leitfähigen Durchkontaktierung bereitgestellt wird, die über der aktiven Region angeordnet ist.
Halbleitervorrichtung, die aufweist: mehrere aktive Regionen, die mehreren Speicherzellen entsprechen; eine erste Programmwortleitung, die über den mehreren aktiven Regionen gebildet ist, wobei eine erste Verbindung mit der ersten Programmwortleitung unter Verwendung einer ersten leitfähigen Durchkontaktierung bereitgestellt ist, die über einer ersten aktiven Region der mehreren aktiven Regionen angeordnet ist, und wobei eine zweite Verbindung mit der ersten Programmwortleitung unter Verwendung einer zweiten leitfähigen Durchkontaktierung bereitgestellt ist, die über einer zweiten aktiven Region der mehreren aktiven Regionen angeordnet ist; eine erste Mehrzahl von Bitleitungen, die mit einer ersten Source/Drain-Region der ersten aktiven Region unter Verwendung einer ersten Mehrzahl von leitfähigen Durchkontaktierungen elektrisch verbunden sind; und eine zweite Mehrzahl von Bitleitungen, die mit einer zweiten Source/Drain-Region der zweiten aktiven Region unter Verwendung einer zweiten Mehrzahl von leitfähigen Durchkontaktierungen elektrisch verbunden sind.
Halbleitervorrichtung nach Anspruch 18, wobei eine erste Speicherzelle aus den mehreren Speicherzellen die erste Verbindung mit der ersten Programmwortleitung und eine erste Verbindung mit einer ersten Lesewortleitung aufweist, und wobei eine zweite Speicherzelle aus den mehreren Speicherzellen die zweite Verbindung mit der ersten Programmwortleitung und eine zweite Verbindung mit der ersten Lesewortleitung aufweist.
Halbleitervorrichtung nach Anspruch 18 oder 19, wobei die mehreren Speicherzellen mehrere einmalig programmierbare (One-Time Programmable, OTP) nicht-flüchtige Speicherzellen (Non-Volatile Memory, NVM-Zellen) aufweisen.