TW202139392A - 半導體裝置 - Google Patents

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Abstract

半導體裝置包括形成在第一主動區上方的第一字元線。在一些實施例中，第一金屬線設置在第一字元線上方且垂直於第一字元線，其中第一金屬線使用第一導電通孔電性連接至第一字元線，並且第一導電通孔設置在第一主動區上方。在一些示例中，半導體裝置更包括第二金屬線和第三金屬線，第二金屬線和第三金屬線兩者平行於第一金屬線且設置在第一金屬線的兩側上，其中第二金屬線使用第二導電通孔電性連接至第一主動區的源極/汲極區，並且第淵金屬線使用第三導電通孔電性連接至第一主動區的源極/汲極區。

Description

半導體裝置
本揭露係關於一種半導體裝置，特別是減少了有效閘極電阻的半導體裝置。
在半導體記憶體裝置中，非揮發性記憶體(non-volatile memory；NVM)裝置可以用於儲存資料，即使關閉到記憶體裝置的電源。在各種示例中，除了其他類型的NVM裝置之外，NVM裝置可以包括唯讀存儲器(read only memory；ROM)、磁性記憶體、光學記憶體或快閃記憶體。不同類型的NVM裝置可以被寫入一次、幾次或多次。在被寫入一次之後無法重寫的NVM裝置稱為一次性寫入(one-time programmable；OTP)NVM裝置。OTP NVM設備由於與現有製程的兼容性、可微縮性(scalability)、可靠性和安全性而經常用於嵌入式NVM應用。依據目標應用、裝置要求、製成要求，可以使用浮動閘極(floating gate)、電子熔絲(e-fuse)或反熔絲(antifuse)技術來實現OTP NVM裝置。
無論用於實現OTP NVM裝置的技術如何，單元電流(Icell )在NVM裝置操作中都扮演重要的角色。舉例來說，降級(degraded)的單元電流可能導致裝置故障(例如：讀取失敗)。此外，已知寫入字元線(WLP)電壓與單元電流相關。在一些示例中，增加的閘極電阻可能導致不期望的寄生電壓降，這導致給定記憶體單元的降級WLP電壓，這可能導致降級的單元電流和裝置故障。
因此，現有技術並非在各個方面都令人滿意。
本揭露提供一種半導體裝置。半導體裝置包括第一閘極結構、第一金屬線、第二金屬線和一第三金屬線。第一閘極結構形成在第一主動區上方。第一金屬線設置在第一閘極結構上方，並且垂直於第一閘極結構，其中第一金屬線使用第一導電通孔電性連接至第一閘極結構，並且第一導電通孔設置在第一主動區上方。第二金屬線和一第三金屬線兩者平行於第一金屬線，並且設置在第一金屬線的兩側上，其中第二金屬線使用第二導電通孔電性連接至第一主動區的源極/汲極區，並且第三金屬線使用第三導電通孔電性連接至第一主動區的源極/汲極區。
本揭露提供一種半導體裝置。半導體裝置包括記憶體單元、第一字元線和複數位元線。記憶體單元包括主動區。第一字元線形成在主動區上方，其中使用設置在主動區上方的第一導電通孔提供到第一字元線的連接。位元線使用個別的複數導電通孔電性連接至主動區的源極/汲極。
本揭露提供一種半導體裝置。半導體裝置包括複數主動區、第一寫入字元線、複數第一位元線和複數第二位元線。主動區對應複數記憶體單元。第一寫入字元線形成在主動區上方，其中使用設置在主動區的第一主動區上方的第一導電通孔提供到第一寫入字元線的第一連接，並且使用設置在主動區的第二主動區上方的第二導電通孔提供到上第一寫入字元線的第二連接。第一位元線使用複數第一導電通孔電性連接至第一主動區的第一源極/汲極區。第二位元線使用複數第二導電通孔電性連接至第二主動區的第二源極/汲極區。
本揭露提供許多不同的實施例或範例以實施本揭露的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清楚的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
在半導體記憶體裝置中，非揮發性記憶體(non-volatile memory；NVM)裝置可以用於儲存資料，即使關閉到記憶體裝置的電源。NVM裝置可以包括唯讀存儲器(read only memory；ROM)、磁性記憶體、光學記憶體或快閃記憶體，其中各種類型的NVM裝置可以被寫入一次、幾次或多次。在被寫入一次之後無法重寫的NVM裝置稱為一次性寫入(OTP)NVM裝置。OTP NVM設備由於與現有製程的兼容性、可微縮性、可靠性和安全性而經常用於嵌入式NVM應用。依據目標應用、裝置要求、製成要求，可以使用浮動閘極、電子熔絲或反熔絲技術來實現OTP NVM裝置。無論用於實現OTP NVM裝置的技術如何，單元電流(Icell )在NVM裝置操作中都扮演重要的角色，這將在下面更詳細地討論。
在各種示例中，可以在後段(back-end-of-line；BEOL)的製程期間形成到個別NVM裝置的電性連接。在BEOL製程中，形成導電金屬互連層(例如：銅)的網路以連接半導體積體電路(integrated circuit；IC)的各種部件。導電金屬互連層的網路形成在層間介電(interlayer dielectric；ILD)材料內，層間介電材料可包括低K介電材料。ILD材料將相鄰的金屬互連層彼此電性隔離，相鄰的金屬互連層在給定的互連級(interconnect level)內，並且在互連層的相鄰級之間。舉例來說，常規地使用鑲嵌製程(例如單鑲嵌製程和雙鑲嵌製程)來製造多層互連結構。在鑲嵌製程中，溝槽和通孔形成在ILD層內部並穿過ILD層，並且被填充導電材料(例如：銅或銅基合金)，以在相鄰的互連層之間創建金屬化線和垂直導電路徑(通孔)。
現在參照第1圖的示例，其中顯示了半導體記憶體結構100的佈局圖。半導體記憶體結構100可以包括主動區102、104、106。在一些情況下，主動區102、104、106可以包括用於形成鰭式場效電晶體(fin field-effect transistor；FinFET)的鰭片結構。在一些示例中，主動區102、104、106還可包括可以在其內形成電晶體源極/汲極區的摻雜區(例如摻雜半導體區)。在一些情況下，可以使用離子佈質製程將摻雜物種(dopant specie)引入到主動區102、104、106內的半導體基板中。在各種情況下，主動區102、104、106可以在相同基板層或導電層內以彼此相同的高度設置。在一些實施例中，主動區102、104、106具有約50至70nm的寬度“W1”。
在一些實施例中，半導體記憶體結構100形成在可以包括矽基板的半導體基板上，並且可以包括各種層，包括形成在基板上的導電或絕緣層。如本技術領域中已知的，基板可以依據設計要求包括各種摻雜配置。基板也可以包括其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石。替代地，基板可以包括化合物半導體及/或合金半導體。此外，在一些實施例中，基板可以包括磊晶層(epi-layer)、基板可被應變以用於效能提升、基板可以包括絕緣體上矽(silicon-on-insulator；SOI)結構、及/或基板可以具有其他合適提升特徵。
在各種示例中，可以在半導體基板上形成隔離區(例如淺溝槽隔離(shallow trench isolation；STI)區)，以將相鄰的裝置(例如：電晶體、NVM裝置等)彼此隔離。這樣的隔離區可以由氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、低k介電質、其組合及/或本領域已知的其他合適材料組成。在一個實施例中，藉由在基板中蝕刻溝槽來形成隔離區。接著可以用隔離材料填充溝槽，然後進行化學機械研磨(chemical mechanical polishing；CMP)製程。然而，其他實施例也是可能的。在一些實施例中，隔離區可以包括具有一個或多個襯墊層的多層結構。
半導體記憶體結構100還可包括閘極結構108、110、112、114、116、118、120、122。如所顯示的，至少一些閘極結構形成在主動區102、104、106上方。舉例來說，可以在閘極結構與主動區102、104、106的交叉處形成電晶體陣列(例如：第1圖中所示的電晶體T1和T2)，其中電晶體陣列可以形成NMV記憶體陣列。因此，在各種情況下，閘極結構可以用作記憶體陣列的字元線。
在一些實施例中，閘極結構108、110、112、114、116、118、120、122可以包括閘極介電質和設置在閘極介電質上的閘極電極。在一些實施例中，閘極介電質可以包括界面層(例如氧化矽層(SiO2 )或氮氧化矽(SiON)的)。在一些示例中，閘極介電質包括高k介電層，例如氧化鉿(HfO2 )。替代地，高k介電層可以包括其他高k介電質，例如二氧化鈦(TiO2 )、氧化鉿鋯(HfZrO)、三氧化二鉭(Ta2 O3 )、矽酸鉿(HfSiO4 )、二氧化鋯(ZrO2 )、二氧化鋯矽(ZrSiO2 )、一氧化鑭(LaO)、一氧化鋁(AlO)、一氧化鋯(ZrO)、一氧化鈦(TiO)、五氧化二鉭(Ta2 O5 )、氧化釔(Y2 O3 )、鈦酸鍶(SrTiO3 (STO))、鈦酸鋇(BaTiO3 (BTO))、氧化鋇鋯(BaZrO)、氧化鉿鋯(HfZrO)、氧化鉿鑭(HfLaO)、矽氧化鉿(HfSiO)、矽氧化鑭(LaSiO)、矽氧化鋁(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、鈦酸鍶鋇((Ba，Sr)TiO3 (BST))、氧化鋁(Al2 O3 )、氮化矽(Si3 N4 )、氮氧化物(SiON)、其組合或其他合適材料。在其他實施例中，閘極介電質可以包括二氧化矽或其他合適介電質。在各種實施例中，閘極電極包括導電層，例如鎢(W)、鈦(Ti)、氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、鉭(Ta)、氮化鉭(TaN)、氮化鎢(WN)、錸(Re)、銥(Ir)、釕(Ru)、鉬(Mo)、鋁(Al)、銅(Cu)、鈷(Co)、矽化鈷(CoSi)、鎳(Ni)、矽化鎳(NiSi)、其組合及/或其他合適組成。在一些實施例中，閘極電極可替代地或額外地包括多晶矽層。在一些實施例中，側壁間隔物形成在閘極結構的側壁上。這樣的側壁間隔物可以包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽或其組合。
半導體記憶體結構100還包括形成在相同導電/互連層內的金屬線124、126、128、130、132、134、136。在一些實施例中，金屬線可以形成在第零金屬(metal-0；M0)互連層內。金屬線可以包括銅、鋁或其他合適金屬或金屬合金。如第1圖所示，金屬線124可以藉由導電通孔138電性連接至下方的閘極結構112，以提供第一寫入字元線(WLP0)節點，並且金屬線132可以藉由導電通孔140電性連接至下方的閘極結構118，以提供第二寫入字元線(WLP1)節點。此外，金屬線136可以藉由導電通孔142電性連接至下方的閘極結構114，以提供第一讀取字元線(WLR0)節點，並且金屬線128可以藉由導電通孔144電性連接至下方的閘極結構116，以提供第二讀取字元線(WLR1)節點。舉例來說，金屬線124、128、132、136可具有約30至50nm的寬度“W2”。在一些情況下，導電通孔138、140、142、144的面積為約50至200nm2 。
在一些示例中，金屬線126可以藉由導電通孔146電性連接至下方的主動區102(例如：其可以包括下方的源極/汲極區)、金屬線130可以藉由導電通孔148電性連接至下方的主動區104、以及金屬線134可以藉由導電通孔150電性連接至下方的主動區106。因此，金屬線126、130、134可以用作記憶體陣列的位元線。在一些實施例中，位元線(金屬線126、130、134)具有約50至70nm的寬度“W3”。在一些情況下，導電通孔146、148、150的面積為約400至700nm2 。另外，在一些實施例中，連接至閘極結構和相鄰位元線的金屬線之間(例如：金屬線124與126之間)的間距“S1”為約40至75nm。
如前面所述，單元電流(Icell )在NVM裝置操作中扮演重要的角色，並且降級的單元電流可能會導致裝置故障(例如：讀取失敗)。已知字元線寫入(WLP)電壓與單元電流相關。此外，在一些示例中，增加的閘極電阻會導致不期望的寄生電壓降，這導致記憶體陣列中的給定裝置的降級WLP電壓，這可能導致降級的單元電流和裝置故障。參考第1圖的示例，考慮在WLP0節點施加寫入電壓“V1”的情況。在一些示例中，所施加的寫入電壓“V1”可能足以在電晶體T1寫入第一位元。然而，至少部分地由於先進的半導體技術的高度微縮尺寸，在WLP0節點和電晶體T2之間可能存在很大的字元線電阻“R1”。在一些實施例中，電阻“R1”可以等於或大於約10千歐姆(kΩ)。電阻“R1”尤其可能導致施加的寫入電壓“V1”下降，使得電晶體T2上的字元線寫入電壓“V2”小於“V1”；以及使得電壓“V2”不足以在電晶體T2寫入第二位元。由於電晶體T2的寫入失敗，後續電晶體T2的讀取操作也將失敗。在各種情況下，當所施加的WLP電壓用於寫入兩個或多個位元(例如：沿著給定字元線的兩個或多個電晶體)時，可能出現與增加的字元線電阻相關的上述問題。
第2圖顯示了半導體記憶體結構100的一部分的等效電路的電路圖200。舉例來說，電路圖200顯示了WLP0節點(在其中施加了寫入電壓“V1”)、字元線電阻“R1”和在電晶體T2的閘極的降級電壓“V2”。電路圖200還顯示了在電晶體T3的閘極的第一讀取字元線(WLR0)節點、選擇“ SEL”閘極輸入和位元線節點“BL”(例如：導電通孔148連接至金屬線130 )。如上面所述，由於字元線電阻“R1”，電壓“V2”可能不足以寫入電晶體T2。因此，在一些實施例中，後續電晶體T2的讀取操作將導致單元電流(Icell)和讀取失敗。在各種實施例中，單元電流(Icell )也可能由於單一位元線(例如：金屬線126)和單一位元線接點(contact)(例如：導電通孔146)而降級，它們自身由於其高度微縮尺寸而遭受增加的電阻。
本揭露的實施例提供了優於現有技術的優點，儘管應理解其他實施例可以提供不同的優點，在此處不必討論所有優點，並且所有實施例都不需要特定的優點。舉例來說，此處所討論的實施例包括具有設計的半導體記憶體結構，該設計在主動區上方直接提供寫入字元線(WLP)和讀取字元線(WLR)閘極連接，並且包括用於每一個位元的獨立字元線，因此減少了有效閘極電阻(或有效字元線電阻)。在各種實施例中，所揭露的半導體記憶體結構還包括複數位元線和到下方的主動區的複數位元線接點(用於每一個位元)，因此減小了有效位元線電阻。作為所揭露的半導體記憶體結構設計的結果，有效閘極電阻減小了超過一個數量級，並且單元電流(Icell )有望提高約1.3倍。在一些示例中，減小的閘極電阻提供了大抵可忽略的寄生電壓降，其確保了用於記憶體陣列中的給定裝置的高品質WLP電壓。此外，提高的單元電流提供了更可靠的NVM裝置操作。在一些實施例中，此處揭露的半導體記憶體結構包括OTP NVM裝置。然而，在一些情況下，半導體記憶體結構在一些情況下可以包括其他類型的NVM裝置。下面提供了本揭露的實施例的額外細節，並且額外的益處及/或其他優點對於受益於本揭露的本技術領域中具有通常知識者將變得顯而易見。
現在參照第3圖，顯示了根據一些實施例的半導體記憶體結構300的佈局圖。半導體記憶體結構300可以包括主動區302、304、306。在一些情況下，主動區302、304、306可以包括用於形成FinFET的鰭片結構。在一些示例中，主動區302、304、306還可包括可以在其內形成電晶體源極/汲極區的摻雜區(例如摻雜半導體區)，如上面所述。在各種情況下，主動區302、304、306可以在相同基板層或導電層內以彼此相同的高度設置。在一些實施例中，主動區302、304、306具有在約60至150nm的範圍內的寬度“W1”。
在一些實施例中，與上面參照半導體記憶體結構100所討論的基板相似，半導體記憶體結構300形成在半導體基板上。半導體記憶體結構300還可包括形成在半導體基板上的隔離區(例如：STI區)，以將相鄰的裝置(例如；電晶體、NVM裝置等)彼此隔離。
半導體記憶體結構300還可以包括閘極結構308、310、312、314、316、318、320、322。如所顯示的，至少一些閘極結構形成在主動區302、304、306上方。舉例來說，可以在閘極結構與主動區302、304、306的交叉處形成電晶體陣列，其中電晶體陣列可以形成NMV記憶體陣列。因此，在各種情況下，閘極結構可以用作記憶體陣列的字元線。在一些實施例中，閘極結構308、310、312、314、316、318、320、322可包括閘極介電質，設置在閘極介電質上的閘極電極、以及側壁間隔物，如上面所述。
與半導體記憶體結構100相反，半導體記憶體結構100包括跨越三個不同主動區102、104、106的七個金屬線(金屬線124、126、128、130、132、134、136)，在一些實施例中的半導體記憶體結構300包括用於主動區302、304、306中之每一者的七條金屬線，以減小有效的閘極電阻和位元線電阻，如下面更詳細的討論。舉例來說，第3圖所示，半導體記憶體結構300包括形成在相同導電/互連層內(例如：在M0互連層內)的金屬線302-1、302-2、302-3、302-4、302-5、302-6、302-7，其每一者與主動區302相關。相似地，半導體記憶體結構300包括形成在相同導電/互連層內的金屬線304-1、304-2、304-3、304-4、304-5、304-6、304-7(其每一者與主動區304相關)，以及形成在相同導電/互連層內的金屬線306-1、306-2、306-3、306-4、306-5、306-6、306-7(其每一者與主動區306相關)。與主動區302、304、306中的每一者相關的金屬線可以包括銅、鋁或其他合適金屬或金屬合金。如下面所述，金屬線的寬度和間距已經微縮以提供複數位元線和位元線接點(連接至每一個主動區302、304、306)以減小位元線電阻。此外，如下面所述，每一個主動區302、304、306包括它們自己的WLP和WLR閘極連接(用於每一個主動區302、304、306，表示為WLP0、WLP1、WLR0和WLR1)，以減小閘極電阻(或字元線電阻)，並且確保適當的NVM裝置操作。藉由為每一個主動區302、304、306提供專用的WLP和WLR閘極連接，可以減輕與高字元線電阻相關的問題(例如：降級的寫入電壓)。舉例來說，在一些實施例中，專用WLP閘極連接可以用於沿著給定的字元線寫入單一位元(單一電晶體)，因此確保該位元適當寫入。
如第3圖所示，並且關於主動區302，金屬線302-3可以藉由導電通孔326電性連接至下方的閘極結構312，以提供第一寫入字元線(WLP0)節點，並且金屬線302-5可以藉由導電通孔328電性連接至下方的閘極結構318，以提供第二寫入字元線(WLP1)節點。此外，金屬線302-1可以藉由導電通孔330電性連接至下方的閘極結構314，以提供第一讀取字元線(WLR0)節點，並且金屬線302-7可以藉由導電通孔332電性連接至下方的閘極結構316，以提供第二讀取字元線(WLR1)節點。
關於主動區304，金屬線304-3可以藉由導電通孔356電性連接至下方的閘極結構312，以提供第一寫入字元線(WLP0)節點，並且金屬線304-5可以藉由導電通孔358電性連接至下方的閘極結構318，以提供第二寫入字元線(WLP1)節點。此外，金屬線304-1可以藉由導電通孔360電性連接至下方的閘極結構314，以提供第一讀取字元線(WLR0)節點，並且金屬線304-7可以藉由導電通孔362電性連接至下方的閘極結構316，以提供第二讀取字元線(WLR1)節點。
參照主動區306，金屬線306-3可以藉由導電通孔366電性連接至下方的閘極結構312，以提供第一寫入字元線(WLP0)節點，並且金屬線306-5可以藉由導電通孔368電性連接至下方的閘極結構318，以提供第二寫入字元線(WLP1)節點。此外，金屬線306-1可以藉由導電通孔370電性連接至下方的閘極結構314，以提供第一讀取字元線(WLR0)節點，並且金屬線306-7可以藉由導電通孔372電性連接至下方的閘極結構316，以提供第二讀取字元線(WLR1)節點。
關於位元線，金屬線302-2、302-4、302-6可以個別藉由導電通孔334、336、338電性連接至下方的主動區302(例如：其可包括下方的源極/汲極區)、金屬線304-2、304-4、304-6可以個別藉由導電通孔340、342、344電性連接至下方的主動區304(例如：其可包括下方的源極/汲極區)、以及金屬線306-2、306-4、306-6可以個別藉由導電通孔346、348、350電性連接至下方的主動區306(例如：其可包括下方的源極/汲極區)。下面參照第7圖進一步顯示藉由各種導電通孔將金屬線連接到下方的主動區302、304、306的連接。金屬線302-2、302-4、302-6因此可以用作與主動區302相關的記憶體裝置的位元線、金屬線302-4、304-4、304-6可以用作與主動區304相關的記憶體裝置的位元線、以及金屬線306-2、306-4、306-6因此可以用作與主動區306相關的記憶體裝置的位元線。藉由對主動區302、304、306中的每一者提供複數位元線和位元線接點，減小了位元線電阻。
第4圖提供了半導體記憶體結構300的部分324的放大圖。在一些實施例中，部分324可以被描述為半導體記憶體結構300的記憶體單元。因此，舉例來說，第3圖所示的半導體記憶體結構300可以包括記憶體單元陣列。部分324顯示了閘極結構308、310、312、314、316、318、320、322、主動區304、以及在相同導電/互連層內(例如：在M0層內)形成的金屬線304-1、304-2、304-3、304-4、304-5、304-6、304-7，以及與主動區304相關的寫入字元線節點(WLP0、WLP1)和讀取字元線節點(WLR0、WLR1)。第4圖還顯示了切割金屬區402。在一些示例中，切割金屬區402包括用於將與相鄰主動區(例如：主動區302、304、306)的源極/汲極區域接觸的金屬層電性隔離的介電區。
在一些實施例中，並且仍參照第4圖，每一個金屬線304-1、304-2、304-3、304-4、304-5、304-6、304-7(以及與主動區302、306相關的對應金屬線)具有約10至30nm的寬度“W4”，並且相鄰金屬線之間的間距“S2”為約10至30nm。在一些情況下，接觸字元線的導電通孔356、358、360、362(以及與主動區302、306的WLP0、WLP1和WLR0、WLR1相關的對應導電通孔)的面積為約50至200nm2 。在一些情況下，導電通孔340、342、344(以及與主動區302、306的位元線相關的對應導電通孔) 的面積為約400至700nm2 。與上面參照半導體記憶體結構100討論的金屬線的尺寸相反，與半導體記憶體結構300相關的金屬線的寬度和間距已經微縮以提供複數位元線和位元線接點(連接至每一個主動區302、304、306)以減小位元線電阻。
第5圖顯示了半導體記憶體結構300的部分324的等效電路的電路圖500。舉例來說，電路圖500顯示了在電晶體T1’的閘極的WLP0節點、在電晶體T2’的閘極的WLR0節點、在電晶體T3’的閘極的WLP1節點、在電晶體T4’的閘極的WLR1節點、以及位元線節點“BL” (例如：個別連接至金屬線304-2、304-4、304-6的導電通孔340、342、344)。在一些實施例中，第5圖的電路可以用於可靠地儲存兩個位元，對應WLP0和WLR0的“bit0”以及對應WLP1和WLR1的“bit1”。
現在參照第6圖和第7圖，它們提供了有關半導體記憶體結構300的配置的更多細節。然而，第6圖還顯示了金屬層602，其用於接觸主動區(例如：主動區302、304、306)內的源極/汲極區。因此，在一些實施例中，金屬層602可以被稱為源極/汲極接點或源極/汲極接點金屬層。舉例來說，切割金屬區402可以用於將與相鄰主動區(例如：主動區302、304、306)的源極/汲極區接觸的金屬層602電性隔離。第7圖提供了沿著與由第6圖的剖面AA’所定義的平面大抵平行的平面的半導體記憶體結構300的剖面圖。
參照第7圖，沿著半導體記憶體結構300的剖面AA’的剖面圖提供了到下方的主動區的位元線接點的示意圖。具體來說，剖面AA’顯示了主動區304，其可以包括源極/汲極區。在一些實施例中，隔離區704(例如：STI區)可以形成相鄰於主動區304，以將相鄰的主動區或裝置(例如：電晶體、NVM裝置等)彼此隔離。在半導體記憶體結構300包括FinFET裝置的實施例中，主動區304可以包括鰭片結構，鰭片結構具有在鰭片結構中、在鰭片結構上及/或圍繞鰭片結構形成的磊晶源極/汲極特徵。第7圖還顯示了第一層間介電(ILD)層706，在其中可以形成(例如：藉由微影和蝕刻的合適組合)用於後續沉積源極/汲極接點金屬(例如：金屬層602)的開口。舉例來說，第一ILD層706可以包括材料，材料例如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、氟矽酸鹽玻璃(fluorosilicate glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)及/或其他合適介電材料。
在各種實施例中，金屬層602可以形成在第一ILD層706的開口內，以提供到主動區304(例如：包括源極/汲極區)的電性接點(electrical contact)。在一些示例中，金屬層602可以包括鎢(W)、銅(Cu)、鈷(Co)、釕(Ru)、鋁(Al)、銠(Rh)、鉬(Mo)、鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、矽化物或其他合適導電材料。在一些情況下，可以在金屬層602的形成之前執行矽化製程，以提供夾設於主動區304和金屬層602之間的矽化物層，以提供低電阻接點(low resistance contact)。在一些示例中，可以在其中形成金屬層602的第一ILD層706的開口的側壁表面上形成黏合或阻擋層708。在一些情況下，黏合或阻擋層708可以包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)或其他合適材料。
在一些實施例中，金屬層602可以具有如第7圖所示的錐形的側壁輪廓(tapered sidewall profile)，其中錐形的側壁的頂部可以橫向延伸超過由主動區304的側邊緣(lateral edge)707定義的平面。在一些示例中，並且因為金屬層602的一部分可以延伸超過主動區304的側邊緣707，導電通孔(例如：導電通孔340、344)和與導電通孔連接的個別金屬線(例如：金屬線304-2和304-6)將可靠地提供與金屬層602的電性連接，即使導電通孔及其個別的金屬線自身部分地或完全地設置在主動區304的側邊緣707所定義的平面之外/超過在主動區304的側邊緣707所定義的平面。在一些情況下，可以成長在(FinFET裝置的)鰭片結構中、在鰭片結構上及/或圍繞鰭片結構形成的磊晶源極/汲極特徵，使得它們橫向延伸超過主動區304的側邊緣707所定義的平面。在這樣的情況下，金屬層602可以具有或可以不具有錐形的側壁輪廓，並且金屬層602可以形成在磊晶源極/汲極特徵上方，包括在磊晶源極/汲極特徵延伸超過由主動區304的側邊緣707定義的平面的部分上方。因此，再次，因為金屬層602的一部分可以延伸超過主動區304的側邊緣707，導電通孔和與導電通孔連接的個別金屬線將可靠地提供與金屬層602的電性連接，即使導電通孔及其個別的金屬線部分地或完全地設置在主動區304的側邊緣707所定義的平面之外/超過在主動區304的側邊緣707所定義的平面。
如第7圖進一步所示，在金屬層602上方形成接點蝕刻停止層(contact etch stop layer；CESL)710，並且在CESL 710上方形成第二ILD層712。舉例來說，CESL 710可以包括鈦(Ti)、氮化鈦(TiN)、碳化鈦(TiC)、氮碳化鈦(TiCN)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、鎢(W)、氮化鎢(WN)、碳化鎢(WC)、氮碳化鎢(WCN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭鋁(TaAlC)、氮碳化鈦鋁(TiAlCN)或其組合。在一些實施例中，第二ILD層712可以與上面所述的第一ILD層706大抵相同。可以在第二ILD層712和CESL 710內形成接點通孔開口(例如：藉由微影和蝕刻的合適組合)，以後續沉積接點通孔金屬層(也稱為導電通孔)。舉例來說，可以在這種接點通孔開口內形成導電通孔340、342、344，以提供到金屬層602的電性接點(例如：源極/汲極接點)。在一些情況下，導電通孔340、342、344(以及此處討論的其他導電通孔)可以包括鎢(W)、銅(Cu)、鈷(Co)、釕(Ru)、鋁(Al)、銠(Rh)、鉬(Mo)、鉭(Ta)、鈦(Ti)或其他導電材料。
在一些實施例中，第三ILD層714形成在第二ILD層712上方以及導電通孔340、342、344上方。在一些實施例中，第三ILD層714可以與上面所述的第一ILD層706大抵相同。此外，儘管第二ILD層712和第三ILD層714被示為分開的ILD層，但是在一些情況下，第二ILD層712和第三ILD層714可以形成為單層。在各種實施例中，可以在第三ILD層714內形成金屬線開口(例如：藉由微影和蝕刻的合適組合)，以後續沉積各種金屬互連線。舉例來說，金屬線304-1、304-2、304-3、304-4、304-5、304-6、304-7可以形成在這種第三ILD層714的金屬線開口內。第7圖還顯示了金屬線304-1、304-2、304-3、304-4、304-5、304-6、304-7可以形成在相同的導電/互連層內。舉例來說，金屬線304-2、304-4、304-6形成在下方的主動區304(例如：源極/汲極區)上方，並且藉由個別的導電通孔340、342、344以及藉由金屬層602(例如：源極/汲極接點)電性連接至下方的主動區304。在一些實施例中，金屬線304-1、304-2、304-3、304-4、304-5、304-6、304-7可以包括銅、鋁或其他合適金屬或金屬合金。值得注意的是，用於形成第一ILD層706、CESL 710、第二ILD層712和第三ILD層714的一或多個的材料可以包括低K介電材料，其將相鄰的金屬層(例如：金屬線、金屬接點和導電通孔)彼此電性隔離。如上面所述，藉由提供複數位元線(例如：金屬線304-2、304-4、304-6)和到下方的主動區304(例如：源極/汲極區)的複數位元線接點(例如：藉由複數導電通孔340、342、344)，有效位元線電阻減小。
此處描述的各種實施例提供了優於現有技術的多個優點。應理解在此處不必討論所有優點，對於所有實施例不需要特定的優點，並且其他實施例可以提供不同的優點。作為一個示例，此處所討論的實施例包括具有設計的半導體記憶體結構，該設計在主動區上方直接提供寫入字元線(WLP)和讀取字元線(WLR)閘極連接，並且包括用於每一個位元的獨立字元線，因此減少了有效閘極電阻(或有效字元線電阻)。在各種實施例中，所揭露的半導體記憶體結構還包括複數位元線和到下方的主動區的複數位元線接點(用於每一個位元)，因此減小了有效位元線電阻。作為所揭露的半導體記憶體結構設計的結果，有效閘極電阻減小了超過一個數量級，並且單元電流(Icell )有望提高約1.3倍。在一些示例中，減小的閘極電阻提供了大抵可忽略的寄生電壓降，其確保了用於記憶體陣列中的給定裝置的高品質WLP電壓。此外，提高的單元電流提供了更可靠的NVM裝置操作。因此，此處揭露的各種實施例提供了更高品質和更穩固的閘極連接，這進一步提供了提升的裝置和電路效能。
因此，本揭露的實施例中之一者描述了一種半導體裝置，其包括形成在第一主動區上方的第一閘極結構。在一些實施例中，第一金屬線設置在第一閘極結構上方，並且垂直於第一閘極結構，其中第一金屬線使用第一導電通孔電性連接至第一閘極結構，並且第一導電通孔設置在第一主動區上方。在一些示例中，半導體裝置更包括第二金屬線和第三金屬線，第二金屬線和第三金屬線兩者平行於第一金屬線，並且設置在第一金屬線的兩側上，其中第二金屬線使用第二導電通孔電性連接至第一主動區的源極/汲極區，並且第三金屬線使用第三導電通孔電性連接至第一主動區的源極/汲極區。
在一些實施例中，第一閘極結構包括第一寫入字元線。
在一些實施例中，第二金屬線和第三金屬線包括位元線。
在一些實施例中，第一金屬線、第二金屬線和第三金屬線形成在相同的互連層內。
在一些實施例中，相同的互連層包括第零金屬互連層。
在一些實施例中，半導體裝置更包括形成在第一主動區的源極/汲極區上方的金屬層，其中第二金屬線和第三金屬線兩者形成在金屬層上方，並且與金屬層接觸。
在一些實施例中，第二導電通孔和第三導電通孔中的至少一者設置在第一主動區上方。
在一些實施例中，半導體裝置，更包括第二閘極結構，形成在第一主動區上方，其中第二閘極結構平行於第一閘極結構；以及第四金屬線，設置在第二閘極結構上方，並且垂直於第二閘極結構，其中第四金屬線使用第四導電通孔電性連接至第二閘極結構，並且第四導電通孔設置在第一主動區上方。
在一些實施例中，第二閘極結構包括第二寫入字元線。
在一些實施例中，第一主動區與第一記憶體單元相關，並且第一記憶體單元包括第一寫入字元線、第二寫入字元線、第一讀取字元線和第二讀取字元線。
在另一個實施例中，討論了一種半導體裝置，其包括具有主動區的記憶體單元。在一些實施例中，在主動區上方形成第一字元線，其中使用設置在主動區上方的第一導電通孔提供到第一字元線的連接。在一些示例中，複數位元線電性使用個別的複數導電通孔(a respective plurality of conductive vias)連接到主動區的源極/汲極。
在一些實施例中，到第一字元線的上述連接包括設置在第一字元線上方的第一金屬線，並且第一金屬線使用第一導電通孔連接至第一字元線。
在一些實施例中，第一金屬線和位元線形成在相同的互連層內。
在一些實施例中，位元線包括至少三個位元線，其使用個別的至少三個導電通孔電性連接至主動區的上源極/汲極。
在一些實施例中，半導體裝置更包括形成在主動區的源極/汲極上方的金屬層，其中導電通孔形成在金屬層上方，並且與金屬層接觸。
在一些實施例中，導電通孔中的至少一者設置在主動區上方。
在一些實施例中，半導體裝置更包括第二字元線，形成在主動區上方，其中使用設置在主動區上方的第二導電通孔提供到第二字元線的連接。
在又一個實施例中，討論了一種半導體裝置，其包括對應複數記憶體單元的複數主動區。在一些實施例中，在主動區上方形成第一寫入字元線，其中使用設置在複數主動區中的第一主動區上方的第一導電通孔提供到第一寫入字元線的第一連接，並且使用設置在複數主動區的第二主動區上方的第二導電通孔提供到第一寫入字元線的第二連接。在一些示例中，複數第一位元線使用複數第一導電通孔電性連接至第一主動區的第一源極/汲極區，並且複數第二位元線使用複數第二導電通孔電性連接至第二主動區的第二源極/汲極區。
在一些實施例中，記憶體單元的第一記憶體單元包括到第一寫入字元線的第一連接和到第一讀取字元線的第三連接，並且記憶體單元的第二記憶體單元包括到第一寫入字元線的第二連接和到第一讀取字元線的第四連接。
在一些實施例中，記憶體單元包括複數一次性可寫入非揮發性記憶體單元。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:半導體記憶體結構 102:主動區 104:主動區 106:主動區 108:閘極結構 110:閘極結構 112:閘極結構 114:閘極結構 116:閘極結構 118:閘極結構 120:閘極結構 122:閘極結構 124:金屬線 126:金屬線 128:金屬線 130:金屬線 132:金屬線 134:金屬線 136:金屬線 138:導電通孔 140:導電通孔 142:導電通孔 144:導電通孔 146:導電通孔 148:導電通孔 150:導電通孔 T1:電晶體 T2:電晶體 T3:電晶體 V1:寫入電壓/電壓 V2:寫入電壓/電壓 R1:字元線電阻/電阻 W1:寬度 W2:寬度 W3:寬度 S1:間距 WLP0:第一寫入字元線 WLP1:第二寫入字元線 WLR0:第一讀取字元線 WLR1:第二讀取字元線 200:電路圖 SEL:選擇 BL:位元線節點 300:半導體記憶體結構 302:主動區 304:主動區 306:主動區 308:閘極結構 310:閘極結構 312:閘極結構 314:閘極結構 316:閘極結構 318:閘極結構 320:閘極結構 322:閘極結構 302-1:金屬線 302-2:金屬線 302-3:金屬線 302-4:金屬線 302-5:金屬線 302-6:金屬線 302-7:金屬線 304-1:金屬線 304-2:金屬線 304-3:金屬線 304-4:金屬線 304-5:金屬線 304-6:金屬線 304-7:金屬線 306-1:金屬線 306-2:金屬線 306-3:金屬線 306-4:金屬線 306-5:金屬線 306-6:金屬線 306-7:金屬線 324:部分 326:導電通孔 328:導電通孔 330:導電通孔 332:導電通孔 334:導電通孔 336:導電通孔 338:導電通孔 340:導電通孔 342:導電通孔 344:導電通孔 346:導電通孔 348:導電通孔 350:導電通孔 356:導電通孔 358:導電通孔 360:導電通孔 362:導電通孔 366:導電通孔 368:導電通孔 370:導電通孔 372:導電通孔 402:切割金屬區 S2:間距 W4:寬度 T1’:電晶體 T2’:電晶體 T3’:電晶體 T4’:電晶體 500:電路圖 602:金屬層 AA’:剖面 704:隔離區 706:第一層間介電層 707:側邊緣 708:黏合或阻擋層 710:接點蝕刻停止層 712:第二層間介電層 714:第三層間介電層
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1圖是半導體記憶體結構的佈局圖； 第2圖顯示了第1圖的半導體記憶體結構的一部分的等效電路的電路圖； 第3圖是根據一些實施例的半導體記憶體結構的佈局圖； 第4圖根據一些實施例提供了第3圖的半導體記憶體結構的一部分的示意圖； 第5圖根據一些實施例顯示了第4圖所示的半導體記憶體結構的一部分的等效電路的電路圖； 第6圖根據一些實施例提供了第3圖的半導體記憶體結構的一部分的示意圖，更包括了源極/汲極金屬層；以及 第7圖根據一些實施例提供了沿著與由第6圖的剖面AA’定義的平面大抵平行的平面的第6圖的半導體記憶體結構的剖面圖。
無
BL:位元線節點
WLP0:第一寫入字元線
WLP1:第二寫入字元線
WLR0:第一讀取字元線
WLR1:第二讀取字元線
300:半導體記憶體結構
302~306:主動區
308~322:閘極結構
302-1~302-7:金屬線
304-1~304-7:金屬線
306-1~306-7:金屬線
324:部分
326~372:導電通孔

Claims (20)

  1. 一種半導體裝置，包括： 一第一閘極結構，形成在一第一主動區上方； 一第一金屬線，設置在上述第一閘極結構上方，並且垂直於上述第一閘極結構，其中上述第一金屬線使用一第一導電通孔電性連接至上述第一閘極結構，並且上述第一導電通孔設置在上述第一主動區上方；以及 一第二金屬線和一第三金屬線，兩者平行於上述第一金屬線，並且設置在上述第一金屬線的兩側上，其中上述第二金屬線使用一第二導電通孔電性連接至上述第一主動區的一源極/汲極區，並且上述第三金屬線使用一第三導電通孔電性連接至上述第一主動區的上述源極/汲極區。
  2. 如請求項1之半導體裝置，其中上述第一閘極結構包括一第一寫入字元線。
  3. 如請求項1之半導體裝置，其中上述第二金屬線和上述第三金屬線包括位元線。
  4. 如請求項1之半導體裝置，其中上述第一金屬線、上述第二金屬線和上述第三金屬線形成在相同的一互連層內。
  5. 如請求項4之半導體裝置，其中相同的上述互連層包括第零金屬互連層。
  6. 如請求項1之半導體裝置，更包括形成在上述第一主動區的上述源極/汲極區上方的一金屬層，其中上述第二金屬線和上述第三金屬線兩者形成在上述金屬層上方，並且與上述金屬層接觸。
  7. 如請求項1之半導體裝置，其中上述第二導電通孔和上述第三導電通孔中的至少一者設置在上述第一主動區上方。
  8. 如請求項1之半導體裝置，更包括： 一第二閘極結構，形成在上述第一主動區上方，其中上述第二閘極結構平行於上述第一閘極結構；以及 一第四金屬線，設置在上述第二閘極結構上方，並且垂直於上述第二閘極結構，其中上述第四金屬線使用一第四導電通孔電性連接至上述第二閘極結構，並且上述第四導電通孔設置在上述第一主動區上方。
  9. 如請求項8之半導體裝置，其中上述第二閘極結構包括一第二寫入字元線。
  10. 如請求項1之半導體裝置，其中上述第一主動區與一第一記憶體單元相關，並且上述第一記憶體單元包括一第一寫入字元線、一第二寫入字元線、一第一讀取字元線和一第二讀取字元線。
  11. 一種半導體裝置，包括： 一記憶體單元，包括一主動區； 一第一字元線，形成在上述主動區上方，其中使用設置在上述主動區上方的一第一導電通孔提供到上述第一字元線的一連接；以及 複數位元線，使用個別的複數導電通孔電性連接至上述主動區的一源極/汲極。
  12. 如請求項11之半導體裝置，其中到上述第一字元線的上述連接包括設置在上述第一字元線上方的一第一金屬線，並且上述第一金屬線使用上述第一導電通孔連接至上述第一字元線。
  13. 如請求項12之半導體裝置，其中上述第一金屬線和上述位元線形成在相同的一互連層內。
  14. 如請求項11之半導體裝置，其中上述位元線包括至少三個位元線，其使用個別的至少三個導電通孔電性連接至上述主動區的上述源極/汲極。
  15. 如請求項11之半導體裝置，更包括形成在上述主動區的上述源極/汲極上方的一金屬層，其中上述導電通孔形成在上述金屬層上方，並且與上述金屬層接觸。
  16. 如請求項11之半導體裝置，其中上述導電通孔中的至少一者設置在上述主動區上方。
  17. 如請求項11之半導體裝置，更包括： 一第二字元線，形成在上述主動區上方，其中使用設置在上述主動區上方的一第二導電通孔提供到上述第二字元線的一連接。
  18. 一種半導體裝置，包括： 複數主動區，對應複數記憶體單元； 一第一寫入字元線，形成在上述主動區上方，其中使用設置在上述主動區的一第一主動區上方的一第一導電通孔提供到上述第一寫入字元線的一第一連接，並且使用設置在上述主動區的一第二主動區上方的一第二導電通孔提供到上述第一寫入字元線的一第二連接； 複數第一位元線，使用複數第一導電通孔電性連接至上述第一主動區的一第一源極/汲極區；以及 複數第二位元線，使用複數第二導電通孔電性連接至上述第二主動區的一第二源極/汲極區。
  19. 如請求項18之半導體裝置，其中上述記憶體單元的一第一記憶體單元包括到上述第一寫入字元線的上述第一連接和到一第一讀取字元線的一第三連接，並且上述記憶體單元的一第二記憶體單元包括到上述第一寫入字元線的上述第二連接和到上述第一讀取字元線的一第四連接。
  20. 如請求項18之半導體裝置，其中上述記憶體單元包括複數一次性可寫入非揮發性記憶體單元。
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