TW202207319A - 半導體結構 - Google Patents

半導體結構 Download PDF

Info

Publication number
TW202207319A
TW202207319A TW110125238A TW110125238A TW202207319A TW 202207319 A TW202207319 A TW 202207319A TW 110125238 A TW110125238 A TW 110125238A TW 110125238 A TW110125238 A TW 110125238A TW 202207319 A TW202207319 A TW 202207319A
Authority
TW
Taiwan
Prior art keywords
metal
metal plate
fuse
line
transistor
Prior art date
Application number
TW110125238A
Other languages
English (en)
Inventor
廖忠志
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202207319A publication Critical patent/TW202207319A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體結構，包括一第一電晶體和一第二電晶體，其各自具有一源極端、一汲極端，以及一閘極端。半導體結構更包括：一編程線；一第一金屬板，設置於第一電晶體和第二電晶體之上；一第一絕緣體，設置於第一金屬板之上；一第二金屬板，設置於第一絕緣體之上；一第二絕緣體，設置於第二金屬板之上；以及一第三金屬板，設置於第二絕緣體之上。第一金屬板、第一絕緣體，以及第二金屬板形成一第一反熔絲元件。第二金屬板、第二絕緣體，以及第三金屬板形成一第二反熔絲元件。

Description

半導體結構
本揭露書係關於一種半導體結構。
半導體積體電路(Integrated Circuit，亦稱「IC」)工業已經歷過指數型增長。 IC材料和設計的技術進步已經產生了幾代IC，其中每一代都比前一代具有更小、更複雜之電路。 在IC發展的過程中，功能密度(Function Density)(亦即，每個晶片區域(Chip Area)的互連裝置(Interconnected Device)之數量)通常會增加，但幾何尺寸(Geometry Size)(亦即，可以使用製程所產生之最小部件(或線))則通常會減少。這種按比例縮小之過程通常具有提高生產效率和降低相關成本等優勢。前述按比例縮小之過程還增加了處理和製造IC的複雜性，而且要實現這些進步性，須要在IC處理和製造中進行類似之發展。
例如，在IC中已經使用了反熔絲(Anti-Fuse)。 反熔絲通常是開路之熔絲(即，熔絲之二端為斷路(Open Circuit)或高阻抗(High Impedance))。在編程(Programming)之後，熔絲之兩端被電性短路(Electrically Shorted)，從而允許電流在其二端之間作流動。反熔絲已使用電晶體(Transistor)來實現，其崩潰路徑(Breakdown Path)通常係從電晶體之閘極(Gate)起，再至電晶體之通道(Channel)或電晶體之汲極(Drain)其二者擇一。隨著IC繼續按比例縮小，這種反熔絲技術之可靠性、操作邊際(Operation Margin)，以及電阻變化(Resistance Variation)亦成為一個問題。
在一些實施例中，本揭露書提出一種半導體結構，包括：一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體之每一者各具有一源極端、一汲極端，以及一閘極端；一編程線；一第一金屬板，設置於該第一電晶體和該第二電晶體之上；一第一絕緣體，設置於該第一金屬板之上；一第二金屬板，設置於該第一絕緣體之上；一第二絕緣體，設置於該第二金屬板之上；以及一第三金屬板，設置於該第二絕緣體之上，其中該第一金屬板、該第一絕緣體，以及該第二金屬板形成一第一反熔絲元件，其中該第二金屬板、該第二絕緣體，以及該第三金屬板形成一第二反熔絲元件，其中該第一電晶體之該源極端係電性連接至該第一金屬板，該第二電晶體之該源極端係電性連接至該第三金屬板，而該編程線係電性連接至該第二金屬板。
在一些實施例中，本揭露書提出一種半導體結構，包括：一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體之每一者各具有一源極端、一汲極端，以及一閘極端；一字元線導體，電性連接至該第一電晶體和該第二電晶體之該等閘極端；一編程線導體；以及垂直堆疊之一對反熔絲元件，包括一第一金屬板、一第二金屬板，以及一第三金屬板，其中該第一金屬板、該第二金屬板，以及該第三金屬板係堆疊設置於該第一電晶體和該第二電晶體之上並彼此由複數個絕緣體所分開，該第一電晶體之該源極端係電性連接至該第一金屬板，該第二電晶體之該源極端係電性連接至該第三金屬板，而該編程線導體係電性連接至該第二金屬板。
在一些實施例中，本揭露書提出一種半導體結構，包括：一第一電晶體，具有一源極端、一汲極端，以及一閘極端；一字元線導體，電性連接至該第一電晶體之該閘極端；一位元線導體，電性連接至該第一電晶體之該汲極端；一編程線導體；以及垂直堆疊之一對反熔絲元件，包括垂直堆疊之三個金屬板，其中該等金屬板係彼此由複數個絕緣體所分開，該第一電晶體之該源極端係電性連接至該等金屬板之最上者和最下者，而該編程線導體係電性連接至該等金屬板之中間者。
以下揭露內容提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。下面描述組件和佈置的特定示例以簡化本揭露書。當然，這些僅是示例，而非進行限制。另外，本揭露書可以在各個示例中重複參考數字和/或字母。該重複是出於簡單和清楚之目的，並且其本身並不指示所討論的各種實施例和/或配置之間之關係。而且，在下面之描述中，在第二處理之前之第一處理的執行可以包括其中在第一處理之後立即執行第二處理的實施例，亦可以包括其中可以在第一和第二處理之間執行附加處理之實施例和流程。為了簡單和清楚起見，可用不同比例來任意繪製各種特徵。此外，在下面的描述中，第一特徵在第二特徵之上可以包括其中第一和第二特徵直接接觸形成之實施例，並且還可以包括其中在第一、第二特徵之間形成一附加特徵之實施例，使得第一特徵和第二特徵可以不直接接觸。
此外，為了便於描述，在本文​​中可以使用諸如「在...下方」，「在...下方」，「在...下方」，「在上方」，「在上方」之類的空間相對用詞。如圖所示，該特徵或特徵與另一個或多個元素或特徵的關係。除了在圖中描述的方位之外，空間相對用詞還意圖涵蓋設備在使用或操作中的不同方位。例如，如果附圖中的裝置被翻轉，則被描述為在其他元件或特徵「之下」之元件將被定向為在其他元件或特徵「之上」。因此，示例性用詞「在…下方」可以包括「在…上方」和「在…下方」兩個方位。該裝置可用其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語可以同樣地被相應地解釋。更進一步，當用「大約」，「近似」等描述數字或數字範圍時，該用詞涵蓋在該數字的某些變化(例如+/- 10%或其他變化)內的數字。除非另有說明，根據本文公開的具體技術，可根據本領域技術人員之知識來描述本發明。例如，用詞「約5nm」可以涵蓋「4.5nm至5.5nm」或是「4.0nm至5.0nm」等尺寸範圍。
本揭露書總體上涉及半導體裝置。更具體地，本揭露書涉及具有與其集成(Integrated)之反熔絲(或反熔絲元件)之半導體裝置。在本揭露書中，用詞「反熔絲(Anti-Fuse)」和「熔絲(Fuse)」可互換使用。傳統上，反熔絲是使用電晶體來實現的，其崩潰路徑(Breakdown Path)通常是從電晶體之閘極(Gate)至電晶體之通道(Channel)或電晶體之汲極(Drain)。但是，這樣的反熔絲可能會受到電晶體尺寸縮小的不利影響。例如，在某些設計中，當電晶體變小或變為三維時(例如在FinFET或閘極全環(Gate-all-around)裝置中)，此類反熔絲之可靠性和操作邊際亦可能會受到影響。另外，在生產線前端(Front End of Line，FEOL)和生產線中端(Middel End of Line，MEOL)流程中實施的流程更改有時會對反熔絲的性能產生不利影響。本揭露書的目的是克服這樣的問題。特別地，本揭露書提供了一種新型的反熔絲，其在金屬層處和在電晶體上方來實現。在本揭露書之實施例中，一種熔絲結構提供兩個熔絲元件，其具有垂直堆疊的熔絲元件以減小細胞尺寸，並且每個熔絲元件之二端都是金屬板。一旦進行編程(Programming)，新熔絲之端子之間之電阻將變得非常小(金屬與金屬之間)，這比傳統的熔絲小得多。在傳統的熔絲中，矽通道(Silicon Channel)位於導電路徑(Conducting Path)中，且其電阻比金屬更高。如此一來，新熔絲之讀取電流(Read Current)高於傳統熔絲。在本揭露書的一些實施例中，一個熔絲元件(Fuse Cell)具有兩個並聯連接之熔絲元件(Fuse Element)，這提高了其可編程性之可靠性。由於新型熔絲是在金屬層上實現的，因此電晶體和熔絲之調整可以被解耦合(De-coupled)，從而為調節熔絲之編程電壓提供了更大之自由度。新型熔絲的這些和其他方面將在以下結合第1、2圖作進一步討論。參考第1A至24圖，其示出了根據一些實施例的半導體裝置200之示意性，操作性，橫截面且/或佈局圖。
在一些實施例中，裝置200是IC晶片(Chip)，晶片上系統(System on Chip，SoC)或其一部分的一部分，其包括各種被動(Passive)和主動(Active)之微電子裝置，例如：電阻器(Resistor)、電容器(Capacitor)、電感器(Inductor)、二極體(Diode)、p型場效應電晶體(p-type Field Effect Transistor，PFET)、n型場效應電晶體(n-type Field Effect Transistor，NFET)、鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)、奈米片FET、奈米線FET、其他類型的多閘極FET、金屬氧化物半導體場效應電晶體(Metal-Oxide Semiconductor Field Effect Transistors，MOSFET或MOS FET)、互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS)電晶體、雙極性接面型電晶體(Bipolar Junction Transistor，BJT)、橫向擴散MOS(Laterally Diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體，或其他合適的組件或其組合。在一些實施例中，裝置200包括非揮發性記憶體(Non-Volatile Memory，NVM)，例如：非揮發性隨機存取記憶體(Non-Volatile Random Access Memory，NVRAM)、快閃記憶體(Flash Memory)、電子抹除式可複寫唯讀記憶體 (Electrically-Erasable Programmable Read-Only Memory，EEPROM)、電子可編程唯讀記憶體(Electrically Programmable Read Only Memory，EPROM)，或其他合適之儲存類型或其組合。為了清楚起見，已經簡化了第1A-24圖，以更好理解本揭露書之發明構思。可以在裝置200中添加其他功能，並且在裝置200之其他實施例中可以替換，修改或消除以下描述之某些功能。
第1A圖係顯示根據本揭露書之裝置200之電路圖，其中裝置200包括一熔絲陣列(Fuse Array)並包括四個熔絲元件(Fuse Cell)(故為一2x2陣列)。每一熔絲元件包括一控制器(Control Device)202和一熔絲元件204T或204B。熔絲元件係連接至複數條字元線(Word Line)WL和複數條位元線(Bit Line)BL。在第1A圖之熔絲陣列中，有四個控制器202係依橫列(Row)和直欄(Column)來排列，依其X坐標(欄)和Y坐標(列)來命名，分別為202(X,Y)、202(X+1,Y)、202(X,Y+1)，以及202(X+1,Y+1)。例如，X、Y之每一者可為0或是任一正整數。第1A圖之熔絲陣列可以是裝置200之一較大熔絲陣列之一部份。每一控制器202具有一閘極端(Gate Terminal)、一源極端(Source Terminal)，以及一汲極端(Drain Terminal)。位於同一列上之控制器202之閘極端皆連接至同一字元線。例如，控制器202(X,Y)和控制器202(X+1,Y)之閘極端都連接至同一字元線WL-Y，而控制器202(X,Y+1)和控制器202(X+1,Y+1)之閘極端都連接至同一字元線WL-Y+1。位於同一欄上之控制器202之汲極端皆連接至同一位元線。例如，控制器202(X,Y)和控制器202(X,Y+1)之汲極端都連接至同一位元線BL-X，而控制器202(X+1,Y)和控制器202(X+1,Y+1)之汲極端都連接至同一位元線BL-X+1。控制器202之源極端皆連接至熔絲元件204，其將於下面作詳細介紹。第1A圖之實施例之控制器202可皆為N型金屬氧化物半導體場效應電晶體(N-type Metal-Oxide Semiconductor Field Effect Transistors，NMOSFET)。抑或，控制器202可皆為P型金屬氧化物半導體場效應電晶體(P-type Metal-Oxide Semiconductor Field Effect Transistors，PMOSFET)。
在第1A圖之熔絲陣列中，可具有四個熔絲元件(亦即，兩對)，命名為204T(X,Y)、204B(X,Y)、204T(X,Y+1)、204B(X,Y+1)。在以下之進一步討論中(如第2圖所示)，熔絲元件204T(X,Y)係垂直地堆疊於熔絲元件204B(X,Y)之頂部，以形成一對標記為204(X,Y)之熔絲元件，而熔絲元件204T(X,Y+1)係垂直地堆疊於熔絲元件204B(X,Y+1)之頂部，以形成另一對標記為204(X,Y+1)之熔絲元件。同一欄中相鄰之二個控制器202會共用一對熔絲元件204。每一熔絲元件204T或204B具有二端。此二端之一者係連接至相關控制器202之源極端，而此二端之另一者係連接至一編程線(Program Line)。第1A圖中有兩條編程線「Program line-Y」和「Program line-Y+1」。藉由設定相關之位元線和字元線至特定電壓，每一控制器202可以被選擇出來。編程線可以在特定期間內設定至特定電壓，使得相關之熔絲元件204可被編程。
在第1B圖之一示例中，控制器202(X,Y)可被選擇，而編程線Program line-Y可用於編程熔絲元件204B(X,Y)。一旦進行編程，熔絲元件204B(X,Y)之二端會短路(Shorted)，使得熔絲元件204B(X,Y)變成一低電阻路徑(Low Resistance Path)(像是一低電阻電阻器)，其可將編程線Program line-Y連接至控制器202(X,Y)之源極端。在第1B圖之示例中，未被編程之熔絲元件204T(X,Y)可維持為一開路(Open Circuit)(或一高電阻路徑)。
第1C圖係顯示根據本揭露書之一實施例之熔絲陣列之操作，其中控制器202為N型金屬氧化物半導體場效應電晶體(NMOSFETs)。字元線、位元線，以及編程線皆被設定為特定電壓，以編程或讀取熔絲元件204。為了編程一熔絲元件，所選擇之(或相關聯之)編程線被設定為一高電壓V_P(例如，在一實施例中高電壓V_P係高於2.5V)，所選擇之字元線被設定為介於高電壓V_P之1/4至1/2之間之一電壓，以啟動(Turn On)相關聯之控制器202，而所選擇之位元線則被設定為一低電壓，例如：0V。在此同時，未被選擇之編程線和字元線則被設定為一低電壓(例如：0V，或是在一實施例中之其他既定低電壓)，而未被選擇之位元線被設定為介於高電壓V_P之1/4至1/2之間之一電壓。特別是，熔絲元件204B(X,Y)係關聯於(或被選擇)編程線Program line-Y、字元線WL-Y，以及位元線BL-X；熔絲元件204T(X,Y)係關聯於編程線Program line-Y、字元線WL-Y，以及位元線BL-X+1；熔絲元件204B(X,Y+1)係關聯於編程線Program line-Y+1、字元線WL-Y+1，以及位元線BL-X；而熔絲元件204T(X,Y+1)係關聯於編程線Program line-Y+1、字元線WL-Y+1，以及位元線BL-X+1。
例如，為了編程熔絲元件204B(X,Y)，編程線Program line-Y可被設定為高電壓V_P，字元線WL-Y被設定為介於高電壓V_P之1/4至1/2之間之一電壓，位元線BL-X被設定為一低電壓，例如：0V，編程線Program line-Y+1和字元線WL-Y+1可被設定為一低電壓，而位元線BL-X+1可被設定為介於高電壓V_P之1/4至1/2之間之一電壓。
為了讀取一熔絲元件，所選擇之編程線被設定為一電壓V_R(例如，在一實施例中電壓V_R可為0.75V，而在各種實施例中電壓V_R可介於0.6V至1.2V之間)，所選擇之字元線被設定為低於或等於電壓V_R之一電壓，而所選擇之位元線則被感測(例如：由一感測放大器來進行感測)，以偵測出此熔絲元件之阻抗(Impedance)。在此同時，未被選擇之編程線和字元線則可被設定為一低電壓(例如：0V，或是在一實施例中之其他既定低電壓)，而未被選擇之位元線可被設定為0V、一既定低電壓，或是留待浮接狀態(Floating)。例如，為了讀取熔絲元件204B(X,Y)，編程線Program line-Y可被設定為一高電壓V_R，字元線WL-Y被設定為低於或等於高電壓V_R之一電壓，編程線Program line-Y+1和字元線WL-Y+1可被設定為一低電壓，而位元線BL-X+1可被感測，以偵測出熔絲元件204B(X,Y)之阻抗。若熔絲元件被感測或偵測為具有低阻抗，則熔絲元件應已為短路(或成功編程)。反之，若熔絲元件被感測或偵測為具有高阻抗，則熔絲元件應尚未編程或是編程失敗。
在一些實施例中，控制器202為P型金屬氧化物半導體場效應電晶體(PMOSFETs)，而第1C圖中施加於字元線和位元線之電壓會被調整為適用於PMOS之操作。例如，為了在這些實施例中編程一熔絲元件，所選擇之編程線被設定為一高電壓V_P(例如，在一實施例中高電壓V_P係高於2.5V)，所選擇之字元線被設定為一低電壓，例如：0V，或是其他既定低電壓，以啟動相關聯之控制器202，而所選擇之位元線則被設定為介於高電壓V_P之1/4至1/2之間之一電壓。在此同時，未被選擇之編程線和位元線則被設定為一低電壓(例如：0V，或是在一實施例中之其他既定低電壓)，而未被選擇之字元線被設定為介於高電壓V_P之1/4至1/2之間之一電壓。例如，為了在這些實施例中讀取一熔絲元件，所選擇之編程線被設定為一電壓V_R(例如，在一實施例中電壓V_R可為0.75V，而在各種實施例中電壓V_R可介於0.6V至1.2V之間)，所選擇之字元線被設定為0V或其他既定之低電壓，而所選擇之位元線則被感測(例如：由一感測放大器來進行感測)，以偵測出此熔絲元件之阻抗(Impedance)。在此同時，未被選擇之編程線則可被設定為一低電壓(例如：0V，或是在一實施例中之其他既定低電壓)，未被選擇之字元線可被設定為高電壓V_R，而未被選擇之位元線可被設定為0V、一既定低電壓，或是留待浮接狀態(Floating)。
第2圖係顯示裝置200之剖面圖，特別是一對熔絲元件204T、204B(一起標記為204)。此對熔絲元件204T、204B係以三層金屬板(Metal Plate)250、252、254所共同實施，並可由二個絕緣體(Insulator)251、253所分隔開來。特別是，熔絲元件204B包括金屬板250、252，其可由絕緣體251所分隔開；而熔絲元件204T包括金屬板252、254，其可由絕緣體253所分隔開。金屬板252係由熔絲元件204T、204B兩者共用。藉由將熔絲元件204B和204T彼此垂直地堆疊，本揭露書可改良熔絲細胞密度(Fuse Cell Density)。
此對熔絲元件204可位於一金屬互連層(Metal Interconnect Layer)206x 當中，例如：金屬層4(或M4，其中x=4)、金屬層5(或M5，其中x=5)，或是其他金屬互連層。在以下討論當中，「金屬互連層」和「互連層(Interconnect Layer)」之用語可互換地作使用。在一些實施例中，此對熔絲元件204可位於一互連層206x 當中，其係高於金屬層3(或M3)，故可以使用下面的互連層，例如：金屬層1(或M1)、金屬層2(或M2)，以及金屬層3(或M3)，來實現去往/來自(from/to)熔絲元件204之佈線(Routing)之一部分。互連層206x 包括一或複數個介電層(Dielectric Layer)207x 、金屬線(Metal Line)210(例如：金屬線210-1、210-3)，以及貫通元件(Via，亦可稱為導電通孔)208(例如：貫通元件208-2、208-3)，其中貫通元件208係內嵌於介電層207x 當中。熔絲元件204亦可內嵌於介電層207x 當中，並連接至金屬線和貫通元件。在一展示實施例中，互連層206x 係設置於另一互連層206x-1 之上。例如，若互連層206x 為M4層(亦即，x=4)，則互連層206x-1 可為M3層。與互連層206x 相似，互連層206x-1 包括一或複數個介電層(Dielectric Layer)207x-1 、金屬線(Metal Line)210(例如：金屬線210-1)，以及貫通元件(Via)208(例如：貫通元件208-1)，其中貫通元件208係內嵌於介電層207x-1 當中。互連層206x 和互連層206x-1 皆可設置於一基板(Substrate)201上。在各種實施例中，裝置200更可包括一或複數個互連層，其係設置於互連層206x-1 和基板201之間。在一些實施例中，裝置200更可包括一或複數個互連層，其係位於互連層206x 之上。另外，裝置200更可包括源/汲極接觸點(Source/Drain Contact)、閘極接觸點(Gate Contact)、源/汲極接觸點貫通元件(Source/Drain Contact Via)，以及閘極貫通元件(Gate Contact Via)，用於提供電性連接(Electrically Connectivity)給基板201中之各種電晶體及其他裝置。
在一些實施例中，基板201包括矽(Si)基板，例如一矽晶圓(Silicon Wafer)。抑或，基板201可以包括另一半導體，例如鍺(Ge)；化合物半導體(Compound Semiconductor)，例如：碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)，以及磷化銦(InP)；或是合金半導體(Alloy Semiconductor)，例如：矽鍺(SiGe)、碳化矽鍺(SiGeC)、磷化砷化鎵(GaAsP)，以及磷化銦鎵(GaInP)；或是上述之組合。 在又一替代方案中，基板201包括一絕緣體上矽(Silicon-on-Insulator，SOI)基板上之一半導體。
基板201包括主動裝置(Active Device)，例如：p型場效電晶體(PFET)、n型場效電晶體(NFET)、金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極性(Bipolar)電晶體、高壓電晶體(High Voltage Transistor)，以及高頻電晶體(High Frequency Transistor)。前述之電晶體可以是平面化電晶體(Planar Transistor)或是多閘極電晶體(Multi-Gate Transistor)，例如：FinFETs、奈米線(Nanowire)FET，以及奈米片(Nanosheet)FET。電晶體通常包括源/汲極端(Source/Drain Terminal)和閘極端(Gate Terminal)。基板201更可包括被動元件，例如：電阻器(Resistor)、電容器(Capacitor)，以及電感器(Inductor)。例如，控制器202(第1A圖)可實施於基板201之中或之上，而在一些實施例中，每一控制器202可以是一平面電晶體或是一多閘極電晶體。
基板201還可包括一或多個隔離結構(Isolation Structure)，用於隔離各種電晶體、電阻器、電容器，以及電感器。隔離結構可以包括淺溝槽隔離(Shallow Trench Isolation)、深溝槽隔離(Deep Trench Isolation)、場氧化物(Field Oxide)、矽之局部氧化(Local Oxidation of Silicon，LOCOS)或其他合適之結構；並可以包括氧化矽(SiO2 )、氮化矽(Si3 N4 )、氮氧化矽(SiON)，摻雜氟之矽酸鹽玻璃(Fluoride-doped Silicate Glass，FSG)、低k值介電材料(Low-k Dielectric Material)且/或其他合適之絕緣材料。基板201還可包括在各種電晶體、電阻器、電容器，以及電感器之上的一個或多個介電層。例如，一或複數個介電層可包括氮化矽(Si3 N4 )、氮氧化矽(SiON)，具有氧(O)或碳(C)元素的氮化矽、摻雜或未摻雜之矽酸鹽玻璃，氧化矽且/或其他材料。
在一些實施例中，介電層207x 和207x-1 可以具有相同或相似之成分，並且包括一些材料，例如：原矽酸四乙酯(Tetraethylorthosilicate，TEOS)氧化物、未摻雜之矽酸鹽玻璃(Un-doped Silicate Glass)、諸如矽酸硼磷矽酸鹽玻璃(Borophosphosilicate Glass BPSG)之類之摻雜矽氧化物(Doped Silicon Oxide)、氟化物摻雜之二氧化矽玻璃(Fluoride Doped Silica Glass，FSG)、磷矽酸鹽玻璃(Phosphosilicate Glass PSG)、摻硼之二氧化矽玻璃(Boron Doped Silica Glass，BSG)且/或其他合適之介電材料。可以藉由等離子體增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)製程、可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)製程，或是其他合適的沉積技術來沉積介電層207x 和207x-1 。
每一貫通元件208可以包括一導電阻擋層(Conductive Barrier Layer)，以及在導電阻擋層上方的之一金屬填充層(Metal Fill Layer)。導電阻擋層可以包括鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)，或是導電氮化物(Conductive Nitride)，例如：氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)，或是上述之組合，並且可以通過CVD，PVD，ALD且/或其他合適之製程來形成。金屬填充層可以包括鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、鎳(Ni)、銅(Cu)或其他金屬，並且可以通過CVD、PVD、ALD、電鍍或其他合適之製程來形成。在一些實施例中，在貫通元件208中亦可省掉導電阻擋層。
每一金屬線210可以包括鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、銅(Cu)、鎳(Ni)、鈦(Ti)、鉭(Ta)、鈦氮化物(TiN)、氮化鉭(TaN)或其他金屬，並可通過CVD、PVD、ALD、電鍍，或是其他合適之製程來沉積。類似於貫通元件208，在一些實施例中，金屬線210可以進一步包括一導電阻擋層，而此導電阻擋層可以包括鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)，或是或導電氮化物，例如：氮化鈦(TiN)、氮化鋁鈦(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)，或上述之組合。可以通過鑲嵌製程(Damascene Process)、雙鑲嵌製程(Dual-damascene Process)、金屬圖案化製程(Metal Patterning Process)，或是其他合適之製程來形成金屬線210和貫通元件208。
仍參考第2圖，在一實施例中，每個金屬板250、252、254包括基於氮化鈦(TiN)之金屬或金屬化合物。抑或，金屬板250、252、254之每一者包括單種金屬或多種金屬之堆疊，其中單種或多種金屬係由Ti、TiN、Ni、Mo、Pt、Co、Ru、W、TaN、Cu，或其組合中選擇出。金屬板250、252、254之每一者可以通過CVD、PVD、ALD、電鍍或其他合適之製程來形成。在一些實施例中，底部金屬板250和頂部金屬板254各自具有小於200埃(Å)之厚度，例如：約介於30埃至200埃之範圍內。在一些實施例中，中間金屬板252之厚度係約介於30埃至200埃之範圍內。在本實施例中，頂部金屬板254係較中間金屬板252和底部金屬板250皆更小。中間金屬板252和底部金屬板250延伸超過頂部金屬板254之一部分可提供一著陸區(Landing Area)給貫通元件208-2。
絕緣體251、253之每一者包括一電介質材料或複數個電介質材料之堆疊。在一些實施例中，絕緣體251、253之每一者包括選自以下之材料：SiO2 、SiOC、SiON、SiOCN、Si3 N4 、碳摻雜之SiO2 、氮摻雜之SiO2 、碳和氮摻雜之SiO2 、HfO2 、Ta2 O5 、TiO2 、ZrO2 、Al2 O3 、Y2 O3 ，或是上述之組合。可以使用CVD、ALD，或是其他合適之方法來沉積絕緣體251、253之每一者。在一些實施例中，絕緣體251、253之每一者之厚度在約介於5埃至50埃之範圍內。前述厚度係考慮當對熔絲元件204進行編程時，足以使絕緣體251、253發生崩潰所需之電壓來進行設計。如果絕緣體251和253太厚(例如：厚度超過50Å)，則可使絕緣體251、253發生崩潰之所需電壓對裝置200而言可能太高。如果絕緣體251或253太薄(例如：厚度小於5Å)，則熔絲元件204之操作可能變得不穩定或不可靠。熔絲元件204(包括金屬板250、252、254，以及絕緣體251、253)之各種特徵可以通過如上所述之沉積法來形成，例如：乾式蝕刻(Dry Etching)、反應離子蝕刻(Reactive Ion Etching)，或是其他合適之蝕刻製程。
第2圖更顯示根據一實施例之熔絲陣列之熔絲元件204和其他元件之間之物理及電性連接(例如：控制器202和編程線)。在此實施例中，底部金屬板250係直接連接至互連層206x-1 中之金屬線210-1。金屬線210-1係設置於一貫通元件208-1上，其中貫通元件208-1係電性連接至一控制器202之源極端，例如：控制器202(X,Y)或202(X,Y+1)，其係實施於基板201之中或之上。雖然未顯示於第2圖中，但貫通元件208-1和控制器202之源極端係經由金屬部件(Metal Feature)作連接，例如：金屬線、貫通元件，以及接觸點。中間金屬板252係直接連接至互連層206x 中之貫通元件208-2。貫通元件208-2係設置於金屬線210-2之下，並連接至互連層206x 中之金屬線210-2，其中互連層206x 係電性連接至編程線。雖然未顯示於第2圖中，但金屬線210-2和編程線係經由金屬部件作連接，例如：金屬線和貫通元件。頂部金屬板254係直接連接至互連層206x 中之貫通元件208-3。貫通元件208-3係設置於金屬線210-3之下，並連接至互連層206x 中之金屬線210-3，其中互連層206x 係電性連接至另一控制器202之源極端，例如：控制器202(X+1,Y)或202(X+1,Y+1)，其係實施於基板201之中或之上。雖然未顯示於第2圖中，但金屬線210-3和控制器202之源極端係經由金屬部件作連接，例如：金屬線、貫通元件，以及接觸點。同樣地，通過垂直堆疊熔絲元件204T和204B，本揭露書可提供高密度之熔絲元件，但每一熔絲元件204T和204B可以被單獨及分開地編程，從而提供了很大的設計靈活性。
如第1A-1C圖之討論，每一熔絲元件204T和204B皆可被編程(或短路)，其可藉由於特定期間內施加特定電壓至相關之編程線、字元線，或是位元線來達成之。當一熔絲元件被成功編程後，絕緣體251或253將會因施加於夾合(Sandwich)各個絕緣體之金屬板上之電壓而發生崩潰。例如，當熔絲元件204B被成功編程時，絕緣體251會因為施加於金屬板252和250上之電壓而發生崩潰，並變為一低電阻路徑以供電流通過。相似地，當熔絲元件204T被成功編程時，絕緣體253會因為施加於金屬板252和254上之電壓而發生崩潰，並變為一低電阻路徑以供電流通過。
熔絲元件204、貫通元件208-1、208-2、208-3，以及金屬線210-1、210-2、210-3可位於裝置200之一熔絲區域(Fuse Region)之內。第2圖亦展示出位於一非熔絲區域(Non-fuse Region)內之金屬線和貫通元件，其包括一貫通元件208-21、位於互連層206x-1 內之一金屬線210-21，以及位於互連層206x 內之一貫通元件208-22和一金屬線210-22。貫通元件208-22係設置於金屬線210-21之上。貫通元件208-22係較熔絲區域內之貫通元件208-2和208-3更高(或更長)，其中熔絲區域係直接落在金屬板252、254、金屬線210-22、210-2、210-3，而它們可具有相同之厚度(垂直尺寸)。
第3圖更顯示根據一實施例之熔絲陣列之熔絲元件204和其他元件之間之物理及電性連接(例如：控制器202和編程線)。第3圖之實施例之許多特徵皆與第2圖之實施例相同，故此二圖會有相似之元件標示。前述共同特徵包括：互連層206x 、互連層206x-1 、介電層207x 和207x-1 、貫通元件208、金屬線210、金屬板250、252、254，以及絕緣體251、253。為了簡化起見，這些特徵不再重複描述。另外為了簡化，基板201未顯示於第3圖當中。
如第3圖所示，底部金屬板250未直接連接至互連層206x-1 中之金屬線或貫通元件。相反地，底部金屬板250係直接連接至互連層206x 中之一貫通元件208-7，然後經由互連層206x 中之一金屬線210-6和一貫通元件208-6、互連層206x-1 中之一金屬線210-4和一貫通元件208-4，最後再連接至一控制器202之源極端，例如：控制器202(X,Y)或202(X,Y+1)，其係實施於基板201之中或之上。頂部金屬板254和第二控制器202之源極端之間之連接關係亦與此相似。換言之，頂部金屬板254係直接連接至互連層206x 中之一貫通元件208-9，然後經由互連層206x 中之一金屬線210-8和一貫通元件208-10、互連層206x-1 中之一金屬線210-5和一貫通元件208-5，最後再連接至一控制器202之源極端，例如：控制器202(X+1,Y)或202(X+1,Y+1)，其係實施於基板201之中或之上。中間金屬板252係直接連接至互連層206x 中之一貫通元件208-8，然後經由互連層206x 中之一金屬線210-7，最後再連接至編程線。在第3圖所展示之實施例中，所有與金屬板250、252、254之直接連接皆位於相同之互連層206x 中。另一方面，直接落在金屬板250、252、254上之貫通元件208-7、208-8、208-9，其長度會較未直接落在互連層206x 中之金屬板250、252、254上之其他貫通元件來得更短。另外，頂部金屬板254係較中間金屬板252更小，而中間金屬板252則係較底部金屬板250更小。底部金屬板250延伸超過中間金屬板252之一部分可提供一著陸區給貫通元件208-7。中間金屬板252延伸超過頂部金屬板254之一部分可提供一著陸區給貫通元件208-8。
第4圖係顯示裝置200中之一示例熔絲陣列之特定信號線之佈線(Routing)圖。在此示例中，熔絲陣列為一4x4陣列，亦即每一列上有四個控制器202且每一欄上亦有四個控制器202。控制器202係顯示為圖中之一「細胞(Cell)」。一對(Pair)熔絲元件204係由相鄰之二個細胞所共用。熔絲元件204之每一對皆包括一熔絲元件204T，其係垂直堆疊(Vertically Stack)於另一熔絲元件204B之上，如第2、3圖所示。在此示例之熔絲陣列中有四條編程線：Program line-1、Program line-2、Program line-3、Program line-4。每一編程線包括一信號線260，其係佈線於熔絲元件204所在之同一互連層當中(例如：第2、3圖所示之互連層206x )。因此，信號線260亦可被稱為「細胞內(In-cell)」之編程線。例如，信號線260可以是第2圖中之金屬線210-2，或是第3圖中之金屬線210-7。每一編程線更包括一信號線262，其可佈線於一互連層當中(例如：互連層206x-1 ，或是更低之互連層)，其中此互連層係位於熔絲元件204所在之互連層之下(例如：互連層206x )。信號線262最終可連接至裝置200中之一選擇器(Selector)或一驅動器電路(Driver Circuit)。信號線260、262可經由金屬著陸墊(Metal Landing Pad)或貫通元件(例如：貫通元件208)來互相連接。細胞內之編程線260在此示例中可以水平地作佈線(沿著「x」方向)。在一實施例中，細胞內之編程線260可佈在一互連層當中(亦即，M4層或更高之互連層)，其係位於裝置200之第三互連層之上。在此示例熔絲陣列中有四條字元線WL1、WL2、WL3、WL4，其係水平地進行佈線(沿著「x」方向)。在一實施例中，這些字元線亦可佈在裝置200之電晶體之上之第二互連層當中(亦即：M2互連層)。這些字元線最終可連接至裝置200中之選擇器或驅動器電路。在此示例熔絲陣列中有四條位元線BL1、BL2、BL3、BL4，其係垂直地進行佈線(沿著「y」方向)。在一實施例中，這些位元線亦可佈在裝置200之電晶體之上之第一互連層當中(亦即：M1互連層)。這些位元線最終可連接至大地(Ground)，或是依據熔絲陣列來進行操作之感測放大器(Sense Amplifier)。
第5圖係說明根據一實施例中第1A圖之熔絲陣列之一部份之佈局(Layout)圖。特別是，第5圖係顯示用於熔絲元件204(X,Y)之各種金屬部件之佈局圖。下方之控制器202(X,Y)和202(X,Y+1)係以虛線框(Dashed Box)表示它們共享一邊界(「細胞邊界」)。第5圖由俯視圖顯示出，金屬板250和252具有相同之尺寸和形狀且彼此完全重疊(亦即，它們是共延伸的(Coextensive))，而頂部金屬板254係小於金屬板250和252，並係由金屬板250和252所包圍。從頂部金屬板254之邊緣至金屬板252和250之邊緣尚有一些淨空區(Clearance)。位元線BL-X和BL-X+1係垂直地佈線(沿「y」方向)。(細胞內)編程線和字元線WL係水平地佈線(沿「x」方向)。在一實施例中，位元線BL-X和BL-X+1在M1互連層中作佈線，字元線WL在M2互連層(亦即，M1互連層正上方之互連層)中作佈線，而(細胞內)編程線210-2在M4互連層或更高之互連層(亦即，M4互連層、M5互連層等等)中作佈線。
第6、7圖係顯示分別沿著第5圖中之「橫截面切割-1(Cross-section cut-1)」線和「橫截面切割-2(Cross-section cut-2)」線之裝置200之截面圖。第6圖與第2圖之熔絲區域內具有相同部件，為簡單起見省略其描述。第7圖之一些部件，包括：熔絲元件204、金屬線210-1和210-3，以及貫通元件208-3，皆與第2圖之熔絲區域內所示之部件相同。第7圖更進一步說明金屬線210-3係連接到互連層206x 中之貫通元件208-11，且貫通元件208-11係設置於互連層206x-1 中之金屬線210-9之上。
第8圖係說明根據一實施例中第1A圖之熔絲陣列之一部份之佈局圖。特別是，第8圖係顯示用於熔絲元件204(X,Y)之各種金屬部件之佈局圖。下方之控制器202(X,Y)和202(X+1,Y)係以虛線框表示它們共享一邊界(「細胞邊界」)。第8圖由俯視圖顯示出，底部金屬板250係大於中間金屬板252，而中間金屬板252係大於頂部金屬板254。中間金屬板252在三個側面上由頂部金屬板250包圍，並與金屬板250共用一側面(也參考第9圖，其示出了金屬板252之一側係垂直對準金屬板250之一側)。頂部金屬板254係由中間金屬板252所完全包圍。從頂部金屬板254之邊緣至金屬板252和250之邊緣尚有一些淨空區(Clearance)。位元線BL-X和BL-X+1係垂直地佈線(沿「y」方向)。(細胞內)編程線和字元線WL係水平地佈線(沿「x」方向)。在一實施例中，位元線BL-X和BL-X+1在M1互連層中作佈線，字元線WL在M2互連層(亦即，M1互連層正上方之互連層)中作佈線，而(細胞內)編程線210-7在M4互連層或更高之互連層(亦即，M4互連層、M5互連層等等)中作佈線。
第9、10、11圖係顯示分別沿著第8圖中之「橫截面切割-3(Cross-section cut-1)」線、「橫截面切割-4(Cross-section cut-4)」線，以及「橫截面切割-5(Cross-section cut-5)」線之裝置200之截面圖。第9、10、11圖與第3圖之熔絲區域內具有相同部件，為簡單起見省略其描述。
第12圖係說明根據另一實施例中第1A圖之熔絲陣列之一部份之佈局圖。特別是，第12圖係顯示用於熔絲元件204(X,Y)之各種金屬部件之佈局圖。下方之控制器202(X,Y)和202(X+1,Y)係以虛線框表示它們共享一邊界(「細胞邊界」)。第12圖由俯視圖顯示出，底部金屬板250係大於中間金屬板252，而中間金屬板252係大於頂部金屬板254。中間金屬板252在三個側面上由頂部金屬板250包圍，並與金屬板250共用一側面(也參考第13圖，其示出了金屬板252之一側係垂直對準金屬板250之一側)。頂部金屬板254係由中間金屬板252所完全包圍。從頂部金屬板254之邊緣至金屬板252和250之邊緣尚有一些淨空區(Clearance)。位元線BL-X和BL-X+1係垂直地佈線(沿「y」方向)。(細胞內)編程線和字元線WL係水平地佈線(沿「x」方向)。在一實施例中，位元線BL-X和BL-X+1在M1互連層中作佈線，字元線WL在M2互連層(亦即，M1互連層正上方之互連層)中作佈線，而(細胞內)編程線210-7在M4互連層或更高之互連層(亦即，M4互連層、M5互連層等等)中作佈線。
第13、14、15圖係顯示分別沿著第12圖中之「橫截面切割-6(Cross-section cut-6)」線、「橫截面切割-7(Cross-section cut-7)」線，以及「橫截面切割-8(Cross-section cut-8)」線之裝置200之截面圖。第13、14、15圖與第3圖之熔絲區域內具有相同部件，為簡單起見省略其描述。
第16A圖係說明根據另一實施例中之裝置200之一熔絲陣列(一2x1陣列)。本實施例係與第1A圖之實施例所述者相同，但有一不同點。在第1A圖所示之實施例中，一熔絲細胞包括一控制器202和一熔絲元件204T或204B，但相鄰之兩個熔絲細胞202共用一對熔絲元件204T和204B。在第16A圖所示之實施例中，一熔絲細胞包括一控制器202和一對熔絲元件204T和204B，其中熔絲元件204T和204B係並聯於編程線和控制器202之源極線之間。第16A圖顯示兩個這樣的熔絲細胞。實際上，一對熔絲元件204T和204B可被同時編程且被感測(或被讀取)為一個熔絲單元(Fuse Unit)。如果它們中之至少一者被成功編程，則在編程線和控制器202之源極端之間會建立一短路。此賦予熔絲操作非常高之可靠度。在第16B圖之示例中，熔絲元件204T和204B皆被成功編程，並可產生於編程線和控制器202之源極端之間所並聯連接之低電阻路徑(亦即，電阻器)。這是一般情況。在第16C圖之示例中，熔絲元件204T被成功編程並提供一低電阻路徑，但是熔絲元件204B則未能被編程並且保持一開路。此類情況通常不會發生。然而，即使在這種情況下，編程線亦可也經由低電阻路徑(亦即，在這種情況下可經由中間金屬板252和頂部金屬板254)連接至控制器202之源極端，並且熔絲細胞(或熔絲單元)操作亦被視為是成功的。
第17圖係說明裝置200之一熔絲陣列(一2x2陣列)，其中每一熔絲細胞包括一控制器202和一對熔絲元件204T和204B，其中熔絲元件204T和204B係並聯於編程線和控制器202之源極端之間。同一列中之熔絲細胞可共用一共同編程線(Common Program Line)。 同一欄中之熔絲細胞可共用一共同位元線(Common Bit Line)。其他方面皆與第2圖相同，但在第16A圖中為了簡單起見將之省略。
第18圖係顯示根據一實施例中第16A圖之熔絲細胞之一部份之橫截面圖。第18圖之實施例之許多特徵皆與第2圖之實施例相同，故此二圖會有相似之元件標示。前述共同特徵包括：基板201、互連層206x 、互連層206x-1 、介電層207x 和207x-1 、貫通元件208、金屬線210、金屬板250、252、254，以及絕緣體251、253。為了簡化起見，這些特徵不再重複描述。在第18圖之實施例中，裝置200更包括互連層206x 中之一貫通元件208-12。貫通元件208-12係物理且電性地將金屬線210-3連接至金屬線210-1，因此能將頂部金屬板254和底部金屬板250短路在一塊。
第19圖係說明根據一實施例中第17圖之熔絲陣列之一部份之佈局圖。特別是，第19圖係顯示用於熔絲元件204(X,Y)之各種金屬部件之佈局圖。下方之控制器202(X,Y)係以虛線框表示一邊界(「細胞邊界」)。第19圖由俯視圖顯示出，底部金屬板250係大於中間金屬板252，而中間金屬板252係大於頂部金屬板254。從頂部金屬板254之邊緣至中間金屬板252之邊緣尚有一些淨空區。另外，從中間金屬板252之邊緣至底部金屬板250之邊緣亦有一些淨空區。位元線BL-X係垂直地佈線(沿「y」方向)。(細胞內)編程線和字元線WL係水平地佈線(沿「x」方向)。在一實施例中，位元線BL-X在M1互連層中作佈線，字元線WL在M2互連層(亦即，M1互連層正上方之互連層)中作佈線，而(細胞內)編程線210-2在M4互連層或更高之互連層(亦即，M4互連層、M5互連層等等)中作佈線。
第20、21圖係顯示分別沿著第19圖中之「橫截面切割-9(Cross-section cut-9)」線和「橫截面切割-10(Cross-section cut-10)」線之裝置200之截面圖。第20、21圖與第18圖之熔絲區域內具有相同部件，為簡單起見省略其描述。
第22圖係顯示裝置200中之一示例熔絲陣列之特定信號線之佈線圖，其中熔絲細胞包括一控制器202和一對熔絲元件204(亦即，204T和204B)，可如第16A圖所述者。在此示例中，熔絲陣列為一4x4陣列，亦即每一列上有四個控制器202且每一欄上亦有四個控制器202。控制器202係顯示為圖中之一「細胞」。一對熔絲元件204係與一細胞並聯。熔絲元件204之每一對皆包括一熔絲元件204T，其係垂直堆疊於另一熔絲元件204B之上，如第18圖所示。第22圖之其他方面皆與第4圖相同，例如：編程線之佈線(包括信號線262、260)、字元線，以及位元線。
第23圖顯示根據一實施例中之控制器202之佈局圖。控制器202包括沿「y」方向縱向取向之一主動區域280，以及沿垂直於「y」方向之「x」方向來縱向取向之一閘極電極(Gate Electrode)282。閘極電極282可接合(Engage)主動區域282以形成一金屬氧化物半導體場效應電晶體(MOSFET)。在一些實施例中，主動區域280可以是半導體材料之一區塊(Block)，或是半導體材料之複數個鰭(Fin)。在一實施例中，閘極電極282可以是高k值金屬閘極(High-k Metal Gate)。控制器202更包括設置於主動區域280之一源極區域(Source Region)中之一源極接觸點(Source Contact)，以及設置於主動區域280之一汲極區域(Drain Region)中之一汲極接觸點(Drain Contact)。控制器202更包括一貫通元件(第一級貫通元件，via1)，其可將源極接觸點連接至一熔絲元件之頂部金屬板254或底部金屬板250。控制器202更包括另一貫通元件(第一級貫通元件，via1)，其可將汲極接觸點連接至位元線。出於隔離之目的，裝置200更包括在控制器202之邊界處之假性閘極(Dummy Gate)或介電閘極(Dielectric Gate)。
第24圖係顯示根據一實施例中之裝置200之一部分之橫截面圖。如圖所示，基板201包括井區(Well Region)和主動區域(例如：摻雜有n型或p型摻雜劑)。主動區域係藉由介電閘極且/或其他隔離部件來彼此分離。控制器202之源極區域和汲極區域皆設置於主動區域中。閘極電極(或閘極)係設置於主動區域上方以形成一金屬氧化物半導體場效應電晶體(MOSFET)。接觸點係設置在金屬氧化物半導體場效應電晶體之源極端和汲極端上。此外，閘極電極可經由貫通元件VG連接至M1互連層中之金屬線，而源極和汲極接觸點可經由貫通元件V1連接至M1互連層中之金屬線。即使未於第24圖中顯示，裝置200更包括M1互連層上之複數個互連層，例如：M2層、M3層、M4層，以及M5層等等。例如，根據一實施例，閘極電極之一者可電性連接至設置於M2層中之一字元線，而源極接觸點之一者可電性連接至設置於M4層中之一熔絲元件204之一頂部或底部金屬板。
儘管非出於限制性，但是本揭露書之一個或多個實施例為積體電路及其形成提供了許多好處。 例如，本揭露書之實施例提供了一種新型之反熔絲(或熔絲)，其在金屬層處以及在電晶體上方實現。新的熔絲結構為兩個熔絲細胞提供了垂直堆疊之熔絲元件，以減小細胞尺寸，而每個熔絲元件之二端均為金屬板。新的反熔絲結構在編程和讀取時均能提供非常可靠的操作。利用這種新的熔絲結構，可以使電晶體和熔絲之調整能解耦合，從而為調節熔絲之編程電壓提供了更大之自由度。 本揭露書之實施例已可整合到現有之製程當中。
在一方面，本揭露書係關於一種半導體結構，包括：一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體之每一者各具有一源極端、一汲極端，以及一閘極端；一編程線；一第一金屬板，設置於該第一電晶體和該第二電晶體之上；一第一絕緣體，設置於該第一金屬板之上；一第二金屬板，設置於該第一絕緣體之上；一第二絕緣體，設置於該第二金屬板之上；以及一第三金屬板，設置於該第二絕緣體之上，其中該第一金屬板、該第一絕緣體，以及該第二金屬板形成一第一反熔絲元件，其中該第二金屬板、該第二絕緣體，以及該第三金屬板形成一第二反熔絲元件，其中該第一電晶體之該源極端係電性連接至該第一金屬板，該第二電晶體之該源極端係電性連接至該第三金屬板，而該編程線係電性連接至該第二金屬板。
在一些實施例中，該半導體結構更包括：一第一位元線，電性連接至該第一電晶體之該汲極端；以及一第二位元線，電性連接至該第二電晶體之該汲極端。在一些實施例中，該半導體結構更包括：一字元線，電性連接至該第一電晶體和該第二電晶體之該等閘極端。
在一些實施例中，該第一金屬板、該第二金屬板，以及該第三金屬板之每一者皆包括鈦、氮化鈦、鎳、鉬、鉑、鈷、釕、鎢、氮化鉭、銅，或其組合。在一些實施例中，該第一絕緣體和該第二絕緣體之每一者皆包括SiO2 、SiOC、SiON、SiOCN、Si3 N4 、碳摻雜之SiO2 、氮摻雜之SiO2 、碳和氮摻雜之SiO2 、介電金屬氧化物，或其組合。在一些實施例中，該第一絕緣體和該第二絕緣體之每一者之厚度皆約介於5埃至50埃之間。
在一實施例中，該第一金屬板係設置於一第一金屬線之上並與該第一金屬線作物理性接觸，該第一金屬線係電性連接至該第一電晶體之該源極端，該第三金屬板係設置於一第二金屬線之下並經由一貫通元件連接至該第二金屬線，該第二金屬線係電性連接至該第二電晶體之該源極端，而該第一金屬線和該第二金屬線係設置於相鄰之二互連層當中。在進一步之實施例中，該第二金屬板係設置於一第三金屬線之下並經由另一貫通元件連接至該第三金屬線，而該第二金屬線和該第三金屬線係設置於同一互連層當中。
在另一實施例中，該第一金屬板係設置於一第一金屬線之上，該第一金屬線係電性連接至該第一電晶體之該源極端，該第一金屬板係設置於一第二金屬線之下並經由一第一貫通元件連接至該第二金屬線，該第二金屬線係經由一第二貫通元件連接至該第一金屬線，而該第一金屬線和該第二金屬線係設置於相鄰之二互連層當中。在進一步之實施例中，該第三金屬板係設置於一第三金屬線之上，該第三金屬線係電性連接至該第二電晶體之該源極端，該第三金屬板係設置於一第四金屬線之下並經由一第三貫通元件連接至該第四金屬線，該第四金屬線係經由一第四貫通元件連接至該第三金屬線，而該第三金屬線和該第四金屬線係設置於相鄰之二互連層當中。在進一步之另一實施例中，該第二金屬板係設置於一第五金屬線之下並經由一第五貫通元件連接至該第五金屬線，其中該第二金屬線、該第四金屬線，以及該第五金屬線係設置於同一互連層當中，而其中該第一金屬線和該第三金屬線係設置於同一互連層當中。
在一些實施例中，該半導體結構更包括：堆疊之複數個金屬層，設置於第一電晶體和該第二電晶體之上，其中該第一金屬板、該第一絕緣體、該第二金屬板、該第二絕緣體，以及該第三金屬板係設置於一第一金屬層和一第二金屬層之間並位於該等金屬層中之該第一金屬層之正上方，而該等金屬層中之至少二者係位於該第一金屬層之下。
在另一示例方面，本揭露書係關於一種半導體結構，包括：一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體之每一者各具有一源極端、一汲極端，以及一閘極端；一字元線導體，電性連接至該第一電晶體和該第二電晶體之該等閘極端；一編程線導體；以及垂直堆疊之一對反熔絲元件，包括一第一金屬板、一第二金屬板，以及一第三金屬板，其中該第一金屬板、該第二金屬板，以及該第三金屬板係堆疊設置於該第一電晶體和該第二電晶體之上並彼此由複數個絕緣體所分開，該第一電晶體之該源極端係電性連接至該第一金屬板，該第二電晶體之該源極端係電性連接至該第三金屬板，而該編程線導體係電性連接至該第二金屬板。
在一些實施例中，該半導體結構更包括：一第一位元線，電性連接至該第一電晶體之該汲極端；以及一第二位元線，電性連接至該第二電晶體之該汲極端。在一些實施例中，該第一金屬板、該第二金屬板，以及該第三金屬板之每一者皆包括鈦、氮化鈦、鎳、鉬、鉑、鈷、釕、鎢、氮化鉭、銅，或其組合。在一些實施例中，該等絕緣體包括SiO2 、SiOC、SiON、SiOCN、Si3 N4 、碳摻雜之SiO2 、氮摻雜之SiO2 、碳和氮摻雜之SiO2 、HfO2 、Ta2 O5 、TiO2 、ZrO2 、Al2 O3 、Y2 O3 ，或是其組合。
在一些實施例中，該半導體結構更包括：垂直堆疊之複數個金屬層，設置於第一電晶體和該第二電晶體之上，其中該等反熔絲元件係設置於該等金屬層之相鄰二者之間。
在又另一示例方面，本揭露書係關於一種半導體結構，包括：一第一電晶體，具有一源極端、一汲極端，以及一閘極端；一字元線導體，電性連接至該第一電晶體之該閘極端；一位元線導體，電性連接至該第一電晶體之該汲極端；一編程線導體；以及垂直堆疊之一對反熔絲元件，包括垂直堆疊之三個金屬板，其中該等金屬板係彼此由複數個絕緣體所分開，該第一電晶體之該源極端係電性連接至該等金屬板之最上者和最下者，而該編程線導體係電性連接至該等金屬板之中間者。
在一實施例之該半導體結構中，該等金屬板之每一者皆包括鈦、氮化鈦、鎳、鉬、鉑、鈷、釕、鎢、氮化鉭、銅，或其組合。在另一實施例之該半導體結構中，該等絕緣體皆包括SiO2 、SiOC、SiON、SiOCN、Si3 N4 、碳摻雜之SiO2 、氮摻雜之SiO2 、碳和氮摻雜之SiO2 、介電金屬氧化物，或其組合。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
200:裝置 201:基板 202,202(X,Y),202(X+1,Y),202(X,Y+1),202(X+1,Y+1):控制器 204,204T,204B,204(X,Y),204T(X,Y),204B(X,Y), 204(X,Y+1),204T(X,Y+1) ,204B(X,Y+1):熔絲元件 206x ,206x-1 :互連層 207x ,207x-1 :介電層 208-1,208-2,208-3,208-4,208-5,208-6,208-7,208-8,208-9,208-10,208-21,208-22,Via-X,Via-X-1,Via1,V1,VG:貫通元件 210-1,210-2,210-3,210-4,210-5,210-6,210-7,210-8,210-11,210-21,210-22:金屬線 250,252,254:金屬板 251,253:絕緣體 260,262:信號線 280:主動區域 BL1,BL2,BL3,BL4,BL-X,BL-X+1:位元線 Cell:細胞 CTRL_MOS:控制端 Fuse:熔絲 M1:金屬層(互連層) Program line,Program line-Y,Program line-Y+1, Program line-1, Program line-2, Program line-3,Program line-4:編程線 resistor:電阻器 V_P,V_R:電壓 WL1,WL2,WL3,WL4,WL-Y,WL-Y+1:字元線 x:x軸 X:X坐標 y:y軸 Y:Y坐標 z:z軸
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。須要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1A、1B、16A、16B、16C、17圖係顯示根據本揭露書之一些實施例之熔絲陣列之示意圖。 第1C圖係說明根據本揭露書之一實施例之熔絲陣列之特定操作。 第2、3、6、7、9、10、11、13、14、15、18、20、21圖係顯示根據一些實施例之熔絲陣列之一部份之橫截面圖。 第4、22圖係顯示根據一些實施例之熔絲陣列之特定佈線之示意圖。 第5、8、12、19圖係顯示根據一些實施例之熔絲陣列之一部份之佈局圖。 第23圖係顯示根據一些實施例之用於熔絲陣列之控制器之一部份之佈局圖。 第24圖係顯示根據一些實施例之整合熔絲陣列之半導體裝置之一部份之橫截面圖。
200:裝置
201:基板
202:控制器
204,204T,204B:熔絲元件
206x ,206x-1 :互連層
207x ,207x-1 :介電層
208-1,208-2,208-3,208-21,208-22:貫通元件
210-1,210-2,210-3,210-21,210-22:金屬線
250,252,254:金屬板
251,253:絕緣體

Claims (1)

  1. 一種半導體結構，包括： 一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體之每一者各具有一源極端、一汲極端，以及一閘極端； 一編程線； 一第一金屬板，設置於該第一電晶體和該第二電晶體之上； 一第一絕緣體，設置於該第一金屬板之上； 一第二金屬板，設置於該第一絕緣體之上； 一第二絕緣體，設置於該第二金屬板之上；以及 一第三金屬板，設置於該第二絕緣體之上，其中該第一金屬板、該第一絕緣體，以及該第二金屬板形成一第一反熔絲元件，其中該第二金屬板、該第二絕緣體，以及該第三金屬板形成一第二反熔絲元件，其中該第一電晶體之該源極端係電性連接至該第一金屬板，該第二電晶體之該源極端係電性連接至該第三金屬板，而該編程線係電性連接至該第二金屬板。
TW110125238A 2020-07-31 2021-07-09 半導體結構 TW202207319A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/944,756 2020-07-31
US16/944,756 US11758714B2 (en) 2020-07-31 2020-07-31 Fuse cell structure

Publications (1)

Publication Number Publication Date
TW202207319A true TW202207319A (zh) 2022-02-16

Family

ID=77431108

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110125238A TW202207319A (zh) 2020-07-31 2021-07-09 半導體結構

Country Status (5)

Country Link
US (3) US11758714B2 (zh)
EP (1) EP3945570A1 (zh)
JP (1) JP2022027709A (zh)
CN (1) CN113764379A (zh)
TW (1) TW202207319A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11729969B1 (en) * 2022-02-15 2023-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of operating the same
CN115841839B (zh) * 2023-02-23 2023-05-05 长鑫存储技术有限公司 熔丝阵列电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6021079A (en) * 1998-05-13 2000-02-01 Richard Mann Fast, low cost method of developing code for contact programmable ROMs
US6580145B2 (en) 2001-01-16 2003-06-17 Taiwan Semiconductor Manufacturing Co., Ltd Low programming voltage anti-fuse structure
US6649456B1 (en) 2002-10-16 2003-11-18 Taiwan Semiconductor Manufacturing Company SRAM cell design for soft error rate immunity
US7098491B2 (en) * 2003-12-30 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Protection circuit located under fuse window
KR100791071B1 (ko) * 2006-07-04 2008-01-02 삼성전자주식회사 일회 프로그래머블 소자, 이를 구비하는 전자시스템 및 그동작 방법
US7508694B2 (en) * 2006-09-27 2009-03-24 Novelics, Llc One-time-programmable memory
JP5165898B2 (ja) * 2007-01-17 2013-03-21 株式会社東芝 磁気ランダムアクセスメモリ及びその書き込み方法
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
JP2011171391A (ja) * 2010-02-16 2011-09-01 Elpida Memory Inc アンチヒューズ構造およびアンチヒューズ構造の製造方法
US9536883B2 (en) * 2012-07-12 2017-01-03 Broadcom Corporation Dual anti-fuse
KR102227554B1 (ko) * 2014-11-18 2021-03-16 에스케이하이닉스 주식회사 안티퓨즈 오티피 셀어레이 및 그 동작방법
US9773792B1 (en) 2016-03-25 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programming cell
EP3407383B1 (en) * 2017-05-25 2020-11-18 eMemory Technology Inc. Non-volatile memory and method for programming and reading a memory array having the same
CN110277369B (zh) * 2018-03-14 2021-02-09 联华电子股份有限公司 一种动态随机存取存储器元件的熔丝结构
US10763269B2 (en) * 2018-10-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Anti-fuse cell and chip having anti-fuse cells

Also Published As

Publication number Publication date
US20220037341A1 (en) 2022-02-03
CN113764379A (zh) 2021-12-07
JP2022027709A (ja) 2022-02-14
EP3945570A1 (en) 2022-02-02
US12041767B2 (en) 2024-07-16
US20240349495A1 (en) 2024-10-17
US11758714B2 (en) 2023-09-12
US20230380149A1 (en) 2023-11-23

Similar Documents

Publication Publication Date Title
TWI678823B (zh) 記憶體電路及形成記憶體電路的方法
US9472596B2 (en) Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof
US10325909B2 (en) ROM chip manufacturing structures having shared gate electrodes
TWI656528B (zh) 記憶體電路及其形成方法
US12041767B2 (en) Fuse cell structure
US11018144B2 (en) Anti-fuse cell and chip having anti-fuse cells
US11737290B2 (en) RRAM memory cell with multiple filaments
WO2019155559A1 (ja) 半導体集積回路装置
US20200350305A1 (en) Semiconductor integrated circuit device
TW202109749A (zh) 半導體裝置
TWI767625B (zh) 半導體裝置
US12075614B2 (en) MIM memory cell with backside interconnect structures
US20240040799A1 (en) Ferroelectric tunnel junction device
KR102711615B1 (ko) 메모리 디바이스 및 이의 제조 방법
US11309320B2 (en) Semiconductor storage device
US20240172409A1 (en) Memory device with alternating metal lines