KR102227554B1 - 안티퓨즈 오티피 셀어레이 및 그 동작방법 - Google Patents

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Abstract

안티퓨즈 오티피 셀어레이는, 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀을 포함한다. 안티퓨즈 트랜지스터는, 동일한 행의 안티퓨즈 트랜지스터들에 의해 공유되는 웰영역과, 그리고 웰영역 위에서 동일한 열의 안티퓨즈 트랜지스터들에 의해 공유되는 안티퓨즈 절연층 및 안티퓨즈 게이트를 포함한다. 동일한 행의 첫번째 열의 안티퓨즈 트랜지스터부터 마지막 열의 안티퓨즈 트랜지스터까지 상호 인접한 안티퓨즈 트랜지스터들 사이의 웰영역 내에는 공통 소스/드레인영역이 배치되고, 동일한 행의 마지막 열의 안티퓨즈 트랜지스터의 일 측면에 인접하게 웰영역 내에는 드레인영역이 배치된다.

Description

안티퓨즈 오티피 셀어레이 및 그 동작방법{Antifuse OTP cell arry and method of opertating the same thereof}
본 개시의 여러 실시예들은, 안티퓨즈 오티피(OTP; One-Time Programmable) 셀어레이 및 그 동작방법에 관한 것이다.
불휘발성 메모리(non-volatile memory)는, 파워 공급이 중단되더라도 저장하고 있는 정보를 유지할 수 있는 형태의 메모리이다. 이 불휘발성 메모리는, 롬(ROM; Read Only Memory), 오티피(OTP; One-Time Programmable) 메모리, 및 재쓰기가 가능한 메모리(rewritable memory)로 분류될 수 있다. 최근에는 발전된 반도체 메모리 기술에 의해서 불휘발성 메모리를 상보형 모스(CMOS; Complementary MOS) 소자와 같은 공정으로 구현하고 있다.
오티피 메모리는 퓨즈형과 안티퓨즈형으로 구분될 수 있다. 퓨즈형 오티피 메모리는 프로그램되기 전에는 단락되고 프로그램된 후에는 개방된다. 반대로 안티퓨즈형 오티피 메모리는 프로그램되기 전에는 개방되고 프로그램된 후에는 단락된다. 시모스(CMOS) 제조공정에서의 모스(MOS; Metal-Oxide-Semiconductor) 소자의 특성을 고려할 때, 안티퓨즈 오티피 메모리가 시모스(CMOS) 제조공정으로 구현하는데 더 적합하다.
본 출원이 해결하고자 하는 과제는, 단위셀이 단일 트랜지스터 구조만으로 이루어지더라도 선택 트랜지스터에 의한 단위셀의 선택 없이 선택 단위셀에 대한 프로그램 및 리드 동작이 이루어질 수 있는 안티퓨즈 오티피 셀어레이를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 안티퓨즈 오티피 셀어레이의 동작방법을 제공하는 것이다.
일 예에 따른 안티퓨즈 오티피 셀어레이는, 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀을 포함한다. 안티퓨즈 트랜지스터는, 동일한 행의 안티퓨즈 트랜지스터들에 의해 공유되는 웰영역과, 그리고 웰영역 위에서 동일한 열의 안티퓨즈 트랜지스터들에 의해 공유되는 안티퓨즈 절연층 및 안티퓨즈 게이트를 포함한다. 동일한 행의 첫번째 열의 안티퓨즈 트랜지스터부터 마지막 열의 안티퓨즈 트랜지스터까지 상호 인접한 안티퓨즈 트랜지스터들 사이의 웰영역 내에는 공통 소스/드레인영역이 배치되고, 동일한 행의 마지막 열의 안티퓨즈 트랜지스터의 일 측면에 인접하게 웰영역 내에는 드레인영역이 배치된다.
일 예에 따른 안티퓨즈 오티피 셀어레이는, 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과, 각각의 열에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 열들로 배치되는 워드라인들과, 각각의 행에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 행들로 배치되는 웰바이어스라인들과, 그리고 마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들을 포함한다.
일 예에 따른 안티퓨즈 오티피 셀어레이는, 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀을 포함한다. 안티퓨즈 트랜지스터는, 모든 안티퓨즈 트랜지스터들에 의해 공유되는 웰영역과, 그리고 웰영역 위에서 교차점들의 각각에 배치되는 안티퓨즈 절연층 및 안티퓨즈 게이트를 포함한다. 동일한 행의 첫번째 열의 안티퓨즈 트랜지스터부터 마지막 열의 안티퓨즈 트랜지스터까지 상호 인접한 안티퓨즈 트랜지스터들 사이의 웰영역 내에는 공통 소스/드레인영역이 배치되고, 동일한 행의 마지막 열의 안티퓨즈 트랜지스터의 일 측면에 인접하게 웰영역 내에는 드레인영역이 배치된다.
일 예에 따른 안티퓨즈 오티피 셀어레이는, 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과, 교차점들의 각각에 배치되는 안티퓨즈 트랜지스터에 연결되는 워드라인들과, 모든 안티퓨즈 트랜지스터들에 의해 공유되는 웰바이어스라인과, 그리고 마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들을 포함한다.
일 예에 따른 안티퓨즈 오티피 셀어레이의 동작방법은, 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과, 각각의 열에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 열들로 배치되는 워드라인들과, 각각의 행에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 행들로 배치되는 웰바이어스라인들과, 그리고 마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들을 포함하는 안티퓨즈 오티피 셀어레이의 동작방법에 있어서, 행 단위로 단위셀들을 프로그램하되, 프로그램 선택된 행의 단위셀들 중 첫번째 열의 단위셀부터 마지막 열의 단위셀까지 순차적으로 프로그램 동작을 수행한다.
일 예에 따른 안티퓨즈 오티피 셀어레이의 동작방법은, 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과, 각각의 열에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 열들로 배치되는 워드라인들과, 각각의 행에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 행들로 배치되는 웰바이어스라인들과, 그리고 마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들을 포함하는 안티퓨즈 오티피 셀어레이의 동작방법에 있어서, 열 단위로 단위셀들을 프로그램하되, 프로그램 선택된 열의 단위셀들 중 선택 단위셀들에 대한 프로그램 동작을 동시에 수행한다.
일 예에 따른 안티퓨즈 오티피 셀어레이의 동작방법은, 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과, 상기 교차점들의 각각에 배치되는 안티퓨즈 트랜지스터에 연결되는 워드라인들과, 모든 안티퓨즈 트랜지스터들에 의해 공유되는 웰바이어스라인과, 그리고 마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들을 포함하는 안티퓨즈 오티피 셀어레이의 동작방법에 있어서, 행 단위로 단위셀들을 프로그램하되, 프로그램 선택된 행의 단위셀들 중 첫번째 열의 단위셀부터 마지막 열의 단위셀까지 순차적으로 프로그램 동작을 수행한다.
일 예에 따른 안티퓨즈 오티피 셀어레이의 동작방법은, 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과, 상기 교차점들의 각각에 배치되는 안티퓨즈 트랜지스터에 연결되는 워드라인들과, 모든 안티퓨즈 트랜지스터들에 의해 공유되는 웰바이어스라인과, 그리고 마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들을 포함하는 안티퓨즈 오티피 셀어레이의 동작방법에 있어서, 열 단위로 단위셀들을 프로그램하되, 프로그램 선택된 열의 단위셀들 중 선택 단위셀들에 대한 프로그램 동작을 동시에 수행한다.
여러 실시예들에 따르면, 특정 단위셀에 대한 프로그램 선택 또는 리드 선택을 위한 선택 트랜지스터 없이 단일 트랜지스터 구조만으로 특정 단위셀에 대한 프로그램 및 리드 동작이 이루어질 수 있으며, 이에 따라 선택 트랜지스터가 차지하는 면적만큼 안티퓨즈 오티피 셀어레이의 면적을 감소시킬 수 있다는 이점이 제공된다. 또한 복수의 단위셀들에 대한 리드 동작을 동시에 수행하도록 함으로써 리드 동작 성능을 향상시킬 수 있다는 이점도 제공된다.
도 1은 일 예에 따른 안티퓨즈 오티피 셀어레이의 레이아웃도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 도 2의 단면 구조의 등가회로도이다.
도 6은 도 1의 안티퓨즈 오티피 셀어레이의 전체 등가회로도이다.
도 7 내지 도 20은 도 6의 안티퓨즈 오티피 셀어레이의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면들이다.
도 21 내지 도 24는 도 6의 안티퓨즈 오티피 셀어레이의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면들이다.
도 25 내지 도 27은 도 6의 안티퓨즈 오티피 셀어레이의 리드 동작을 설명하기 위해 나타내 보인 도면들이다.
도 28은 다른 예에 따른 안티퓨즈 오티피 셀어레이의 레이아웃도이다.
도 29는 도 28의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 30은 도 29의 단면 구조의 등가회로도이다.
도 31은 도 28의 안티퓨즈 오티피 셀어레이의 전체 등가회로도이다.
도 32 내지 도 41은 도 31의 안티퓨즈 오티피 셀어레이의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면들이다.
도 42 및 도 43은 도 31의 안티퓨즈 오티피 셀어레이의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 44는 도 31의 안티퓨즈 오티피 셀어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
안티퓨즈 소자는 정상상태에서는 절연 연결 상태를 유지하다가 임계전압 이상의 전압 인가를 통해 전도 연결 상태로 전환되는 프로그램 특성을 갖는다. 이와 같은 안티퓨즈 소자를 이용한 안티퓨즈 오티피 셀어레이는 복수개의 단위셀들로 구성될 수 있다. 단위셀들의 각각은, 적어도 1개 이상의 안티퓨즈 트랜지스터와 적어도 1개 이상의 선택 트랜지스터를 포함한다. 선택 트랜지스터는, 안티퓨즈 오티피 셀어레이를 구성하는 단위셀들 중 프로그램하거나 리드하고자 하는 특정의 단위셀을 선택하기 위해 필요하다. 본 출원의 여러 실시예들에서는, 복수개의 단위셀들로 구성되는 안티퓨즈 오티피 셀어레이가 제시되는데, 단위셀들의 각각은 선택 트랜지스터 없이 단일의 안티퓨즈 트랜지스터만으로 이루어진다. 즉 선택 트랜지스터가 없더라도, 특정 단위셀(또는 단위셀들)에 대한 프로그램 및 리드 동작이 이루어지도록 한다. 이에 따라 안티퓨즈 오티피 셀어레이의 면적을 감소시킬 수 있으며, 동작 특성을 향상시킬 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 안티퓨즈 오티피 셀어레이의 레이아웃도이다. 도 1을 참조하면, 안티퓨즈 오티피 셀어레이(100)는, 복수개의 웰영역들(130a, 130b, 130c, 130d)을 포함한다. 웰영역들(130a, 130b, 130c, 130d)의 측면들 및 하부면은 딥웰영역(120)으로 둘러싸인다. 딥웰영역영역(120) 및 웰영역들(130a, 130b, 130c, 130d)은 각각 서로 반대되는 제1 도전형 및 제2 도전형을 갖는다. 본 예에서 딥웰영역(120)은 n형의 도전형을 가지며, 웰영역들(130a, 130b, 130c, 130d)은 p형의 도전형을 갖는다. 다른 예에서 딥웰영역(120) 및 웰영역들(130a, 130b, 130c, 130d)은, 각각 p형 및 n형의 도전형을 가질 수도 있다. 딥웰영역(120) 및 웰영역들(130a, 130b, 130c, 130d)은 소정의 마스크패턴을 이용한 이온주입공정 및 확산공정을 통해 형성될 수 있다. 웰영역들(130a, 130b, 130c, 130d)의 각각은, 제1 방향(예컨대 도면에서 가로 방향)으로 길게 연장되는 스트라이프 형태로 배치된다. 웰영역들(130a, 130b, 130c, 130d)은, 제2 방향(예컨대 도면에서 세로 방향)으로는 상호 일정 간격 이격되도록 배치된다. 웰영역들(130a, 130b, 130c, 130d)의 각각은, 배치되는 행(row)을 기준으로 구분할 수 있다. 즉 첫번째 행에는 제1 웰영역(130a)이 배치되고, 두번째 행에는 제2 웰영역(130b)이 배치되고, 세번째 행에는 제3 웰영역(130c)이 배치되며, 그리고 네번째 행에는 제4 웰영역(130d)이 배치된다. 제1 방향 및 제2 방향은 서로 수직하게 교차하는 방향들이지만, 이는 단지 일 예로서 다른 예에서 제1 방향 및 제2 방향은 수직이 아닌 다른 각도로 상호 엇갈리게 교차하는 방향들일 수도 있다.
딥웰영역(120) 및 웰영역들(130a, 130b, 130c, 130d) 위에는 복수개의 안티퓨즈 게이트들(171, 172, 173, 174)이 배치된다. 안티퓨즈 게이트들(171, 172, 173, 174)의 각각은, 제2 방향으로 길게 연장되는 스트라이프 형태로 배치된다. 안티퓨즈 게이트들(171, 172, 173, 174)은, 제1 방향을 따라서는 상호 일정 간격 이격되도록 배치된다. 비록 본 레이아웃도에는 나타나지 않지만, 안티퓨즈 게이트들(171, 172, 173, 174)의 각각의 하부에는 안티퓨즈 절연층이 배치된다. 안티퓨즈 게이트들(171, 172, 173, 174)의 각각은, 배치되는 열(column)을 기준으로 구분할 수 있다. 즉 첫번째 열에는 제1 안티퓨즈 게이트(171)가 배치되고, 두번째 열에는 제2 안티퓨즈 게이트(172)가 배치되고, 세번째 열에는 제3 안티퓨즈 게이트(173)가 배치되며, 그리고 네번째 열에는 제4 안티퓨즈 게이트(174)가 배치된다. 이에 따라 복수개의 열들로 배치되는 안티퓨즈 게이트들(171, 172, 173, 174)은, 복수개의 행들로 배치되는 웰영역들(130a, 130b, 130c, 130d)과 복수개의 교차점들(cross-points)에서 상호 교차한다.
웰영역들(130a, 130b, 130c, 130d)과 안티퓨즈 게이트들(171, 172, 173, 174)이 교차하는 교차점들마다 하나의 단위셀이 존재한다. 이에 따라 본 예에 따른 안티퓨즈 오티피 셀어레이(100)는 4x4의 매트릭스 구조로 배열되는 16개의 단위셀들로 이루어진다. 각각의 단위셀은 웰영역이 위치하는 행(row)과 안티퓨즈 게이트가 위치하는 열(column)에 따라 특정될 수 있다. 일 예로 제1 웰영역(130a)과 제1 안티퓨즈 게이트(171)가 교차하는 교차점에서의 단위셀은, 제1 행 및 제1 열의 단위셀(C11)로 특정시킬 수 있다. 마찬가지로 제1 웰영역(130a)과 제2 안티퓨즈 게이트(172)가 교차하는 교차점에서의 단위셀은, 제1 행 및 제2 열의 단위셀(C12)로 특정시킬 수 있다. 이와 같은 방식에 의해 나머지 모든 단위셀들도 특정 행 및 특정 열의 단위셀로 특정시킬 수 있다.
제1 행에 배치되는 제1 웰영역(130a) 내에는 복수개의 제1 공통 소스/드레인영역들(141a, 142a, 143a) 및 하나의 제1 드레인영역(144a)이 배치된다. 비록 본 레이아웃도에는 나타나지 않지만, 제1 공통 소스/드레인영역들(141a, 142a, 143a)의 각각 및 제1 드레인영역(144a)의 측면들 및 하부면은 제1 웰영역(130a)에 의해 둘러싸인다. 제1 공통 소스/드레인영역들(141a, 142a, 143a) 및 제1 드레인영역(144a)은 제1 방향을 따라 상호 이격되도록 배치된다. 제1 드레인영역(144a)은, 마지막 열에 배치되는 제4 안티퓨즈 게이트(174)의 오른쪽 측면에서 노출되도록 배치된다. 제1 공통 소스/드레인영역(141a)은 제1 안티퓨즈 게이트(171) 및 제2 안티퓨즈 게이트(172) 사이에서 노출된다. 제1 공통 소스/드레인영역(142a)은 제2 안티퓨즈 게이트(172) 및 제3 안티퓨즈 게이트(173) 사이에서 노출된다. 그리고 제1 공통 소스/드레인영역(143a)은 제3 안티퓨즈 게이트(173) 및 제4 안티퓨즈 게이트(174) 사이에서 노출된다. 비록 도면에 나타내지는 않았지만, 제1 공통 소스/드레인영역들(141a, 142a, 143a)의 각각의 제1 방향으로의 양 측면부들은, 인접하는 안티퓨즈 게이트들(171, 172, 173, 174)의 각각의 제1 방향으로의 양 측면부들과 수직방향으로 일부분 중첩된다. 제1 드레인영역(144a)의 왼쪽 측면부는, 마지막 열에 배치되는 제4 안티퓨즈 게이트(174)의 오른쪽 측면부와 일부분 중첩된다. 제1 공통 소스/드레인영역들(141a, 142a, 143a) 및 제1 드레인영역(144a)은, 제1 웰영역(130a)의 p형 도전형과 반대인 n+형의 도전형을 갖는다.
제2 행에 배치되는 제2 웰영역(130b) 내에는 복수개의 제2 공통 소스/드레인영역들(141b, 142b, 143b) 및 하나의 제2 드레인영역(144b)이 배치된다. 비록 본 레이아웃도에는 나타나지 않지만, 제2 공통 소스/드레인영역들(141b, 142b, 143b)의 각각 및 제2 드레인영역(144b)의 측면들 및 하부면은 제2 웰영역(130b)에 의해 둘러싸인다. 제2 공통 소스/드레인영역들(141b, 142b, 143b) 및 제2 드레인영역(144b)은 제1 방향을 따라 상호 이격되도록 배치된다. 제2 드레인영역(144b)은, 마지막 열에 배치되는 제4 안티퓨즈 게이트(174)의 오른쪽 측면에서 노출되도록 배치된다. 제2 공통 소스/드레인영역(141b)은 제1 안티퓨즈 게이트(171) 및 제2 안티퓨즈 게이트(172) 사이에서 노출된다. 제2 공통 소스/드레인영역(142b)은 제2 안티퓨즈 게이트(172) 및 제3 안티퓨즈 게이트(173) 사이에서 노출된다. 그리고 제2 공통 소스/드레인영역(143b)은 제3 안티퓨즈 게이트(173) 및 제4 안티퓨즈 게이트(174) 사이에서 노출된다. 비록 도면에 나타내지는 않았지만, 제2 공통 소스/드레인영역들(141b, 142b, 143b)의 각각의 제1 방향으로의 양 측면부들은, 인접하는 안티퓨즈 게이트들(171, 172, 173, 174)의 각각의 제1 방향으로의 양 측면부들과 수직방향으로 일부분 중첩된다. 제2 드레인영역(144b)의 왼쪽 측면부는, 마지막 열에 배치되는 제4 안티퓨즈 게이트(174)의 오른쪽 측면부와 일부분 중첩된다. 제2 공통 소스/드레인영역들(141b, 142b, 143b) 및 제2 드레인영역(144b)은, 제2 웰영역(130b)의 p형 도전형과 반대인 n+형의 도전형을 갖는다.
제3 행에 배치되는 제3 웰영역(130c) 내에는 복수개의 제3 공통 소스/드레인영역들(141c, 142c, 143c) 및 하나의 제3 드레인영역(144c)이 배치된다. 비록 본 레이아웃도에는 나타나지 않지만, 제3 공통 소스/드레인영역들(141c, 142c, 143c)의 각각 및 제3 드레인영역(144c)의 측면들 및 하부면은 제3 웰영역(130c)에 의해 둘러싸인다. 제3 공통 소스/드레인영역들(141c, 142c, 143c) 및 제3 드레인영역(144c)은 제1 방향을 따라 상호 이격되도록 배치된다. 제3 드레인영역(144c)은, 마지막 열에 배치되는 제4 안티퓨즈 게이트(174)의 오른쪽 측면에서 노출되도록 배치된다. 제3 공통 소스/드레인영역(141c)은 제1 안티퓨즈 게이트(171) 및 제2 안티퓨즈 게이트(172) 사이에서 노출된다. 제3 공통 소스/드레인영역(142c)은 제2 안티퓨즈 게이트(172) 및 제3 안티퓨즈 게이트(173) 사이에서 노출된다. 그리고 제3 공통 소스/드레인영역(143c)은 제3 안티퓨즈 게이트(173) 및 제4 안티퓨즈 게이트(174) 사이에서 노출된다. 비록 도면에 나타내지는 않았지만, 제3 공통 소스/드레인영역들(141c, 142c, 143c)의 각각의 제1 방향으로의 양 측면부들은, 인접하는 안티퓨즈 게이트들(171, 172, 173, 174)의 각각의 제1 방향으로의 양 측면부들과 수직방향으로 일부분 중첩된다. 제3 드레인영역(144c)의 왼쪽 측면부는, 마지막 열에 배치되는 제4 안티퓨즈 게이트(174)의 오른쪽 측면부와 일부분 중첩된다. 제3 공통 소스/드레인영역들(141c, 142c, 143c) 및 제3 드레인영역(144c)은, 제3 웰영역(130c)의 p형 도전형과 반대인 n+형의 도전형을 갖는다.
제4 행에 배치되는 제4 웰영역(130d) 내에는 복수개의 제4 공통 소스/드레인영역들(141d, 142d, 143d) 및 하나의 제4 드레인영역(144d)이 배치된다. 비록 본 레이아웃도에는 나타나지 않지만, 제4 공통 소스/드레인영역들(141d, 142d, 143d)의 각각 및 제4 드레인영역(144d)의 측면들 및 하부면은 제4 웰영역(130d)에 의해 둘러싸인다. 제4 공통 소스/드레인영역들(141d, 142d, 143d) 및 제4 드레인영역(144d)은 제1 방향을 따라 상호 이격되도록 배치된다. 제4 드레인영역(144d)은, 마지막 열에 배치되는 제4 안티퓨즈 게이트(174)의 오른쪽 측면에서 노출되도록 배치된다. 제4 공통 소스/드레인영역(141d)은 제1 안티퓨즈 게이트(171) 및 제2 안티퓨즈 게이트(172) 사이에서 노출된다. 제4 공통 소스/드레인영역(142d)은 제2 안티퓨즈 게이트(172) 및 제3 안티퓨즈 게이트(173) 사이에서 노출된다. 그리고 제4 공통 소스/드레인영역(143d)은 제3 안티퓨즈 게이트(173) 및 제4 안티퓨즈 게이트(174) 사이에서 노출된다. 비록 도면에 나타내지는 않았지만, 제4 공통 소스/드레인영역들(141d, 142d, 143d)의 각각의 제1 방향으로의 양 측면부들은, 인접하는 안티퓨즈 게이트들(171, 172, 173, 174)의 각각의 제1 방향으로의 양 측면부들과 수직방향으로 일부분 중첩된다. 제4 드레인영역(144d)의 왼쪽 측면부는, 마지막 열에 배치되는 제4 안티퓨즈 게이트(174)의 오른쪽 측면부와 일부분 중첩된다. 제4 공통 소스/드레인영역들(141d, 142d, 143d) 및 제4 드레인영역(144d)은, 제4 웰영역(130d)의 p형 도전형과 반대인 n+형의 도전형을 갖는다.
제1 열의 제1 안티퓨즈 게이트(171) 및 제2 열의 제2 안티퓨즈 게이트(172) 사이에는, 공통 소스/드레인영역이 각 행마다 배치된다. 즉 제1 행에는 제1 웰영역(130a) 내의 제1 공통 소스/드레인영역(141a)이 배치된다. 제2 행에는 제2 웰영역(130b) 내의 제2 공통 소스/드레인영역(141b)이 배치된다. 제3 행에는 제3 웰영역(130c) 내의 제3 공통 소스/드레인영역(141c)이 배치된다. 그리고 제4 행에는 제4 웰영역(130d) 내의 제4 공통 소스/드레인영역(141d)이 배치된다. 이 제1 공통 소스/드레인영역(141a), 제2 공통 소스/드레인영역(141b), 제3 공통 소스/드레인영역(141c), 및 제4 공통 소스/드레인영역(141d)은, 각각의 행에서 제1 열의 단위셀들의 각각을 구성하는 트랜지스터의 드레인영역으로 작용하는 동시에, 제2 열의 단위셀들들의 각각을 구성하는 트랜지스터의 소스영역으로도 작용한다.
제2 열의 제2 안티퓨즈 게이트(172) 및 제3 열의 제3 안티퓨즈 게이트(173) 사이에도, 공통 소스/드레인영역이 각 행마다 배치된다. 즉 제1 행에는 제1 웰영역(130a) 내의 제1 공통 소스/드레인영역(142a)이 배치된다. 제2 행에는 제2 웰영역(130b) 내의 제2 공통 소스/드레인영역(142b)이 배치된다. 제3 행에는 제3 웰영역(130c) 내의 제3 공통 소스/드레인영역(142c)이 배치된다. 그리고 제4 행에는 제4 웰영역(130d) 내의 제4 공통 소스/드레인영역(142d)이 배치된다. 이 제1 공통 소스/드레인영역(142a), 제2 공통 소스/드레인영역(142b), 제3 공통 소스/드레인영역(142c), 및 제4 공통 소스/드레인영역(142d)은, 각각의 행에서 제2 열의 단위셀들의 각각을 구성하는 트랜지스터의 드레인영역으로 작용하는 동시에, 제3 열의 단위셀들들의 각각을 구성하는 트랜지스터의 소스영역으로도 작용한다.
제3 열의 제3 안티퓨즈 게이트(173) 및 제4 열의 제4 안티퓨즈 게이트(174) 사이에도, 공통 소스/드레인영역이 각 행마다 배치된다. 즉 제1 행에는 제1 웰영역(130a) 내의 제1 공통 소스/드레인영역(143a)이 배치된다. 제2 행에는 제2 웰영역(130b) 내의 제2 공통 소스/드레인영역(143b)이 배치된다. 제3 행에는 제3 웰영역(130c) 내의 제3 공통 소스/드레인영역(143c)이 배치된다. 그리고 제4 행에는 제4 웰영역(130d) 내의 제4 공통 소스/드레인영역(143d)이 배치된다. 이 제1 공통 소스/드레인영역(143a), 제2 공통 소스/드레인영역(143b), 제3 공통 소스/드레인영역(143c), 및 제4 공통 소스/드레인영역(143d)은, 각각의 행에서 제3 열의 단위셀들의 각각을 구성하는 트랜지스터의 드레인영역으로 작용하는 동시에, 제4 열의 단위셀들들의 각각을 구성하는 트랜지스터의 소스영역으로도 작용한다.
본 예에 따른 안티퓨즈 오티피 셀어레이(100)는, 복수개의 단위셀들의 각각이 하나의 모스(MOS) 트랜지스터 구조로 구성된다. 예컨대 제1 행 및 제2 열의 단위셀(C12)은, 제1 웰영역(130a), 제1 공통 소스/드레인영역들(141a, 142a), 및 제2 안티퓨즈 게이트(172)로 이루어지는 모스 트랜지스터로 구성된다. 여기서 제1 공통 소스/드레인영역(141a)은 소스영역으로 작용하고, 제1 공통 소스/드레인영역(142a)은 드레인영역으로 작용한다. 앞서 언급한 바와 같이, 제1 웰영역(130a)과 제2 안티퓨즈 게이트(172) 사이에는 제2 안티퓨즈 절연층(미도시)이 배치된다. 이와 같은 단일 모스 트랜지스터 구조는, 첫번째 열, 즉 제1 열과 마지막 열, 즉 제4 열에 배치되는 단위셀들을 제외한 나머지 단위셀들에 대해서도 동일하게 적용된다.
마지막 열, 즉 제4 열에 배치되는 단위셀들을 각각 구성하는 트랜지스터도 단일 모스(MOS) 트랜지스터 구조로 구성된다. 예컨대 제1 행 및 제4 열에 배치되는 단위셀(C14)은, 제1 웰영역(130a), 제1 공통 소스/드레인영역(143a), 제1 드레인영역(144a), 및 제4 안티퓨즈 게이트(174)로 이루어지는 모스 트랜지스터로 구성된다. 제1 공통 소스/드레인영역(143a)은 소스영역으로 작용한다. 제2 행, 제3 행, 및 제4 행의 제4 열에 배치되는 단위셀들도 동일한 모스 트랜지스터 구조로 이루어진다.
반면에 첫번째 열, 즉 제1 열에 배치되는 단위셀들을 각각 구성하는 트랜지스터는 하프 모스(half MOS) 트랜지스터 구조로 구성된다. 예컨대 제1 행 및 제1 열의 단위셀(C11)은, 제1 웰영역(130a), 제1 공통 소스/드레인영역(141a), 및 제1 안티퓨즈 게이트(171)로 이루어지는 하프 모스 트랜지스터로 구성된다. 제1 공통 소스/드레인영역(141a)은 드레인영역으로 사용되며, 소스영역은 존재하지 않는다. 제2 행, 제3 행, 및 제4 행의 제1 열에 배치되는 단위셀들도 동일한 하프 모스 트랜지스터 구조로 이루어진다.
딥웰영역(120) 내에는 딥웰 컨택영역(122)이 배치된다. 딥웰 컨택영역(122)은 제1 웰영역(130a), 제2 웰영역(130b), 제3 웰영역(130c), 및 제4 웰영역(130d)과 상호 이격되도록 배치된다. 딥웰 컨택영역(122)은 딥웰영역(120)과 동일한 제1 도전형을 가지며, 불순물도핑농도는 딥웰영역(120)보다 높다. 딥웰 컨택영역(122)은 딥웰 바이어스라인컨택(123)을 통해 딥웰 바이어스라인(NWL)과 전기적으로 연결된다. 비록 본 예에서 딥웰영역(120) 내에 하나의 딥웰 컨택영역(122)이 배치되지만, 이는 단지 하나의 예로서 다른 예에서는 복수개의 딥웰 컨택영역들이 배치될 수도 있다. 이 경우 복수개의 딥웰 컨택영역들은 하나의 딥웰 바이어스라인(NWL)에 공통으로 연결된다. 제1 웰영역(130a), 제2 웰영역(130b), 제3 웰영역(130c), 및 제4 웰영역(130d) 내에는 각각 제1 웰컨택영역(132a), 제2 웰컨택영역(132b), 제3 웰컨택영역(132c), 및 제4 웰컨택영역(132d)이 배치된다. 제1 웰컨택영역(132a), 제2 웰컨택영역(132b), 제3 웰컨택영역(132c), 및 제4 웰컨택영역(132d)은, 제1 웰영역(130a), 제2 웰영역(130b), 제3 웰영역(130c), 및 제4 웰영역(130d)과 동일한 제2 도전형을 가지며, 불순물도핑농도는 제1 웰영역(130a), 제2 웰영역(130b), 제3 웰영역(130c), 및 제4 웰영역(130d)보다 높다.
제1 안티퓨즈 게이트(171)는, 제1 워드라인컨택(181)을 통해 제1 워드라인(WL1)에 전기적으로 연결된다. 제2 안티퓨즈 게이트(172)는, 제2 워드라인컨택(182)을 통해 제2 워드라인(WL2)에 전기적으로 연결된다. 제3 안티퓨즈 게이트(173)는, 제3 워드라인컨택(183)을 통해 제3 워드라인(WL3)에 전기적으로 연결된다. 그리고 제4 안티퓨즈 게이트(174)는, 제4 워드라인컨택(184)을 통해 제4 워드라인(WL4)에 전기적으로 연결된다. 제1 웰컨택영역(132a)은 제1 웰바이어스컨택(191a)을 통해 제1 웰바이어스라인(PWL1)에 전기적으로 연결된다. 제2 웰컨택영역(132b)은 제2 웰바이어스컨택(191b)을 통해 제2 웰바이어스라인(PWL2)에 전기적으로 연결된다. 제3 웰컨택영역(132c)은 제3 웰바이어스컨택(191c)을 통해 제3 웰바이어스라인(PWL3)에 전기적으로 연결된다. 그리고 제4 웰컨택영역(132d)은 제4 웰바이어스컨택(191d)을 통해 제4 웰바이어스라인(PWL4)에 전기적으로 연결된다. 제1 웰영역(130a) 내의 제1 드레인영역(144a)은, 제1 비트라인컨택(192a)을 통해 제1 비트라인(BL1)에 전기적으로 연결된다. 제2 웰영역(130b) 내의 제2 드레인영역(144b)은, 제2 비트라인컨택(192b)을 통해 제2 비트라인(BL2)에 전기적으로 연결된다. 제3 웰영역(130c) 내의 제3 드레인영역(144c)은, 제3 비트라인컨택(192c)을 통해 제3 비트라인(BL3)에 전기적으로 연결된다. 그리고 제4 웰영역(130d) 내의 제4 드레인영역(144d)은, 제4 비트라인컨택(192d)을 통해 제4 비트라인(BL4)에 전기적으로 연결된다.
비록 본 레이아웃도에서는 4개의 웰영역들(130a, 130b, 130c, 130d) 및 4개의 안티퓨즈 게이트들(171, 172, 173, 174)에 의해 4x4의 매트릭스 구조로 배열되는 16개의 단위셀들로 이루어는 셀어레이를 나타내고 있지만, 이는 단지 일 예로서 다른 여러 예들에서 4개보다 적거나 더 많은 개수의 웰영역들 및 안티퓨즈 게이트들로 셀어레이가 구성될 수도 있다. 웰영역들의 개수 및 안티퓨즈 게이트들의 개수도 동일할 수 있지만, 경우에 따라서 다를 수도 있다. 어느 경우이던지 도 1을 참조하여 설명한 배치 구조가 동일하게 적용될 수 있다.
도 2는 도 1의 선 I-I'을 따라 절단하여 나타내 보인 단면도이다. 도 2에서는 제1 행의 제1 열 내지 제4 열에 배치되는 단위셀들(C11, C12, C13, C14)의 각각을 구성하는 제1 트랜지스터들(T11, T12, T13, T14)의 단면 구조를 나타내고 있다. 이 단면 구조는, 나머지 제2 행 내지 제4 행에 배치되는 나머지 단위셀들의 각각을 구성하는 트랜지스터들의 단면 구조와도 동일하다. 도 1 및 도 2에서 동일한 참조부호는 동일한 구성요소를 의미한다. 도 2를 도 1과 함께 참조하면, 기판(110)의 상부영역에 제1 도전형, 예컨대 n형의 딥웰영역(120)이 배치된다. 딥웰영역(120)의 상부영역에는 딥웰 컨택영역(122)과 제1 웰영역(130a)이 배치된다. 이에 따라 딥웰 컨택영역(122)의 측면들 및 바닥면과, 제1 웰영역(130a)의 측면들 및 바닥면은 딥웰영역(120)에 의해 둘러싸인다. 도 1을 참조하여 설명한 바와 같이, 딥웰 컨택영역(122)은 딥웰영역(120) 내에 하나만 배치될 수 있거나, 또는 복수개로 배치될 수도 있다. 딥웰 컨택영역(122)은, 딥웰영역(120)과 동일한 제1 도전형을 갖지만, 불순물 도핑농도는 딥웰영역(120)보다 높은 n+형 도전형을 갖는다.
제1 웰영역(130a) 상부영역에는, 제1 웰컨택영역(132a), 복수개의 제1 공통 소스/드레인영역들(141a, 141b, 141c) 및 제1 드레인영역(144d)이 제1 방향을 따라 상호 이격되도록 배치된다. 제1 웰컨택영역(132a)은, 제1 웰영역(130a)과 동일한 제2 도전형을 갖지만, 불순물 도핑 농도는 제1 웰영역(130a)보다 높은 p+형의 도전형을 갖는다. 제1 공통 소스/드레인영역들(141a, 141b, 141c) 및 제1 드레인영역(144d)은 n+형의 도전형을 갖는다. 제1 드레인영역(144a)과 반대되는 단부, 즉 도면에서 가장 왼쪽에 배치되는 제1 공통 소스/드레인영역(141a)의 왼쪽 측면에는 제1 열의 제1 채널영역(151a)이 배치된다. 제1 공통 소스/드레인영역들(141a, 142a) 사이에는 제2 열의 제1 채널영역(152a)이 배치된다. 제1 공통 소스/드레인영역들(142a, 143a) 사이에는 제3 열의 제1 채널영역(153a)이 배치된다. 그리고 제1 공통 소스/드레인영역(143a) 및 제1 드레인영역(144a) 사이에는 제4 열의 제1 채널영역(154a)이 배치된다.
제1 열의 제1 채널영역(151a) 상부에는 제1 안티퓨즈 절연층(161) 및 제1 안티퓨즈 게이트(171)가 순차적으로 배치된다. 제1 안티퓨즈 절연층(161) 및 제1 안티퓨즈 게이트(171)의 오른쪽 측면 부분과 제1 공통 소스/드레인영역(141a)의 왼쪽 측면 부분은 수직 방향으로 일부분 중첩된다. 제2 열의 제1 채널영역(152a) 위에는 제2 안티퓨즈 절연층(162) 및 제2 안티퓨즈 게이트(172)가 순차적으로 배치된다. 제2 안티퓨즈 절연층(162) 및 제2 안티퓨즈 게이트(172)의 왼쪽 측면 부분 및 오른쪽 측면 부분은, 각각 제1 공통 소스/드레인영역(141a)의 오른족 측면 부분 및 제1 공통 소스/드레인영역(142a)의 왼쪽 측면 부분과 수직 방향으로 일부분 중첩된다. 제3 열의 제1 채널영역(153a) 위에는 제3 안티퓨즈 절연층(163) 및 제3 안티퓨즈 게이트(173)가 순차적으로 배치된다. 제3 안티퓨즈 절연층(163) 및 제3 안티퓨즈 게이트(173)의 왼쪽 측면 부분 및 오른쪽 측면 부분은, 각각 제1 공통 소스/드레인영역(142a)의 오른족 측면 부분 및 제1 공통 소스/드레인영역(143a)의 왼쪽 측면 부분과 수직 방향으로 일부분 중첩된다. 제4 열의 제1 채널영역(154a) 위에는 제4 안티퓨즈 절연층(164) 및 제4 안티퓨즈 게이트(174)가 순차적으로 배치된다. 제4 안티퓨즈 절연층(164) 및 제3 안티퓨즈 게이트(174)의 왼쪽 측면 부분 및 오른쪽 측면 부분은, 각각 제1 공통 소스/드레인영역(143a)의 오른족 측면 부분 및 제1 드레인영역(144a)의 왼쪽 측면 부분과 수직 방향으로 일부분 중첩된다.
도 1을 참조하여 설명한 바와 같이, 제1 행에 배치되는 제1 트랜지스터들(T11, T12, T13, T14) 중 제1 열에 배치되는 제1 트랜지스터(T11)는 하프 모스 트랜지스터 구조로 이루어진다. 제1 행의 나머지 열들, 즉 제2 열, 제3 열, 및 제4 열에 배치되는 제1 트랜지스터들(T12, T13, T14)은 모두 모스 트랜지스터 구조로 이루어진다.
제1 안티퓨즈 게이트(171), 제2 안티퓨즈 게이트(172), 제3 안티퓨즈 게이트(173), 및 제4 안티퓨즈 게이트(174)는, 각각 제1 워드라인컨택(181), 제2 워드라인컨택(182), 제3 워드라인컨택(183), 및 제4 워드라인컨택(184)을 통해 제1 워드라인(WL1), 제2 워드라인(WL2), 제3 워드라인(WL3), 및 제4 워드라인(WL4)에 전기적으로 연결된다. 딥웰 컨택영역(122)은 딥웰바이어스라인컨택(123)을 통해 딥웰바이어스라인(NWL)에 전기적으로 연결된다. 제1 웰컨택영역(132a)은, 제1 웰바이어스라인컨택(191a)을 통해, 제1 웰바이어스라인(PWL1)에 전기적으로 연결된다. 제1 드레인영역(144a)은, 제1 비트라인컨택(192a)을 통해 제1 비트라인(BL1)에 전기적으로 연결된다.
도 3은 도 1의 선 II-II'을 따라 절단하여 나타내 보인 단면도이다. 도 1 내지 도 3에서 동일한 참조부호는 동일한 구성요소를 의미한다. 도 3을 도 1과 함께 참조하면, 제2 방향을 따라 p형의 제1 웰영역(130a), 제2 웰영역(130b), 제3 웰영역(130c), 및 제4 웰영역(130d)이 n형의 딥웰영역(120)의 상부영역에서 상호 이격되도록 배치된다. 제1 웰영역(130a), 제2 웰영역(130b), 제3 웰영역(130c), 및 제4 웰영역(130d)의 상부 영역에는, 각각 n+형의 제1 공통 소스/드레인영역(141a), 제2 공통 소스/드레인영역(141b), 제3 공통 소스/드레인영역(141c), 및 제4 공통 소스/드레인영역(141d)이 배치된다.
p형의 도전형을 갖는 제1 웰영역(130a), 제2 웰영역(130b), 제3 웰영역(130c), 및 제4 웰영역(130d)의 측면들 및 하부면은, n형의 딥웰영역(120)으로 둘러싸임에 따라, 제1 웰영역(130a), 제2 웰영역(130b), 제3 웰영역(130c), 및 제4 웰영역(130d)은 딥웰영역(120) 내에서 전기적으로 상호 고립된 상태가 될 수 있다. 구체적으로 어느 하나의 웰영역, 예컨대 제1 웰영역(130a)에 0V가 인가되고, 딥웰영역(120)에 일정 크기의 포지티브 딥웰 바이어스 전압이 인가되는 경우, 제1 웰영역(130a) 및 딥웰영역(120)에 의한 pn 접합 구조에 역방향 바이어스가 인가되므로, 제1 웰영역(130a)이 딥웰영역(120)을 통해 다른 웰영역들(130b, 130c, 130d)과 전기적으로 도통되는 것이 억제된다. 즉 딥웰영역(120)에 포지티브 바이어스 전압을 인가하고, 특정 웰영역에 0V를 인가하게 되면, 그 특정 웰영역 내에서의 전기적 동작은 다른 웰영역들에 영향을 주지 않는다. 제1 웰영역(130a)과 딥웰영역(120)에 동일한 크기의 바이어스 전압이 인가되더라도, 제1 웰영역(130a) 및 딥웰영역(120)에 의한 pn 접합 구조의 문턱 장벽에 의해, 제1 웰영역(130a)은 다른 웰영역들과 전기적으로 고립된다.
도 4는 도 1의 선 III-III'을 따라 절단하여 나타내 보인 단면도이다. 도 4에서는 제1 열의 제1 행 내지 제4 행에 배치되는 단위셀들(C1, C21, C31, C41)의 각각을 구성하는 트랜지스터들(T11, T21, T31, T41)의 채널영역의 단면 구조를 나타내고 있다. 이 단면 구조는, 나머지 제2 열 내지 제4 열에 배치되는 나머지 단위셀들의 각각을 구성하는 트랜지스터들의 채널영역의 단면 구조와도 동일하다. 도 1 내지 도 4에서 동일한 참조부호는 동일한 구성요소를 의미한다. 도 4를 도 1과 함께 참조하면, 도 3을 참조하여 설명한 바와 같이, 제2 방향을 따라 p형의 제1 웰영역(130a), 제2 웰영역(130b), 제3 웰영역(130c), 및 제4 웰영역(130d)이 n형의 딥웰영역(120)의 상부영역에서 상호 이격되도록 배치된다. 제1 안티퓨즈 절연층(161) 및 제1 안티퓨즈 게이트(171)와 중첩되는 제1 웰영역(130a) 상부에는 제1 행 및 제1 열의 채널영역(151a)이 배치된다. 제1 안티퓨즈 절연층(161) 및 제1 안티퓨즈 게이트(171)와 중첩되는 제2 웰영역(130b) 상부에는 제2 행 및 제1 열의 채널영역(151b)이 배치된다. 제1 안티퓨즈 절연층(161) 및 제1 안티퓨즈 게이트(171)와 중첩되는 제3 웰영역(130c) 상부에는 제3 행 및 제1 열의 채널영역(151c)이 배치된다. 그리고 제1 안티퓨즈 절연층(161) 및 제1 안티퓨즈 게이트(171)와 중첩되는 제4 웰영역(130d) 상부에는 제4 행 및 제1 열의 채널영역(151d)이 배치된다. 웰영역들(130a, 130b, 130c, 130d)에 0V가 인가되고 제1 안티퓨즈 게이트(171)에 문턱전압 이상의 전압이 인가될 때, 이 채널영역들(151a, 151b, 151c, 151d)의 상부에는, 인접하는 공통 소스/드레인영역들 사이 또는 공통 소스/드레인영역과 드레인영역 사이의 도전 경로인 채널이 형성될 수 있다.
도 5는 도 2의 단면 구조의 등가회로도이다. 비록 도 5에서는 제1 행의 단위셀들(C11, C12, C13, C14)에 대한 등가회로만 도시되어 있지만, 나머지 행들의 각각에 배치되는 단위셀들에 대한 등가회로도 동일하다. 도 5를 도1 및 도 2와 함께 참조하면, 제1 행의 단위셀들(C11, C12, C13, C14) 중 제1 열의 단위셀(C11)은 하프 모스 구조의 트랜지스터(T11)로 이루어지고, 나머지 열들의 단위셀들(C12, C13, C14)의 각각은 모스 구조의 트랜지스터(T12, T13, 또는 T14)로 이루어진다. 즉 제1 행의 단위셀들(C11, C12, C13, C14) 중 특정 단위셀을 선택하기 위한 선택 트랜지스터는 포함되지 않는다. 제1 행에 배치되는 트랜지스터들(T11, T12, T13, T14)은 순차적인 직렬 연결 구조를 갖는다. 즉 제1 행 및 제1 열의 트랜지스터(T11)의 드레인단자(DT11)와 제1 행 및 제2 열의 트랜지스터(T12)의 소스단자(ST12)가 직렬로 연결된다. 제1 행 및 제2 열의 트랜지스터(T12)의 드레인단자(DT12)는 제1 행 및 제3 열의 트랜지스터(T13)의 소스단자(ST13)와 직렬로 연결된다. 마찬가지로 제1 행 및 제3 열의 트랜지스터(T13) 의 드레인단자(DT13)는 제1 행 및 제4 열의 트랜지스터(T14)의 소스단자(ST14)와 직렬로 연결된다. 제1 행 및 제1 열의 트랜지스터(T11)의 소스단자(ST11)는 플로팅 상태를 유지한다. 첫번째 행 및 마지막 열, 즉 제1 행 및 제4 열의 트랜지스터(T14)의 드레인단자(DT14)는 제1 비트라인(BL1)에 연결된다.
제1 행 및 제1 열의 트랜지스터(T11)의 게이트단자(GT11)는 제1 워드라인(WL1)에 연결된다. 제1 행 및 제2 열의 트랜지스터(T12)의 게이트단자(GT12)는 제2 워드라인(WL3)에 연결된다. 제1 행 및 제3 열의 트랜지스터(T13)의 게이트단자(GT13)는 제3 워드라인(WL3)에 연결된다. 그리고 제1 행 및 제4 열의 트랜지스터(T14)의 게이트단자(GT14)는 제4 워드라인(WL4)에 연결된다. 트랜지스터(T11)의 드레인단자(DT11) 및 트랜지스터(T12)의 소스단자(ST12)는, 제1 행 및 제1 열의 제1 다이오드(D11)의 캐소드와 연결된다. 트랜지스터(T12)의 드레인단자(DT12) 및 트랜지스터(T13)의 소스단자(ST13)는, 제1 행 및 제2 열의 제1 다이오드(D12)의 캐소드와 연결된다. 트랜지스터(T13)의 드레인단자(DT13) 및 트랜지스터(T14)의 소스단자(ST14)는, 제1 행 및 제3 열의 제1 다이오드(D13)의 캐소드와 연결된다. 그리고 트랜지스터(T14)의 드레인단자(DT14)는, 제1 행 및 제4 열의 제1 다이오드(D14)의 캐소드와 연결된다. 제1 다이오드들(D11, D12, D13, D14) 각각의 애노드들은, 제1 웰바이어스라인(PWL1)에 공통으로 연결된다. 또한 제1 다이오드들(D11, D12, D13, D14) 각각의 애노드들은, 딥웰 다이오드(DN)의 애노드에 공통으로 연결된다. 딥웰 다이오드(DN)의 캐소드는 딥웰바이어스라인(NWL)에 연결된다.
제1 행 및 제1 열의 단위셀(C11)을 구성하는 트랜지스터(T11)의 게이트단자(GT11) 및 드레인단자(DT11)는, 각각 도 1 및 도 2를 참조하여 설명한 제1 안티퓨즈 게이트(171) 및 제1 공통 소스/드레인영역(141a)에 대응된다. 트랜지스터(T11)의 소스단자(ST11)는 플로팅 상태이므로 별도의 확산영역이 존재하지 않는다. 제1 행 및 제2 열의 단위셀(C12)을 구성하는 트랜지스터(T12)의 게이트단자(GT12), 소스단자(ST12), 및 드레인단자(DT12)는, 각각 제2 안티퓨즈 게이트(172), 제1 공통 소스/드레인영역(141a), 및 제1 공통 소스/드레인영역(142a)에 대응된다. 제1 공통 소스/드레인영역(141a)은, 트랜지스터(T11)의 드레인단자(DT11) 및 트랜지스터(T12)의 소스단자(ST12)로 공통으로 이용된다. 제1 행 및 제3 열의 단위셀(C13)을 구성하는 트랜지스터(T13)의 게이트단자(GT13), 소스단자(ST13), 및 드레인단자(DT13)는, 각각 제3 안티퓨즈 게이트(173), 제1 공통 소스/드레인영역(142a), 및 제1 공통 소스/드레인영역(143a)에 대응된다. 제1 공통 소스/드레인영역(142a)은, 트랜지스터(T12)의 드레인단자(DT12) 및 트랜지스터(T13)의 소스단자(ST13)로 공통으로 이용된다. 제1 행 및 제4 열의 단위셀(C14)을 구성하는 트랜지스터(T14)의 게이트단자(GT14), 소스단자(ST14), 및 드레인단자(DT14)는, 각각 제4 안티퓨즈 게이트(174), 제1 공통 소스/드레인영역(143a), 및 제1 드레인영역(144a)에 대응된다. 제1 공통 소스/드레인영역(143a)은, 트랜지스터(T13)의 드레인단자(DT13) 및 트랜지스터(T14)의 소스단자(ST14)로 공통으로 이용된다.
제1 행 및 제1 열의 다이오드(D11)는, 제1 웰영역(130a) 및 제1 웰컨택영역(132a)의 p형 영역들과, 제1 공통 소스/드레인영역(141a)의 n형 영역으로 구성되는 기생 다이오드 성분이다. 제1 행 및 제2 열의 다이오드(D12)는, 제1 웰영역(130a) 및 제1 웰컨택영역(132a)의 p형 영역들과, 제1 공통 소스/드레인영역(142a)의 n형 영역으로 구성되는 기생 다이오드 성분이다. 제1 행 및 제3 열의 다이오드(D13)는, 제1 웰영역(130a) 및 제1 웰컨택영역(132a)의 p형 영역들과, 제1 공통 소스/드레인영역(143a)의 n형 영역으로 구성되는 기생 다이오드 성분이다. 제1 행 및 제4 열의 다이오드(D14)는, 제1 웰영역(130a) 및 제1 웰컨택영역(132a)의 p형 영역들과, 제1 드레인영역(144a)의 n형 영역으로 구성되는 기생 다이오드 성분이다.
제1 행에 배치되는 트랜지스터들(T11, T12, T13, T14)은 공통의 제1 웰영역(130a) 내에 배치된다. 이에 따라 제1 웰바이어스라인(PWL1)과 트랜지스터(T11)의 제1 채널영역(151a)은 라인(135-1a)을 통해 상호 전기적 단락(electrical short) 상태가 된다. 제1 웰바이어스라인(PWL1)과 트랜지스터(T12)의 제1 채널영역(152a)은 라인(135-2a)을 통해 상호 전기적 단락 상태가 된다. 제1 웰바이어스라인(PWL1)과 트랜지스터(T13)의 제1 채널영역(153a)은 라인(135-3a)을 통해 상호 전기적 단락 상태가 된다. 그리고 제1 웰바이어스라인(PWL1)과 트랜지스터(T14)의 제1 채널영역(154a)은 라인(135-4a)을 통해 상호 전기적 단락 상태가 된다.
도 6은 도 1의 안티퓨즈 오티피 셀어레이의 전체 등가회로도이다. 도 6의 안티퓨즈 오티피 셀어레이(100)은, 도 5를 참조하여 설명한 제1 행의 단위셀들(C11, C12, C13, C14)의 등가회로 구조가 복수의 행들의 각각에 배치되는 등가회로 구조를 갖는다. 본 안티퓨즈 오피티 셀어레이(100)의 등가회로도에서는 도 5에 나타낸 다이오드들(D11, D12, D13, D14)의 도시를 생략하였으며, 웰바이어스라인 대신에 웰영역들을 점선의 사각 박스 형태로 나타내었다. 도 6을 참조하면, 복수개의 워드라인들(WL1, WL2, WL3, WL4)이 제1 방향을 따라 배치되고, 복수개의 제1 웰영역들(130a, 130b, 130c, 130d)은 제2 방향을 따라 배치된다. 도 5를 참조하여 설명한 바와 같이, 제1 웰영역들(130a, 130b, 130c, 130d)의 각각은, 각각 제1 웰바이어스라인들(PWL1, PWL2, PWL3, PWL4)의 각각에 연결된다. 이에 따라 복수개의 워드라인들(WL1, WL2, WL3, WL4)이 열(colum)으로 배치되고, 복수개의 제1 웰바이어스라인들(PWL1, PWL2, PWL3, PWL4)이 행(row)으로 배치된다. 이와 같은 배치관계는 단지 하나의 예시일 뿐이며, 행 및 열의 배치 관계는 반대가 될 수도 있다.
제1 행의 단위셀들(C11, C12, C13, C14)은, 제1 방향(행 방향)을 따라 직렬로 연결되며, 제1 웰바이어스라인(PWL1)을 공유한다. 제1 행의 단위셀들(C11, C12, C13, C14) 중 제1 열의 단위셀(C11)의 일단(소스 단자)은 플로팅되며, 제4 열의 단위셀(C14)의 일단(드레인 단자)은 제1 비트라인(BL1)에 연결된다. 제2 행의 단위셀들(C21, C22, C23, C24)도, 제1 방향(행 방향)을 따라 직렬로 연결되며, 제2 웰바이어스라인(PWL2)을 공유한다. 제2 행의 단위셀들(C21, C22, C23, C24) 중 단위셀(C21)의 일단(소스 단자)은 플로팅되며, 단위셀(C24)의 일단(드레인 단자)은 제2 비트라인(BL2)에 연결된다. 제3 행의 단위셀들(C31, C32, C33, C34)도, 제1 방향(행 방향)을 따라 직렬로 연결되며, 제3 웰바이어스라인(PWL3)을 공유한다. 제3 행의 단위셀들(C31, C32, C33, C34) 중 단위셀(C31)의 일단(소스 단자)은 플로팅되며, 단위셀(C34)의 일단(드레인 단자)은 제3 비트라인(BL3)에 연결된다. 그리고 제4 행의 단위셀들(C41, C42, C43, C44) 또한, 제1 방향(행 방향)을 따라 직렬로 연결되며, 제4 웰바이어스라인(PWL4)을 공유한다. 제4 행의 단위셀들(C41, C42, C43, C44) 중 단위셀(C41)의 일단(소스 단자)은 플로팅되며, 단위셀(C44)의 일단(드레인 단자)은 제1 비트라인(BL1)에 연결된다. 제1 열의 단위셀들(C11, C21, C31, C41)은 제1 워드라인(WL1)을 공유한다. 제2 열의 단위셀들(C12, C22, C32, C42)은 제2 워드라인(WL2)을 공유한다. 제3 열의 단위셀들(C13, C23, C33, C43)은 제3 워드라인(WL3)을 공유한다. 그리고 제4 열의 단위셀들(C14, C24, C34, C44)은 제4 워드라인(WL4)을 공유한다.
도 7 내지 도 20은 도 6의 셀어레이의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면들이다. 도 7 내지 도 20에서 도 1 내지 도 6과 동일한 참조부호는 동일한 요소를 의미한다. 안티퓨즈 오티피 셀어레이(100)의 프로그램 동작은, 프로그램 선택된 행, 예컨대 제1 행에 배치되는 단위셀들(C11, C12, C13, C14)의 각각에 대해 제1 열부터 제4 열에 이르기까지 순차적으로 수행된다. 즉 제1 워드라인(WL1)에 연결되는 제1 행 및 제1 열의 단위셀(C11)부터 순차적으로 제2 워드라인(WL2)에 연결된 제1 행 및 제2 열의 단위셀(C12) 및 제3 워드라인(WL3)에 연결된 제1 행 및 제3 열의 단위셀(C13)에 대해 프로그램 동작을 수행하고, 제4 워드라인(WL4)에 연결되는 제1 행 및 제4 열의 단위셀(C14), 즉 비트라인(BL1)에 직접 연결되는 단위셀(C14)에 대해서는 가장 나중에 프로그램 동작을 수행한다. 이와 같이 제1 행에 배치되는 단위셀들(C11, C12, C13, C14)에 대한 프로그램 동작을 수행한 후에는, 아직 프로그램 동작이 수행되지 않은 다른 행들 중에서 프로그램 선택된 행, 예컨대 제2 행에 배치되는 단위셀들(C21, C22, C23, C24)에 대해 동일한 방식으로 프로그램 동작을 수행한다. 마찬가지로 제2 행에 배치되는 단위셀들(C21, C22, C23, C24)에 대한 프로그램 동작을 수행한 후에는, 아직 프로그램 동작이 수행되지 않은 다른 행들 중에서 프로그램 선택된 행, 예컨대 제3 행에 배치되는 단위셀들(C31, C32, C33, C34)에 대해 동일한 방식으로 프로그램 동작을 수행한다. 끝으로 아직 프로그램 동작이 수행되지 않은 마지막 행, 즉 제4 행에 배치되는 단위셀들(C41, C42, C43, C44)에 대해서도 동일한 방식으로 프로그램 동작을 수행한다. 본 예에서 프로그램 선택된 행은 임의로 선정될 수 있다. 이하에서는 제1 행의 단위셀들(C11, C12, C13, C14)에 대해 순차적으로 프로그램하는 과정을 위주로 설명하기로 한다.
먼저 도 7을 참조하면, 제1 행에 있는 단위셀들(C11, C12, C13, C14)을 프로그램하기 위해, 제1 열에 있는 단위셀(C11)에 대한 프로그램 동작부터 수행한다. 이를 위해 프로그램하고자 하는 단위셀(C11)(이하 선택 단위셀)에 연결되는 제1 워드라인(WL1)에 제1 프로그램전압(Vpp1)을 인가한다. 제1 프로그램전압(Vpp1)은, 안티퓨즈 절연층을 파괴시켜 저항성 경로를 형성시킬 수 있을 정도의 크기를 갖는다. 일 예에서 제1 프로그램전압(Vpp1)은 대략 10-20V의 크기를 가질 수 있다. 나머지 단위셀들(C12, C13, C14)(이하 비선택 단위셀들)의 각각에 연결되는 제2 워드라인(WL2), 제3 워드라인(WL3), 및 제4 워드라인(WL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 제2 프로그램전압(Vpp2)은, 비선택 단위셀들(C12, C13, C14)을 구성하는 트랜지스터의 문턱전압값보다는 크지만, 안티퓨즈 절연층을 파괴시켜 저항성 경로를 형성시킬 수 있을 정도의 크기보다는 작다. 또한 제2 프로그램전압(Vpp2)은, 제1 프로그램전압(Vpp1)과 제2 프로그램전압(Vpp2)의 차이가 안티퓨즈 절연층을 파괴시키지 않을 정도의 크기를 갖는다. 일 예에서 제2 프로그램전압(Vpp2)은 대략 2-5V의 크기를 가질 수 있다. 제1 비트라인(BL1) 및 제1 웰바이어스라인(PWL1)에는 각각 0V를 인가한다. 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다. 제1 비트라인(BL1) 외의 나머지 비트라인들, 즉 제2 비트라인(BL2), 제3 비트라인(BL3), 및 제4 비트라인(BL4)은 플로팅시키거나, 또는 0V를 인가한다. 그리고 제2 웰바이어스라인(PWL2), 제3 웰바이어스라인(PWL3), 및 제4 웰바이어스라인(PWL4)에는 제2 프로그램전압(Vpp2)을 인가한다.
도 8에는 이와 같은 바이어스 인가에 따라 선택 단위셀(C11)이 프로그램되는 메카니즘이 도시되어 있다. 도 8에 나타낸 바와 같이, 비선택 단위셀들(C12, C13, C14)에 연결되는 제2, 제3, 및 제4 워드라인들(WL2, WL3, WL4)에 문턱전압값 이상의 제2 프로그램전압(Vpp2)이 인가됨에 따라, 비선택 단위셀들(C12, C13, C14)을 구성하는 트랜지스터들(T12, T13, T14)은 턴 온(turn on) 된다. 이에 따라 트랜지스터(T12)의 제1 채널영역(152a), 트랜지스터(T13)의 제1 채널영역(153a), 및 트랜지스터(T14)의 제1 채널영역(154a)에는 채널들(CH2, CH3, CH4)이 형성된다. 선택 단위셀(C11)을 구성하는 트랜지스터(T11)의 경우에도 채널이 형성될 수 있지만, 프로그램 동작에는 영향을 주지 않으므로 도면에 나타내지 않았다.
제1 비트라인(BL1)을 통해 인가되는 전위, 즉 0V는 제1 드레인영역(144a), 채널(CH4), 제1 공통 소스/드레인영역(143a), 채널(CH3), 제1 공통 소스/드레인영역(142a), 및 채널(CH2)로 순차적으로 전달되어, 최종적으로 제1 공통 소스/드레인영역(141a)으로 전달된다. 이에 따라 제1 안티퓨즈 게이트(171)와 제1 공통 소스/드레인영역(141a) 사이에는 제1 프로그램전압(Vpp1)과 0V의 차이, 즉 제1 프로그램전압(Vpp1)의 크기 만큼의 전위차가 발생된다. 이 전위차에 의해, 도면에서 "A1"로 나타낸 바와 같이, 제1 안티퓨즈 게이트(171)와 제1 공통 소스/드레인영역(141a) 사이의 제1 안티퓨즈 절연층(161)으로 다량의 전류가 흐르고, 이 전류에 의해 제1 안티퓨즈 절연층(161)이 파괴(rupture)되어 저항성 경로(211)가 만들어진다.
선택 단위셀(C11)과 제1 웰바이어스라인(PWL1)을 공유하는 비선택 단위셀(C12)의 경우, 제2 안티퓨즈 게이트(172)와 제1 공통 소스/드레인영역(142a) 사이에 제2 프로그램전압(Vpp2)의 크기만큼의 전위차가 발생된다. 제2 프로그램전압(Vpp2)의 크기는 제2 안티퓨즈 절연층(162)을 파괴시킬 수 있을 정도의 크기가 아니므로 제1 공통 소스/드레인영역(142a) 위의 제2 안티퓨즈 절연층(162)에는 저항성 경로가 형성되지 않는다. 이와 같은 비선택 단위셀(C12)에 대한 프로그램 금지 동작은, 선택 단위셀(C11)과 제1 웰바이어스라인(PWL1)을 공유하는 나머지 비선택 단위셀들(C13, C14)에 대해서도 동일하게 적용될 수 있다. 또한 이와 같은 프로그램 금지 동작은, 나머지 행들, 즉 제2 행 내지 제4 행의 단위셀들 중 제2 워드라인(WL2), 제3 워드라인(WL3), 및 제4 워드라인(WL4)을 공유하는 비선택 단위셀들(C22, C23, C24, C32, C33, C34, C42, C43, C44)에 대해서도 동일하게 적용될 수 있다.
다시 도 7을 참조하면, 선택된 단위셀(C11)과 제1 워드라인(WL1)을 공유하는 다른 비선택 단위셀들(C21, C31, C41)의 경우, 각각의 단위셀과 동일한 행에 배치되는 나머지 단위셀들을 구성하는 트랜지스터들 내에 채널이 형성되지 않으므로 프로그램동작이 이루어지지 않는다. 예컨대 도 9에 나타낸 바와 같이, 제1 워드라인(WL1)을 공유하는 비선택 단위셀(C21)의 경우, 비선택 단위셀(C21)이 프로그램되기 위해서는, 제1 안티퓨즈 게이트(171)에 인가되는 제1 프로그램전압(Vpp1)과 제2 공통 소스/드레인영역(141b)로 전달되는 전압 사이의 전위차가 제1 안티퓨즈 절연층(161)을 파괴시킬 수 있을 정도가 되어야 한다. 그러나 제2 안티퓨즈 게이트(172), 제3 안티퓨즈 게이트(173), 및 제4 안티퓨즈 게이트(174)에 제2 프로그램전압(Vpp2)이 인가되고, 제2 웰바이어스라인(PWL2)을 통해 제2 웰영역(130b)에도 제2 프로그램전압(Vpp2)이 인가된다. 따라서 제2 안티퓨즈 게이트(172), 제3 안티퓨즈 게이트(173), 및 제4 안티퓨즈 게이트(174)와 제2 웰영역(130b) 사이의 전위차는 실질적으로 0이 된다. 이에 따라 비선택 트랜지스터(C21)와 동일한 제2 행의 나머지 트랜지스터들(T22, T23, T24)의 제2 채널영역들(152b, 153b, 154b)의 각각에는 채널이 형성되지 않는다. 따라서 제2 비트라인(BL2)에 0V가 인가되더라도, 이 전위는 제2 공통 소스/드레인영역(141b)까지 전달되지 않으며, 그 결과 제2 공통 소스/드레인영역(141b)은 플로팅 상태가 된다. 제2 비트라인(BL2)이 플로팅되는 경우에도, 안티퓨즈 게이트들(172, 173, 174)에 인가되는 바이어스 크기와 무관하게 제2 공통 소스/드레인영역(141b)은 플로팅 상태가 된다. 제2 공통 소스/드레인영역(141b)이 플로팅 상태가 됨에 따라, 제1 안티퓨즈 게이트(171)와 제2 공통 소스/드레인영역(141b) 사이의 제1 안티퓨즈 절연층(161)으로 전류가 흐르지 못하여 제1 안티퓨즈 절연층(161) 내에 저항성 경로가 형성되지 않는다.
도 10을 참조하면, 제1 행에 있는 단위셀들(C11, C12, C13, C14) 중 제1 열에 있는 단위셀(C11)에 대한 프로그램 동작이 끝나면, 제2 열에 있는 단위셀(C12)에 대한 프로그램 동작을 수행한다. 구체적으로 이미 프로그램 동작이 수행된 제1 행 및 제1 열의 단위셀(C11)에 연결되는 제1 워드라인(WL1)은 플로팅시킨다. 선택 단위셀(C12)에 연결되는 제2 워드라인(WL2)에는 제1 프로그램전압(Vpp1)을 인가한다. 아직 프로그램 동작이 이루어지지 않은 비선택 단위셀들(C13, C14)의 각각에 연결되는 제3 워드라인(WL3) 및 제4 워드라인(WL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 선택 단위셀(C12)에 연결되는 제1 비트라인(BL1) 및 제1 웰바이어스라인(PWL1)에는 각각 0V를 인가한다. 제1 비트라인(BL1) 외의 나머지 비트라인들, 즉 제2 비트라인(BL2), 제3 비트라인(BL3), 및 제4 비트라인(BL4)은 플로팅시키거나, 또는 0V를 인가한다. 제1 웰바이어스라인(PWL1) 외의 나머지 웰바이어스라인들, 즉 제2 웰바이어스라인(PWL2), 제3 웰바이어스라인(PWL3), 및 제4 웰바이어스라인(PWL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
도 11에는 이와 같은 바이어스 인가에 따라 선택 단위셀(C12)이 프로그램되는 메카니즘이 도시되어 있다. 도 11에 나타낸 바와 같이, 이미 프로그램 동작이 이루어진 단위셀(C11)에 연결되는 제1 워드라인(WL1)은 플로팅 상태이므로, 단위셀(C11)이 프로그램되었는지의 여부와 무관하게 선택 단위셀(C12)에 대한 프로그램 동작에 영향을 받지 않는다. 제3 및 제4 워드라인들(WL3, WL4)에 문턱전압값 이상의 제2 프로그램전압(Vpp2)이 인가됨에 따라, 비선택 단위셀들(C13, C14)을 구성하는 트랜지스터들(T13, T14)은 턴 온 된다. 이에 따라 트랜지스터(T13)의 제1 채널영역(153a) 및 트랜지스터(T14)의 제1 채널영역(154a)에는 각각 채널(CH3, CH4)이 형성된다. 선택 단위셀(C12)을 구성하는 트랜지스터(T12)의 경우에도 채널이 형성될 수 있지만, 프로그램 동작에는 영향을 주지 않으므로 도면에 나타내지 않았다.
제1 비트라인(BL1)을 통해 인가되는 전위, 즉 0V는 제1 드레인영역(144a), 채널(CH4), 제1 공통 소스/드레인영역(143a), 및 채널(CH3)로 순차적으로 전달되어, 최종적으로 제1 공통 소스/드레인영역(142a)으로 전달된다. 이에 따라 제2 안티퓨즈 게이트(172)와 제1 공통 소스/드레인영역(142a) 사이에는 제1 프로그램전압(Vpp1)의 크기 만큼의 전위차가 발생된다. 이 전위차에 의해, 도면에서 "A2"로 나타낸 바와 같이, 제2 안티퓨즈 게이트(172)와 제1 공통 소스/드레인영역(142a) 사이의 제2 안티퓨즈 절연층(162)으로 다량의 전류가 흐르고, 이 전류에 의해 제2 안티퓨즈 절연층(162)이 파괴되어 저항성 경로(212)가 만들어진다.
선택 단위셀(C12)과 제1 웰바이어스라인(PWL1)을 공유하는 비선택 단위셀(C13)의 경우, 제3 안티퓨즈 게이트(173)와 제1 공통 소스/드레인영역(143a) 사이에 제2 프로그램전압(Vpp2)의 크기만큼의 전위차가 발생된다. 제2 프로그램전압(Vpp2)의 크기는 제3 안티퓨즈 절연층(163)을 파괴시킬 수 있을 정도의 크기가 아니므로, 제1 공통 소스/드레인영역(143a) 위의 제3 안티퓨즈 절연층(163) 내에는 저항성 경로가 형성되지 않는다. 이와 같은 비선택 단위셀(C13)에 대한 프로그램 금지 동작은, 선택 단위셀(C12)과 제1 웰바이어스라인(PWL1)을 공유하는 비선택 단위셀(C14)에 대해서도 동일하게 적용될 수 있다. 또한 제3 워드라인(WL3) 및 제4 워드라인(WL4)을 공유하는 나머지 행들의 비선택 단위셀들(C23, C24, C33, C34, C43, C44)에 대해서도 동일하게 적용될 수 있다.
다시 도 10을 참조하면, 이미 프로그램 동작이 이루어진 단위셀(C11)에 연결되는 제1 워드라인(WL1)을 공유하는 다른 단위셀들(C21, C31, C41)의 경우, 제1 워드라인(WL1)이 플로팅 상태이므로, 선택 단위셀(C12)에 대한 프로그램 동작에 영향을 받지 않는다. 선택된 단위셀(C12)과 제2 워드라인(WL2)을 공유하는 다른 비선택 단위셀들(C22, C32, C42)의 경우, 그 단위셀들(C22, C32, C42)의 각각과 동일한 행에 배치되는 나머지 비선택 단위셀들을 구성하는 트랜지스터들 내에 채널이 형성되지 않으므로 프로그램동작이 이루어지지 않는다. 예컨대 도 12에 나타낸 바와 같이, 제2 워드라인(WL2)을 공유하는 제2 행의 비선택 단위셀(C22)의 경우, 제2 안티퓨즈 게이트(172)로 제1 프로그램전압(Vpp1)이 인가된다. 비선택 단위셀(C22)이 프로그램되기 위해서는, 제2 안티퓨즈 게이트(172)에 인가되는 제1 프로그램전압(Vpp1)과 제2 공통 소스/드레인영역(142b)으로 전달되는 전압 사이의 전위차가 제2 안티퓨즈 절연층(162)을 파괴시킬 수 있을 정도의 전류량을 제2 안티퓨즈 절연층(162) 내에 유발시켜야 한다.
그러나 제3 안티퓨즈 게이트(173) 및 제4 안티퓨즈 게이트(174)에 제2 프로그램전압(Vpp2)이 인가되고, 비선택 단위셀(C22)에 연결되는 제2 웰바이어스라인(PWL2)을 통해 제2 웰영역(130b)에 제2 프로그램전압(Vpp2)이 인가되므로, 제3 안티퓨즈 게이트(173) 및 제4 안티퓨즈 게이트(174)와 제2 웰영역(130b) 사이의 전위차는 실질적으로 0이 된다. 이에 따라 트랜지스터들(T23, T24)의 제2 채널영역들(153b, 154b)에는 채널이 형성되지 않는다. 따라서 제2 비트라인(BL2)에 0V가 인가되더라도, 이 전위는 제2 공통 소스/드레인영역(142b)까지 전달되지 않는다. 그 결과 제2 공통 소스/드레인영역(142b)은 플로팅 상태가 되며, 제2 안티퓨즈 게이트(172)와 제2 공통 소스/드레인영역(142b) 사이의 제2 안티퓨즈 절연층(162)으로 전류가 흐르지 않는다. 이에 따라 제2 공통 소스/드레인영역(142b)과 중첩되는 제2 안티퓨즈 절연층(162) 내에는 저항성 경로가 형성되지 않는다. 제2 비트라인(BL2)이 플로팅되는 경우에도 제2 공통 소스/드레인영역(142b)은 플로팅 상태가 된다. 이와 같은 프로그램 금지 동작은 제2 워드라인(WL2)을 공유하는 다른 행들의 비선택 단위셀(C32, C42)에 대해서도 동일하게 적용될 수 있다.
도 13을 참조하면, 제1 행에 있는 단위셀들(C11, C12, C13, C14) 중 제1 열에 있는 단위셀(C11) 및 제2 열에 있는 단위셀(C12)에 대한 프로그램 동작이 끝나면, 제3 열에 있는 단위셀(C13)에 대한 프로그램 동작을 수행한다. 구체적으로 이미 프로그램 동작이 수행된 제1 행의 제1 열 및 제2 열의 단위셀들(C11, C12)의 각각에 연결되는 제1 워드라인(WL1) 및 제2 워드라인(WL2)은 플로팅시킨다. 선택 단위셀(C13)에 연결되는 제3 워드라인(WL3)에 제1 프로그램전압(Vpp1)을 인가한다. 아직 프로그램 동작이 이루어지지 않은 비선택 단위셀(C14)에 연결되는 제4 워드라인(WL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 선택 단위셀(C13)에 연결되는 제1 비트라인(BL1) 및 제1 웰바이어스라인(PWL1)에는 각각 0V를 인가한다. 제1 비트라인(BL1) 외의 나머지 비트라인들, 즉 제2 비트라인(BL2), 제3 비트라인(BL3), 및 제4 비트라인(BL4)은 플로팅시키거나, 또는 0V를 인가한다. 제1 웰바이어스라인(PWL1) 외의 나머지 웰바이어스라인들, 즉 제2 웰바이어스라인(PWL2), 제3 웰바이어스라인(PWL3), 및 제4 웰바이어스라인(PWL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
도 14에는 이와 같은 바이어스 인가에 따라 선택 단위셀(C13)이 프로그램되는 메카니즘이 도시되어 있다. 도 14에 나타낸 바와 같이, 이미 프로그램 동작이 이루어진 단위셀들(C11, C12)의 각각에 연결되는 제1 워드라인(WL1) 및 제2 워드라인(WL2)은 플로팅 상태이므로, 단위셀들(C11, C12)이 프로그램되었는지의 여부와 무관하게 선택 단위셀(C13)에 대한 프로그램 동작에 영향을 받지 않는다. 제1 웰바이어스라인(PWL1)에 0V가 인가되고, 제4 워드라인(WL4)에 문턱전압값 이상의 제2 프로그램전압(Vpp2)이 인가됨에 따라, 비선택 단위셀(C14)을 구성하는 트랜지스터(T14)는 턴 온 된다. 이에 따라 트랜지스터(T14)의 제1 채널영역(154a)에는 채널(CH4)이 형성된다. 선택 단위셀(C13)을 구성하는 트랜지스터(T13)의 경우에도 채널이 형성될 수 있지만, 본 프로그램 동작에 실질적인 영향을 주지 않는다.
제1 비트라인(BL1)을 통해 인가되는 전위, 즉 0V는 제1 드레인영역(144a) 및 채널(CH4)을 통해 제1 공통 소스/드레인영역(143a)으로 전달된다. 이에 따라 제3 안티퓨즈 게이트(173)와 제1 공통 소스/드레인영역(143a) 사이에는 제1 프로그램전압(Vpp1)의 크기 만큼의 전위차가 발생된다. 이 전위차에 의해, 도면에서 "A3"로 나타낸 바와 같이, 제3 안티퓨즈 게이트(173)와 제1 공통 소스/드레인영역(143a) 사이의 제3 안티퓨즈 절연층(163)으로 다량의 전류가 흐르고, 이 전류에 의해 제3 안티퓨즈 절연층(163)이 파괴되어 저항성 경로(213)가 만들어진다.
선택 단위셀(C13)과 제1 비트라인(BL1)을 공유하는 비선택 단위셀(C14)의 경우, 제4 안티퓨즈 게이트(174)와 제1 비트라인(BL1)을 통해 0V가 인가되는 제1 드레인영역(144a) 사이에 제2 프로그램전압(Vpp2)의 크기만큼의 전위차가 발생된다. 제2 프로그램전압(Vpp2)의 크기는 제4 안티퓨즈 절연층(164)을 파괴시킬 수 있을 정도의 크기가 아니므로, 제1 드레인영역(144a) 위의 제4 안티퓨즈 절연층(164) 내에는 저항성 경로가 형성되지 않는다. 이와 같은 비선택 단위셀(C14)에 대한 프로그램 금지 동작은, 제4 워드라인(WL4)을 공유하는 나머지 행들의 비선택 단위셀들(C24, C34, C44)에 대해서도 동일하게 적용될 수 있다.
다시 도 13을 참조하면, 이미 프로그램 동작이 이루어진 단위셀들(C11, C12)의 각각에 연결되는 제1 워드라인(WL1) 및 제2 워드라인(WL2)을 공유하는 다른 단위셀들(C21, C22, C31, C32, C41, C42)의 경우, 제1 워드라인(WL1) 및 제2 워드라인(WL2)이 플로팅 상태이므로, 선택 단위셀(C13)에 대한 프로그램 동작에 영향을 받지 않는다. 선택된 단위셀(C13)과 제3 워드라인(WL3)을 공유하는 다른 비선택 단위셀들(C23, C33, C43)의 경우, 그 단위셀들(C23, C33, C43)의 각각과 동일한 행에 배치되는 나머지 비선택 단위셀들을 구성하는 트랜지스터들 내에 채널이 형성되지 않으므로 프로그램동작이 이루어지지 않는다. 예컨대 도 15에 나타낸 바와 같이, 제3 워드라인(WL3)을 공유하는 제2 행의 비선택 단위셀(C23)의 경우, 제3 안티퓨즈 게이트(173)로 제1 프로그램전압(Vpp1)이 인가된다. 비선택 단위셀(C23)이 프로그램되기 위해서는, 제3 안티퓨즈 게이트(173)에 인가되는 제1 프로그램전압(Vpp1)과 제2 공통 소스/드레인영역(143b)으로 전달되는 전압 사이의 전위차가 제3 안티퓨즈 절연층(163)을 파괴시킬 수 있을 정도의 전류량을 유발시켜야 한다.
그러나 제4 안티퓨즈 게이트(174)에 제2 프로그램전압(Vpp2)이 인가되고, 비선택 단위셀(C23)에 연결되는 제2 웰바이어스라인(PWL2)을 통해 제2 웰영역(130b)에 제2 프로그램전압(Vpp2)이 인가되므로, 제4 안티퓨즈 게이트(174)와 제2 웰영역(130b) 사이의 전위차는 실질적으로 0이 된다. 이에 따라 트랜지스터(T24)의 제2 채널영역(154b)에는 채널이 형성되지 않는다. 따라서 제2 비트라인(BL2)에 0V가 인가되더라도, 이 전위는 제2 공통 소스/드레인영역(143b)까지 전달되지 않는다. 그 결과 제2 공통 소스/드레인영역(143b)은 플로팅 상태가 되어 제3 안티퓨즈 게이트(173)와 제2 공통 소스/드레인영역(143b) 사이의 제3 안티퓨즈 절연층(163)으로 전류가 흐르지 않는다. 이에 따라 제2 공통 소스/드레인영역(143b)과 중첩되는 제3 안티퓨즈 절연층(163) 내에는 저항성 경로가 형성되지 않는다. 제2 비트라인(BL2)이 플로팅되는 경우에도 제2 공통 소스/드레인영역(143b)은 플로팅 상태가 된다. 이와 같은 프로그램 금지 동작은 제3 워드라인(WL3)을 공유하는 다른 행들의 비선택 단위셀(C33, C43)에 대해서도 동일하게 적용될 수 있다.
도 16을 참조하면, 제1 행에 있는 단위셀들(C11, C12, C13, C14) 중 제1 열에 있는 단위셀(C11), 제2 열에 있는 단위셀(C12), 및 제3 열에 있는 단위셀(C13)에 대한 프로그램 동작이 끝나면, 마지막 열, 즉 제4 열에 있는 단위셀(C14)에 대한 프로그램 동작을 수행한다. 구체적으로 이미 프로그램 동작이 수행된 제1 행의 제1 열 내지 제3 열의 단위셀들(C11, C12, C13)의 각각에 연결되는 제1 워드라인(WL1), 제2 워드라인(WL2), 및 제3 워드라인(WL3)은 플로팅시킨다. 선택 단위셀(C14)에 연결되는 제4 워드라인(WL4)에는 제1 프로그램전압(Vpp1)을 인가한다. 선택 단위셀(C14)이 연결되는 제1 비트라인(BL1) 및 제1 웰바이어스라인(PWL1)에는 각각 0V를 인가한다. 이전 프로그램 단계에서는 나머지 비트라인들을 플로팅시키거나, 0V를 인가하였지만, 마지막 열의 단위셀을 프로그램하는 과정에서는, 제1 비트라인(BL1) 외의 나머지 비트라인들, 즉 제2 비트라인(BL2), 제3 비트라인(BL3), 및 제4 비트라인(BL4)을 플로팅시킨다. 제1 웰바이어스라인(PWL1) 외의 나머지 웰바이어스라인들, 즉 제2 웰바이어스라인(PWL2), 제3 웰바이어스라인(PWL3), 및 제4 웰바이어스라인(PWL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
도 17에는 이와 같은 바이어스 인가에 따라 선택 단위셀(C14)이 프로그램되는 메카니즘이 도시되어 있다. 도 17에 나타낸 바와 같이, 이미 프로그램 동작이 이루어진 단위셀들(C11, C12, C13)의 각각에 연결되는 제1 워드라인(WL1), 제2 워드라인(WL2), 및 제3 워드라인(WL3)은 플로팅 상태이므로, 단위셀들(C11, C12, C13)이 프로그램되었는지의 여부와 무관하게 선택 단위셀(C14)에 대한 프로그램 동작에 영향을 받지 않는다. 제1 비트라인(BL1)을 통해 공급되는 전압, 즉 0V는 제1 드레인영역(144a)으로 직접 인가된다. 이에 따라 제4 안티퓨즈 게이트(174)와 제1 드레인영역(144a) 사이에는 제1 프로그램전압(Vpp1)과 0V의 차이, 즉 제1 프로그램전압(Vpp1)의 크기 만큼의 전위차가 발생된다. 이 전위차에 의해, 도면에서 "A4"로 나타낸 바와 같이, 제4 안티퓨즈 게이트(174)와 제1 드레인영역(144a) 사이의 제4 안티퓨즈 절연층(164)으로 다량의 전류가 흐르고, 이 전류에 의해 제4 안티퓨즈 절연층(164)이 파괴되어 저항성 경로(214)가 만들어진다.
다시 도 16을 참조하면, 이미 프로그램 동작이 이루어진 단위셀들(C11, C12, C13)의 각각에 연결되는 제1 워드라인(WL1), 제2 워드라인(WL2), 및 제3 워드라인(WL3)을 공유하는 다른 행들의 단위셀들(C21, C22, C23, C31, C32, C33, C41, C42, C43)의 경우, 제1 워드라인(WL1), 제2 워드라인(WL2), 및 제3 워드라인(WL3)이 플로팅 상태이므로, 선택 단위셀(C14)의 프로그램 동작에 영향을 받지 않는다. 선택 단위셀(C14)과 제4 워드라인(WL4)을 공유하는 다른 비선택 단위셀들(C24, C34, C44)의 경우, 각각의 비트라인들(BL2, BL3, BL4)이 플로팅됨에 따라 프로그램동작이 이루어지지 않는다. 예컨대 도 18에 나타낸 바와 같이, 제4 워드라인(WL4)을 공유하는 비선택 단위셀(C24)이 프로그램되기 위해서는, 제4 안티퓨즈 게이트(174)에 인가되는 제1 프로그램전압(Vpp1)과 제2 드레인영역(144b)에 인가되는 전압 사이의 전위차가 제4 안티퓨즈 절연층(164)을 파괴시킬 수 있을 정도의 크기가 되어야 한다.
그러나 제4 안티퓨즈 게이트(174)에 제1 프로그램전압(Vpp1)이 인가되더라도, 제2 비트라인(BL2)이 플로팅됨에 따라, 제2 드레인영역(144b)은 플로팅 상태가 된다. 이에 따라 제4 안티퓨즈 게이트(174)와 제2 드레인영역(144b) 사이의 제4 안티퓨즈 절연층(164)으로 전류가 흐르지 못하며, 그 결과 제2 드레인영역(144b)과 중첩되는 제4 안티퓨즈 절연층(164) 내에는 저항성 경로가 형성되지 않는다. 이와 같은 프로그램 금지 동작은 제4 워드라인(WL4)을 공유하는 다른 행들의 비선택 단위셀(C34, C44)에 대해서도 동일하게 적용될 수 있다.
도 19를 참조하면, 제1 행에 있는 단위셀들(C11, C12, C13, C14)에 대한 프로그램 동작이 끝나면, 제2 행에 있는 단위셀들(C21, C22, C23, C24)에 대한 프로그램 동작을 수행한다. 구체적으로 제2 행에 있는 단위셀들(C21, C22, C23, C24) 중 제1 열의 단위셀(C21)에 대한 프로그램을 수행하고, 이어서 순차적으로 제2 열의 단위셀(C22) 및 제3 열의 단위셀(C23)에 대한 프로그램을 수행한다. 끝으로 마지막 열인 제4 열의 단위셀(C24)에 대한 프로그램을 수행한다. 이 과정은 도 7 내지 도 18을 참조하여 설명한 제1 행에 있는 단위셀들(C11, C12, C13, C14)의 프로그램 과정과 동일하다. 다만 제2 행의 단위셀들(C21, C22, C23, C24)에 대한 프로그램 과정에서, 제1 행의 단위셀들(C11, C12, C13, C14)의 경우 이미 프로그램된 상태인 단위셀들이 있을 수 있다. 제1 행의 단위셀들(C11, C12, C13, C14) 중 프로그램되지 않은 단위셀의 경우, 선택 단위셀과 워드라인을 공유하는 다른 행의 단위셀의 경우와 동일하므로 선택 단위셀에 대한 프로그램 과정에서 해당 단위셀에 대한 프로그램 금지 동작은 유효하게 적용된다. 제1 행의 단위셀들(C11, C12, C13, C14) 중 프로그램 상태인 단위셀의 경우에도 선택 단위셀에 대한 프로그램 과정에 영향을 받지 않는다.
도 20에는 제2 행 및 제1 열의 선택 단위셀(C21)에 대한 프로그램 과정에서 이미 프로그램이 이루어져 저항성 경로(211)가 형성된 제1 행 및 제1 열의 단위셀(C11)의 바이어스 조건이 도시되어 있다. 도 20에 도시된 바와 같이, 선택 단위셀(C21)과 공유하는 제1 워드라인(WL1)에는 제1 프로그램전압(Vpp1)이 인가된다. 선택 단위셀(C21)과 공유하지 않는 제2 워드라인(WL2), 제2 워드라인(WL3), 및 제4 워드라인(WL4)에는 각각 제2 프로그램전압(Vpp2)이 인가된다. 제1 비트라인(BL1)은 플로팅되거나 0V가 인가되고, 제1 웰바이어스라인(PWL1)에는 제2 프로그램전압(Vpp2)이 인가된다. 그리고 딥웰 바이어스라인(NWL)에도 제2 프로그램전압(Vpp2)이 인가된다.
단위셀(C11)은, 제1 안티퓨즈 절연층(161) 내에 저항성 경로(211)가 형성된 프로그램 상태이다. 이에 따라 단위셀(C11)에서 제1 안티퓨즈 게이트게이트(171)와 제1 공통 소스/드레인영역(141a)은 저항성 경로(211)를 통해 전기적으로 도통되어 있는 상태이다. 이 상태에서 선택 단위셀(C21)과 함께 공유하는 제1 워드라인(WL1)에는 제1 프로그램전압(Vpp1)이 인가되면, 제1 공통 소스/드레인영역(141a)에는 제1 프로그램전압(Vpp1)에서 저항성 경로(211)에서의 전압강하를 뺀 전압이 인가된다. 통상적으로 저항성 경로(211)에서의 저항값은 매우 작으므로, 저항성 경로(211)에서의 전압강하는 무시할 수 있는 정도이다. 이에 따라 저항성 경로(211)에서의 전압강하는 무시하기로 한다. 저항성 경로(211)에서의 전압강하를 무시할 경우, 제1 공통 소스/드레인영역(141a)에는 제1 프로그램전압(Vpp1)이 인가된다. 제1 웰바이어스라인(PWL1)에는 제2 프로그램전압(Vpp2)이 인가되므로, 제1 웰영역(130a)에도 제2 프로그램전압(Vpp2)이 인가된다. 따라서 p형의 제1 웰영역(130a)과 n형의 제1 공통 소스/드레인영역(141a)에 의한 기생 다이오드(D11)에는 역방향 바이어스가 인가된다. 기생 다이오드(D11)에 역방향 바이어스가 인가됨에 따라 두 영역의 접합(juction)은 전기적인 개방(open) 상태가 된다. 따라서 프로그램 상태의 단위셀(C11)은 제1 웰영역(130a)에 의해 영향받지 않는다.
제2 열 내지 제4 열의 단위셀(C12, C13, C14)을 각각 구성하는 트랜지스터들(T12, T13, T14)의 경우, 제2 내지 제4 워드라인(WL2, WL3, WL4)과 제1 웰바이어스라인(PWL1)에 동일한 제2 프로그램전압(Vpp2)이 인가되므로, 채널이 형성되지 않는다. 따라서 제1 비트라인(BL1)에 인가되는 전압과 무관하게 제1 공통 소스/드레인영역들(142a, 143a)은 플로팅 상태가 된다. 결과적으로 프로그램 상태의 단위셀(C11)은 제1 비트라인(BL1)에 인가되는 바이어스에 영향을 받지 않는다.
한편, 선택 단위셀(C21)과 공유하는 제1 워드라인(WL1)에 제1 프로그램전압(Vpp1)이 인가되고, 인접한 열의 제2 워드라인(WL2)에 제2 프로그램전압(Vpp2)이 인가됨에 따라, 도면에서 "C"로 나타낸 영역, 즉 제2 안티퓨즈 게이트(172)와 제1 공통 소스/드레인영역(141a) 사이에는 제1 프로그램전압(Vpp1)과 제2 프로그램전압(Vpp2)의 차이만큼의 전위차가 발생된다. 그러나 제1 프로그램전압(Vpp1)과 제2 프로그램전압(Vpp2)의 차이는, 이 영역(C)에서 제2 안티퓨즈 절연층(162)을 절연 파괴시킬 정도의 크기가 아니므로, 단위셀(C12)의 영역(C)에서 원하지 않게 저항성 경로가 형성되는 현상을 발생되지 않으며, 여전히 제1 공통 소스/드레인영역(141a)은 플로팅 상태를 유지할 수 있다.
도 21 내지 도 24는 도 6의 셀어레이의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면들이다. 본 예에 따른 안티퓨즈 오티피 셀어레이(100)의 프로그램 동작은, 하나의 열에 포함되는 단위셀들에 대해 복수로 프로그램시킬 수 있다는 점에서 앞선 실시예와 상이하다. 즉 제1 열에 배치되는 단위셀들(C11, C21, C31, C41) 중 선택된 단위셀들에 대해서 동시에 프로그램 동작을 수행한다. 다음에 제2 열에 배치되는 단위셀들(C12, C22, C32, C42) 중 선택된 단위셀들에 대해서 동시에 프로그램 동작을 수행한다. 다음에 제3 열에 배치되는 단위셀들(C13, C23, C33, C43) 중 선택된 단위셀들에 대해서 동시에 프로그램 동작을 수행한다. 끝으로 마지막 열, 즉 제4 열에 배치되는 단위셀들(C14, C24, C34, C44) 중 선택된 단위셀들에 대해서 동시에 프로그램 동작을 수행한다. 이와 같이, 본 예의 경우 앞선 실시예와 동일하게 제1 열부터 마지막 열까지 순차적으로 프로그램 동작을 수행하지만, 하나의 열에 배치되는 복수개의 단위셀들에 대해서 일괄적으로 프로그램 동작을 수행할 수 있다는 점에서 전체 셀어레이에 대한 프로그램 동작 횟수를 줄일 수 있다. 즉 본 예의 경우, 안티퓨즈 오티피 셀어레이(100)를 구성하는 열의 개수와 동일한 횟수의 프로그램 동작만으로 전체 안티퓨즈 오티피 셀어레이(100)에 대한 프로그램을 수행할 수 있다.
먼저 도 21을 참조하면, 제1 열에 배치되는 단위셀들, 즉 제1 워드라인(WL1)을 공유하는 단위셀들(C11, C21, C31, C41) 중 제1 행의 단위셀(C11) 및 제3행의 단위셀(C31)을 동시에 프로그램하는 경우를 예로 들기로 한다. 선택 단위셀들(C11, C31)에 연결되는 제1 워드라인(WL1)에 제1 프로그램전압(Vpp1)을 인가한다. 나머지 워드라인들(WL2, WL3, WL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 제1 프로그램전압(Vpp1) 및 제2 프로그램전압(Vpp2)은, 도 7 내지 도 20을 참조하여 설명한 바와 동일하다. 선택 단위셀들(C11, C31)의 각각에 연결되는 제1 비트라인(BL1) 및 제3 비트라인(BL3)에는 0V를 인가한다. 선택되지 않은 단위셀들(C21, C41)의 각각에 연결되는 제2 비트라인(BL2) 및 제4 비트라인(BL4)은 플로팅시키거나 0V를 인가한다. 선택된 단위셀들(C11, C31)의 각각에 연결되는 제1 웰바이어스라인(PWL1) 및 제3 웰바이어스라인(PWL3)에는 각각 0V를 인가한다. 선택되지 않은 단위셀들(C21, C41)의 각각에 연결되는 제2 웰바이어스라인(PWL2) 및 제4 웰바이어스라인(PWL4)에는 제2 프로그램전압(Vpp2)을 인가시킨다. 도면에 나타내지는 않았지만, 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
이와 같은 바이어스 인가에 따라 선택 단위셀들(C11, C31)은 프로그램된다. 즉 선택 단위셀들(C11, C31)의 각각의 제1 안티퓨즈 절연층 내에 저항성 경로가 형성된다. 이 과정은, 도 8을 참조하여 설명한 과정과 동일하다. 제1 열에 배치되는 단위셀들 중 선택되지 않은 단위셀들(C21, C41)의 경우, 도 9를 참조하여 설명한 바와 같이 프로그램 금지 동작이 적용된다. 즉 동일한 행에 배치되는 나머지 단위셀들(C22-C24, C42-C44)의 각각을 구성하는 트랜지스터에서 채널이 형성되지 않으며, 이에 따라 제2 비트라인(BL2) 및 제4 비트라인(BL4)에 각각 인가되는 0V는 단위셀들(C21, C41) 내의 공통 소스/드레인영역으로 전달되지 못한다. 그 결과 단위셀들(C21, C41) 내의 제1 안티퓨즈 절연층 내에는 저항성 경로가 만들어지지 않는다. 선택 단위셀(C11)과 제1 웰바이어스라인(PWL1)을 공유하는 비선택 단위셀들(C12, C13, C14)의 경우, 도 8을 참조하여 설명한 바와 같이, 안티퓨즈 절연층의 양단에 인가되는 전위차가 저항성 경로를 형성할 수 있을 정도의 크기가 아니며, 이에 따라 프로그램 금지가 이루어진다. 이는 선택 단위셀(C31)과 제3 웰바이어스라인(PWL3)을 공유하는 비선택 단위셀들(C32, C33, C34)에도 동일하게 적용된다.
다음에 도 22를 참조하면, 제1 열에 배치되는 단위셀들에 대한 선택적 프로그램 동작을 수행한 후에는 제2 열에 배치되는 단위셀들에 대해 선택적으로 프로그램 동작을 수행한다. 일 예로, 도면에 나타낸 바와 같이, 제2 워드라인(WL2)을 공유하는 모든 단위셀들(C12, C22, C32, C42)을 프로그램 선택하는 경우, 이미 프로그램이 수행된 제1 열의 제1 워드라인(WL1)은 플로팅시키고, 프로그램하고자 하는 제2 열의 제2 워드라인(WL2)에는 제1 프로그램전압(Vpp1)을 인가한다. 나머지 워드라인들(WL3, WL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 선택된 단위셀들(C12, C22, C32, C42)의 각각에 연결되는 제1 비트라인(BL1), 제2 비트라인(BL2), 제3 비트라인(BL3), 및 제4 비트라인(BL4)에는 각각 0V를 인가한다. 선택된 단위셀들(C12, C22, C32, C42)의 각각에 연결되는 제1 웰바이어스라인(PWL1), 제2 웰바이어스라인(PWL2), 제3 웰바이어스라인(PWL3), 및 제4 웰바이어스라인(PWL4)에도 각각 0V를 인가한다. 도면에 나타내지는 않았지만, 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
이와 같은 바이어스 인가에 따라 선택 단위셀들(C12, C22, C32, C42)은 프로그램된다. 즉 선택 단위셀들(C12, C22, C32, C42)의 각각에는 저항성 경로가 형성된다. 이 과정은, 도 11을 참조하여 설명한 과정과 동일하다. 제1 열에 배치되는 단위셀들(C11, C21, C31, C41)의 경우, 제1 워드라인(WL1)이 플로팅됨에 따라 본 프로그램 동작에 영향을 주거나 받지 않는다. 나머지 제3 열 및 제4 열에 배치되는 단위셀들(C13, C14, C23, C24, C33, C34, C43, C44)은, 도 11을 참조하여 설명한 바와 같이, 제2 워드라인(WL2), 제3 워드라인(WL3), 및 제4 워드라인(WL4)에 인가되는 제2 프로그램전압(Vpp2)이 작은 크기를 가짐에 따라 프로그램되지 않는다.
다음에 도 23을 참조하면, 제1 열 및 제2 열에 배치되는 단위셀들에 대한 선택적 프로그램 동작을 순차적으로 수행한 후에는, 제3 열에 배치되는 단위셀들에 대해 선택적으로 프로그램 동작을 수행한다. 도면에 나타낸 바와 같이, 제3 워드라인(WL3)을 공유하는 단위셀들(C13, C23, C33, C43) 중 제1 열의 단위셀(C13), 제2 열의 단위셀(C23), 및 제3 열의 단위셀(C33)을 선택적으로 프로그램하는 경우를 예로 들기로 한다. 제1 워드라인(WL1) 및 제2 워드라인(WL2)은 플로팅시키고, 제3 워드라인(WL3)에는 제1 프로그램전압(Vpp1)을 인가한다. 나머지 제4 워드라인(WL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 선택된 단위셀들(C13, C23, C33)의 각각에 연결되는 제1 비트라인(BL1), 제2 비트라인(BL2), 및 제3 비트라인(BL3)에는 각각 0V를 인가한다. 나머지 제4 비트라인(BL4)은 플로팅시키거나 0V를 인가한다. 선택된 단위셀들(C13, C23, C33)의 각각에 연결되는 제1 웰바이어스라인(PWL1), 제2 웰바이어스라인(PWL2), 및 제3 웰바이어스라인(PWL3)에도 각각 0V를 인가한다. 나머지 제4 웰바이어스라인(PWL4)에는 제2 프로그램전압(Vpp2)을 인가한다. 도면에 나타내지는 않았지만, 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
이와 같은 바이어스 인가에 따라 선택 단위셀들(C13, C23, C33)은 프로그램된다. 즉 선택 단위셀들(C13, C23, C33)의 각각에는 저항성 경로가 형성된다. 이 과정은, 도 14를 참조하여 설명한 과정과 동일하다. 제1 열에 배치되는 단위셀들(C11, C21, C31, C41)과 제2 열에 배치되는 단위셀들(C21, C22, C32, C42)의 경우, 제1 워드라인(WL1) 및 제2 워드라인(WL2)이 각각 플로팅됨에 따라 본 프로그램 동작에 영향을 주거나 받지 않는다. 나머지 제4 열에 배치되는 단위셀들(C14, C24, C34, C44)은, 도 14를 참조하여 설명한 바와 같이, 제4 워드라인(WL4)에 인가되는 제2 프로그램전압(Vpp2)이 작은 크기를 가짐에 따라 프로그램되지 않는다. 선택되지 않은 단위셀들(C43)의 경우, 도 15를 참조하여 설명한 메카니즘과 동일한 메카니즘에 따라서 프로그램되지 않는다.
다음에 도 24를 참조하면, 제1 열, 제2 열, 및 제3 열에 배치되는 단위셀들에 대한 선택적 프로그램 동작을 순차적으로 수행한 후에는, 마지막 열, 즉 제4 열에 배치되는 단위셀들에 대해 선택적으로 프로그램 동작을 수행한다. 도면에 나타낸 바와 같이, 제4 워드라인(WL4)을 공유하는 단위셀들(C14, C24, C34, C44) 중 제1 행의 단위셀(C14) 및 제4 행의 단위셀(C44)을 선택적으로 프로그램하는 경우를 예로 들기로 한다. 제1 워드라인(WL1), 제2 워드라인(WL2), 및 제3 워드라인(WL3)은 플로팅시키고, 제4 워드라인(WL4)에는 제1 프로그램전압(Vpp1)을 인가한다. 선택된 단위셀들(C14, C44)의 각각에 연결되는 제1 비트라인(BL1) 및 제4 비트라인(BL4)에는 각각 0V를 인가한다. 나머지 제2 비트라인(BL2) 및 제3 비트라인(BL3)은 플로팅시킨다. 선택된 단위셀들(C14, C44)의 각각에 연결되는 제1 웰바이어스라인(PWL1) 및 제4 웰바이어스라인(PWL4)에는 각각 0V를 인가한다. 나머지 제2 웰바이어스라인(PWL2) 및 제3 웰바이어스라인(PWL3)에는 제2 프로그램전압(Vpp2)을 인가한다. 도면에 나타내지는 않았지만, 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
이와 같은 바이어스 인가에 따라 선택 단위셀들(C14, C44)은 프로그램된다. 즉 선택 단위셀들(C14, C44)의 각각에는 저항성 경로가 형성된다. 이 과정은, 도 17을 참조하여 설명한 과정과 동일하다. 제1 열에 배치되는 단위셀들(C11, C21, C31, C41), 제2 열에 배치되는 단위셀들(C21, C22, C32, C42), 및 제3 열에 배치되는 단위셀들(C31, C32, C33, C34)의 경우, 제1 워드라인(WL1), 제2 워드라인(WL2), 및 제3 워드라인(WL3)이 각각 플로팅됨에 따라 본 프로그램 동작에 영향을 주거나 받지 않는다. 선택되지 않은 단위셀들(C24, C34)의 경우, 도 18을 참조하여 설명한 메카니즘과 동일한 메카니즘에 따라서 프로그램되지 않는다.
도 25 내지 27은 도 6의 안티퓨즈 오티피 셀어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 본 예에 따른 안티퓨즈 오티피 셀어레이(100)에 대한 리드 동작은, 모든 행들의 단위셀들 중 특정 행의 단위셀들에 대해 일괄적으로 이루어진다. 이에 따라 전체 안티퓨즈 오티피 셀어레이(100)의 리드 동작은, 안티퓨즈 오티피 셀어레이(100)를 구성하는 행들의 개수와 동일한 횟수로 수행될 수 있다. 선택된 행의 단위셀들에 대한 리드 동작을 수행하기 위해서는, 선택된 행의 웰바이어스라인에 리드전압을 인가한다. 모든 워드라인들에는 0V를 인가하고, 모든 비트라인들은 플로팅시킨다. 그리고 선택된 행 이외의 행들의 각각에 연결되는 웰바이어스라인들도 플로팅시킨다.
도 25에 나타낸 바와 같이, 제2 행의 단위셀들(C21, C22, C23, C24)을 리드하는 경우를 예로 들어 설명하기로 한다. 제2 행의 단위셀들(C21, C22, C23, C24)을 리드하기 위해, 제2 행의 단위셀들(C21, C22, C23, C24)에 공통으로 연결되는 제2 웰바이어스라인(PWL2)에 리드전압(Vrd)을 인가한다. 리드전압(Vrd)의 크기는, pn 다이오드의 턴 온 전압 이상의 크기를 갖는다. 일 예에서 리드전압(Vrd)은 대략 1V 내지 3V일 수 있다. 나머지 제1 웰바이어스라인(PWL1), 제3 웰바이어스라인(PWL3), 및 제4 웰바이어스라인(PWL4)은 플로팅시킨다. 모든 워드라인들(WL1, WL2, WL3, WL4)의 각각에는 0V를 인가하고, 모든 비트라인들(BL1, BL2, BL3, BL4)은 플로팅시킨다.
도 26에는 제2 행의 단위셀들(C21, C22, C23, C24)의 단면 구조가 도시되어 있다. 도 26에 나타낸 바와 같이, 제2 행의 단위셀들(C21, C22, C23, C24) 중 제1 열의 단위셀(C21), 제2 열의 단위셀(C22), 및 제4 열의 단위셀(C24)은, 각각 저항성 경로(221, 222, 224)가 형성된 제1 상태, 예컨대 프로그램 상태이다. 반면에 제2 행의 단위셀들(C21, C22, C23, C24) 중 제3 열의 단위셀(C23)은, 저항성 경로가 형성되지 않은 제2 상태, 예컨대 이레이즈 상태이다. 제1 열의 단위셀(C21)의 경우, 제2 웰영역(130b)과 제2 공통 소스/드레인영역(141b)에 의해 기생 pn 다이오드(D21)가 구성된다. 제2 열의 단위셀(C22)의 경우, 제2 웰영역(130b)과 제2 공통 소스/드레인영역(142b)에 의해 기생 pn 다이오드(D22)가 구성된다. 제3 열의 단위셀(C23)의 경우, 제2 웰영역(130b)과 제2 공통 소스/드레인영역(143b)에 의해 기생 pn 다이오드(D23)가 구성된다. 그리고 제4 열의 단위셀(C24)의 경우, 제2 웰영역(130b)과 제2 드레인영역(144b)에 의해 기생 pn 다이오드(D24)가 구성된다.
제2 웰영역(130b)은 제2 웰바이어스라인(PWL2)을 통해 리드전압(Vrd)을 인가받는다. 이 리드전압(Vrd)은 기생 pn 다이오드들(D21, D22, D23, D24)을 모두 턴 온 상태가 된다. 다만, 기생 pn 다이오드들(D21, D22, D23, D24)이 모두 턴 온 상태가 되더라도 기생 pn 다이오드들(D21, D22, D23, D24)에 전류가 흐르는지의 여부는 단위셀들 각각의 상태에 따라 결정된다. 구체적으로 제1 열의 단위셀(C21)의 경우, 저항성 경로(221)가 형성된 프로그램 상태이므로, 제2 공통 소스/드레인영역(141b)이 저항성 경로(221)를 통해 제1 워드라인(WL1)과 전기적으로 연결된다. 기생 pn 다이오드(D21) 내의 전압강하를 무시할 경우, 제2 공통 소스/드레인영역(141b)에 리드전압(Vrd)이 인가되고, 제1 워드라인(WL1)에 0V가 인가됨에 따라, 제2 웰바이어스라인(PWL2)으로부터의 일정 양의 전류가 기생 pn 다이오드(D21)를 통해 제1 워드라인(WL1) 쪽으로 흐른다. 따라서 제1 워드라인(WL1)에 흐르는 전류를 감지함으로써 선택 단위셀(C21)이 프로그램 상태라는 것을 판독할 수 있다. 이와 같은 제1 열의 단위셀(C21)에 대한 리드 동작은, 프로그램 상태인 다른 단위셀들(C22, C24)에 대해서도 동일하게 적용된다.
한편, 제3 열의 단위셀(C23)의 경우, 저항성 경로가 형성되지 않은 이레이즈 상태이므로, 제2 공통 소스/드레인영역(143b)과 제3 워드라인(WL3)은 제3 안티퓨즈 절연층(163)에 의해 전기적으로 격리된다. 따라서 비록 기생 pn 다이오드(D21) 내의 전압강하를 무시할 경우, 제2 공통 소스/드레인영역(143b)에 리드전압(Vrd)이 인가되고, 제3 워드라인(WL3)에 0V가 인가되더라도, 전기적 장벽층인 제3 안티퓨즈 절연층(163)에 의해 제2 웰바이어스라인(PWL2)으로부터 제3 워드라인(WL3) 쪽으로 전류가 흐르지 않는다. 따라서 제3 워드라인(WL3)에 전류가 흐르지 않는다는 것을 감지함으로써 선택 단위셀(C23)이 이레이즈 상태라는 것을 판독할 수 있다.
도 27에는 제2 행의 단위셀들(C21, C22, C23, C24)에 대한 리드 동작이 이루어지는 경우에 있어서의 제1 행의 단위셀들(C11, C12, C13, C14)의 단면 구조가 도시되어 있다. 제1 행의 단위셀들(C11, C12, C13, C14)의 각각은 리드 동작 중인 제2 행의 단위셀들(C21, C22, C23, C24)의 각각과 워드라인(WL1, WL2, WL3, WL4)을 공유하는 셀이다. 따라서 제2 행의 단위셀들(C21, C22, C23, C24)의 리드 동작이 올바르게 이루어지도록 하기 위해서는, 제1 행의 단위셀들(C11, C12, C13, C14)로 인해 워드라인들(WL1, WL2, WL3, WL4)에 전류가 흐르는 현상이 발생되지 않아야 한다.
제1 행의 단위셀들(C11, C12, C13, C14) 중 이레이즈 상태인 단위셀들(C11, C14)의 경우, 제1 웰바이어스라인(PWL1)이 플로팅됨에 따라, 기생 pn 다이오드(D11, D14)가 턴 온 되지 않는다. 더욱이 기생 pn 다이오드(D11, D14)의 턴 온과 무관하게, 전기적 장벽층인 제1 안티퓨즈 절연층(161) 및 제4 안티퓨즈 절연층(162)으로 인해, 제1 워드라인(WL1) 및 제4 워드라인(WL4)으로의 전류 흐름은 발생되지 않는다. 제1 행의 단위셀들(C11, C12, C13, C14) 중 프로그램 상태인 단위셀들(C12, C13)의 경우, 제1 웰바이어스라인(PWL1)이 플로팅됨에 따라, 기생 pn 다이오드(D12, D13)가 턴 온 되지 않는다. 따라서 비록 저항성 경로(212, 213)에 의해 제2 워드라인(WL2)과 제1 공통 소스/드레인영역(142a) 사이와, 제4 워드라인(WL4)과 제1 드레인영역(144a) 사이에 전류이동경로가 형성되더라도, 제2 워드라인(WL2) 및 제4 워드라인(WL4)으로의 전류 흐름은 발생되지 않는다. 제2 행의 단위셀들에 대한 리드 과정에서 제1 행의 단위셀들이 영향을 주지 않는 과정은, 다른 제3 행 및 제4 행의 단위셀들의 경우에도 동일하게 적용된다.
도 28은 다른 예에 따른 안티퓨즈 오티피 셀어레이의 레이아웃도이다. 도 28을 참조하면, 안티퓨즈 오티피 셀어레이(1000)는, 웰영역(1300)을 포함한다. 웰영역(1300)의 측면들 및 하부면은 딥웰영역(1200)으로 둘러싸인다. 딥웰영역영역(1200) 및 웰영역(1300)은 각각 서로 반대되는 제1 도전형 및 제2 도전형을 갖는다. 일 예에서 딥웰영역(1200)은 n형의 도전형을 가지며, 웰영역(1300)은 p형의 도전형을 가질 수 있다. 딥웰영역(1200) 및 웰영역(1300)은 소정의 마스크패턴을 이용한 이온주입공정 및 확산공정을 통해 형성될 수 있다.
웰영역(1300) 위에는 복수개의 안티퓨즈 게이트들(1711-1714, 1721-1724, 1731-1734, 1741-1744)이 배치된다. 안티퓨즈 게이트들(1711-1714, 1721-1724, 1731-1734, 1741-1744)은, 제1 방향 및 제2 방향으로 상호 이격되도록 배치된다. 일 예에서 제1 방향과 제2 방향은 상호 수직인 방향일 수 있다. 비록 본 레이아웃도에는 나타나지 않지만, 안티퓨즈 게이트들(1711-1714, 1721-1724, 1731-1734, 1741-1744)의 각각의 하부에는 안티퓨즈 절연층이 배치된다. 안티퓨즈 게이트들(1711-1714, 1721-1724, 1731-1734, 1741-1744)의 각각은 행 및 열을 기준으로 구분된다. 즉 제1 행에는 안티퓨즈 게이트들(1711-1714)이 제1 열부터 제4 열에 이르기까지 배치되고, 제2 행에는 안티퓨즈 게이트들(1721-1724)이 제1 열부터 제4 열에 이르기까지 배치되고, 제3 행에는 안티퓨즈 게이트들(1731-1734)이 제1 열부터 제4 열에 이르기까지 배치되며, 제4 행에는 안티퓨즈 게이트들(1741-1744)이 제1 열부터 제4 열에 이르기까지 배치된다.
제1 행의 안티퓨즈 게이트들(1711-1714) 사이의 웰영역(1300) 내에는 제1 공통 소스/드레인영역들(1410a, 1420a, 1430a)이 배치된다. 제1 행의 마지막 열, 즉 제4 열의 안티퓨즈 게이트(1714)의 일 측면에 인접한 웰영역(1300) 내에는 제1 드레인영역(1440a)이 배치된다. 제2 행의 안티퓨즈 게이트들(1721-1724) 사이의 웰영역(1300) 내에는 제2 공통 소스/드레인영역들(1410b, 1420b, 1430b)이 배치된다. 제2 행의 마지막 열, 즉 제4 열의 안티퓨즈 게이트(1724)의 일 측면에 인접한 웰영역(1300) 내에는 제2 드레인영역(1440b)이 배치된다. 제3 행의 안티퓨즈 게이트들(1731-1734) 사이의 웰영역(1300) 내에는 제3 공통 소스/드레인영역들(1410c, 1420c, 1430c)이 배치된다. 제3 행의 마지막 열, 즉 제4 열의 안티퓨즈 게이트(1734)의 일 측면에 인접한 웰영역(1300) 내에는 제3 드레인영역(1440c)이 배치된다. 그리고 제4 행의 안티퓨즈 게이트들(1741-1744) 사이의 웰영역(1300) 내에는 제4 공통 소스/드레인영역들(1410d, 1420d, 1430d)이 배치된다. 제4 행의 마지막 열, 즉 제4 열의 안티퓨즈 게이트(1744)의 일 측면에 인접한 웰영역(1300) 내에는 제4 드레인영역(1440d)이 배치된다.
이에 따라 제2 열에 배치되는 안티퓨즈 게이트들(1420a-1420d), 제3 열에 배치되는 안티퓨즈 게이트들(1430a-1430d), 및 제4 열에 배치되는 안티퓨즈 게이트들(1440a-1440d)의 경우, 그 양 측면들 사이에는 각 행마다 각각의 공통 소스/드레인영역이 배치된다. 예컨대 제1 행의 제1 열 및 제2 열의 안티퓨즈 게이트들(1711, 1712) 사이에는 제1 공통 소스/드레인영역(1410a)이 배치되고, 제1 행의 제2 열 및 제3 열의 안티퓨즈 게이트들(1712, 1713) 사이에는 제1 공통 소스/드레인영역(1420a)이 배치되며, 그리고 제1 행의 제3 열 및 제4 열의 안티퓨즈 게이트들(1713, 1714) 사이에는 제1 공통 소스/드레인영역(1430a)이 배치된다. 제1 공통 소스/드레인영역들(1410a, 1420a, 1430a), 제2 공통 소스/드레인영역들(1410b, 1420b, 1430b), 제3 공통 소스/드레인영역들(1410c, 1420c, 1430c), 및 제4 공통 소스/드레인영역들(1410d, 1420d, 1430d)과, 제1 드레인영역(1440a), 제2 드레인영역(1440b), 제3 드레인영역(1440c), 및 제4 드레인영역(1440d)은, 웰영역(1300)의 제2 도전형과 반대인 제1 도전형, 예컨대 n+형의 도전형을 갖는다.
본 예에 따른 안티퓨즈 오티피 셀어레이(1000)에 있어서, 안티퓨즈 게이트들(1711-1714, 1721-1724, 1731-1734, 1741-1744)이 위치하는 지점마다 하나의 단위셀이 존재한다. 이에 따라 안티퓨즈 오티피 셀어레이(1000)는 4x4의 매트릭스 구조로 배열되는 16개의 단위셀들로 이루어진다. 단위셀들의 각각은 안티퓨즈 게이트들(1711-1714, 1721-1724, 1731-1734, 1741-1744)의 각각이 위치하는 행과 열에 따라 특정될 수 있다. 단위셀들의 각각은 하나의 모스(MOS) 트랜지스터 구조로 구성된다. 예컨대 제1 행 및 제2 열의 단위셀(C12)은, 웰영역(1300), 제1 공통 소스/드레인영역들(1410a, 1420a), 및 안티퓨즈 게이트(1712)로 이루어지는 모스 트랜지스터로 구성된다. 여기서 제1 공통 소스/드레인영역(1410a)은 소스영역으로 작용하고, 제1 공통 소스/드레인영역(1420a)은 드레인영역으로 작용한다. 앞서 언급한 바와 같이, 웰영역(1300)과 안티퓨즈 게이트(1712) 사이에는 안티퓨즈 절연층(미도시)이 배치된다. 이와 같은 단일 모스 트랜지스터 구조는, 첫번째 열, 즉 제1 열과 마지막 열, 즉 제4 열에 배치되는 단위셀들을 제외한 나머지 단위셀들에 대해서도 동일하게 적용된다.
반면에 첫번째 열, 즉 제1 열에 배치되는 단위셀들을 각각 구성하는 트랜지스터는 하프 모스(half MOS) 트랜지스터 구조로 구성된다. 예컨대 제1 행 및 제1 열의 단위셀(C11)은, 웰영역(1300), 제1 공통 소스/드레인영역(1410a), 및 안티퓨즈 게이트(1711)로 이루어지는 하프 모스 트랜지스터로 구성된다. 제1 공통 소스/드레인영역(1410a)은 드레인영역으로 사용되며, 소스영역은 존재하지 않는다. 제2 행, 제3 행, 및 제4 행의 제1 열에 배치되는 단위셀들도 동일한 하프 모스 트랜지스터 구조로 이루어진다. 마지막 열, 즉 제4 열에 배치되는 단위셀들을 각각 구성하는 트랜지스터도 단일 모스(MOS) 트랜지스터 구조로 구성된다. 예컨대 제1 행 및 제4 열에 배치되는 단위셀(C14)은, 웰영역(1300), 제1 공통 소스/드레인영역(1430a), 제1 드레인영역(1440a), 및 안티퓨즈 게이트(1714)로 이루어지는 모스 트랜지스터로 구성된다. 제1 공통 소스/드레인영역(1430a)은 소스영역으로 작용한다. 제2 행, 제3 행, 및 제4 행의 제4 열에 배치되는 단위셀들도 동일한 모스 트랜지스터 구조로 이루어진다.
딥웰영역(1200) 내에는 딥웰 컨택영역(1220)이 배치된다. 딥웰 컨택영역(1220)은 웰영역(1300)과 상호 이격되도록 배치된다. 딥웰 컨택영역(1220)은 딥웰영역(1200)과 동일한 제1 도전형을 가지며, 불순물도핑농도는 딥웰영역(1200)보다 높다. 딥웰 컨택영역(1220)은 딥웰 컨택(1230)을 통해 딥웰 바이어스라인(NWL)과 전기적으로 연결된다. 비록 본 예에서 딥웰영역(1200) 내에 하나의 딥웰 컨택영역(1220)이 배치되지만, 이는 단지 하나의 예로서 다른 예에서는 복수개의 딥 웰 컨택영역들이 배치될 수도 있다. 이 경우 복수개의 딥 웰 컨택영역들은 하나의 딥웰 바이어스라인(NWL)에 공통으로 연결된다. 웰영역(1300) 내에는 각각 웰컨택영역(1320)이 배치된다. 웰컨택영역(1320)은, 웰영역(1300)과 동일한 제2 도전형을 가지며, 불순물도핑농도는 웰영역(1300)보다 높다. 비록 본 예에서 웰영역(1300) 내에 하나의 웰컨택영역(1320)이 배치되지만, 이는 단지 하나의 예로서 다른 예에서는 복수개의 웰컨택영역들이 배치될 수도 있다.
안티퓨즈 게이트들(1711-1714, 1721-1724, 1731-1734, 1741-1744)의 각각은, 각각의 워드라인컨택(1811-1814, 1821-1824, 1831-1834, 1841-1844)을 통해 각각의 워드라인(WL11-WL14, WL21-WL24, WL31-WL34, WL41-WL44)에 전기적으로 연결된다. 웰컨택영역(1320)은 웰컨택(1910)을 통해 웰바이어스라인(PWL)에 전기적으로 연결된다. 제1 드레인영역(1440a)은, 제1 비트라인컨택(1920a)을 통해 제1 비트라인(BL1)에 전기적으로 연결된다. 제2 드레인영역(1440b)은, 제2 비트라인컨택(1920b)을 통해 제2 비트라인(BL2)에 전기적으로 연결된다. 제3 드레인영역(1440c)은, 제3 비트라인컨택(1920c)을 통해 제3 비트라인(BL3)에 전기적으로 연결된다. 그리고 제4 드레인영역(1440d)은, 제4 비트라인컨택(1920d)을 통해 제4 비트라인(BL4)에 전기적으로 연결된다.
비록 본 레이아웃도에서는 16개의 안티퓨즈 게이트들(1711-1714, 1721-1724, 1731-1734, 1741-1744)로 구성되는 셀어레이를 나타내고 있지만, 이는 단지 일 예로서 다른 여러 예들에서 16개보다 적거나 더 많은 개수의 안티퓨즈 게이트들로 셀어레이가 구성될 수도 있다.
도 29는 도 28의 선 IV-IV'을 따라 절단하여 나타내 보인 단면도이다. 도 29에서는 제1 행의 제1 열 내지 제4 열에 배치되는 단위셀들(C11, C12, C13, C14)의 각각을 구성하는 제1 트랜지스터들(T11, T12, T13, T14)의 단면 구조를 나타내고 있다. 이 단면 구조는, 나머지 제2 행 내지 제4 행에 배치되는 단위셀들의 단면 구조와도 동일하다. 도 29에서 도 28과 동일한 참조부호는 동일한 구성요소를 의미한다. 도 29를 도 28과 함께 참조하면, 기판(1100)의 상부영역에 제1 도전형, 예컨대 n형의 딥웰영역(1200)이 배치된다. 딥웰영역(1200)의 상부영역에는 딥웰 컨택영역(1220)과 웰영역(1300)이 배치된다. 이에 따라 딥웰 컨택영역(1220)의 측면들 및 바닥면과, 웰영역(1300)의 측면들 및 바닥면은 딥웰영역(1200)에 의해 둘러싸인다. 비록 본 단면 구조에는 나타나지 않지만, 도 28을 참조하여 설명한 바와 같이, 웰영역(1300)은 나머지 제2 행 내지 제4 행에 배치되는 단위셀들에 공유된다. 딥웰 컨택영역(1220)은, 딥웰영역(1200)과 동일한 제1 도전형을 갖지만, 불순물 도핑농도는 딥웰영역(1200)보다 높은 n+형 도전형을 갖는다.
웰영역(1300) 상부영역에는, 웰컨택영역(1320), 복수개의 제1 공통 소스/드레인영역들(1411, 1412, 1413) 및 제1 드레인영역(1414)이 제1 방향을 따라 상호 이격되도록 배치된다. 웰컨택영역(1320)은, 웰영역(1300)과 동일한 제2 도전형을 갖지만, 불순물 도핑 농도는 웰영역(1300)보다 높은 p+형의 도전형을 갖는다. 제1 공통 소스/드레인영역들(1411, 1412, 1413) 및 제1 드레인영역(1414)은 n+형의 도전형을 갖는다. 제1 드레인영역(1414)과 반대되는 단부, 즉 도면에서 가장 왼쪽에 배치되는 제1 공통 소스/드레인영역(1411)의 왼쪽 측면에는 제1 열의 제1 채널영역(1511)이 배치된다. 제1 공통 소스/드레인영역들(1411, 1412) 사이에는 제2 열의 제1 채널영역(1512)이 배치된다. 제1 공통 소스/드레인영역들(1412, 1413) 사이에는 제3 열의 제1 채널영역(1513)이 배치된다. 그리고 제1 공통 소스/드레인영역(1413) 및 제1 드레인영역(1414) 사이에는 제4 열의 제1 채널영역(1514)이 배치된다.
제1 행 및 제1 열의 제1 채널영역(1511) 상부에는 제1 행 및 제1 열의 안티퓨즈 절연층(1611) 및 안티퓨즈 게이트(1711)가 순차적으로 배치된다. 안티퓨즈 절연층(1611) 및 안티퓨즈 게이트(1711)의 오른쪽 측면 부분과 제1 공통 소스/드레인영역(1411)의 왼쪽 측면 부분은 수직 방향으로 일부분 중첩될 수 있다. 제1 행 및 제2 열의 제1 채널영역(1512) 위에는 제1 행 및 제2 열의 안티퓨즈 절연층(1612) 및 안티퓨즈 게이트(1712)가 순차적으로 배치된다. 안티퓨즈 절연층(1612) 및 안티퓨즈 게이트(1712)의 왼쪽 측면 부분 및 오른쪽 측면 부분은, 각각 제1 공통 소스/드레인영역(1411)의 오른족 측면 부분 및 제1 공통 소스/드레인영역(1412)의 왼쪽 측면 부분과 수직 방향으로 일부분 중첩될 수 있다. 제1 행 및 제3 열의 제1 채널영역(1513) 위에는 제1 행 및 제3 열의 안티퓨즈 절연층(1613) 및 안티퓨즈 게이트(1713)가 순차적으로 배치된다. 안티퓨즈 절연층(1613) 및 안티퓨즈 게이트(1713)의 왼쪽 측면 부분 및 오른쪽 측면 부분은, 각각 제1 공통 소스/드레인영역(1412)의 오른족 측면 부분 및 제1 공통 소스/드레인영역(1413)의 왼쪽 측면 부분과 수직 방향으로 일부분 중첩될 수 있다. 제1 행 및 제4 열의 제1 채널영역(1514) 위에는 제1 행 및 제4 열의 안티퓨즈 절연층(1614) 및 안티퓨즈 게이트(1714)가 순차적으로 배치된다. 안티퓨즈 절연층(1614) 및 안티퓨즈 게이트(1714)의 왼쪽 측면 부분 및 오른쪽 측면 부분은, 각각 제1 공통 소스/드레인영역(1413)의 오른족 측면 부분 및 제1 드레인영역(1414)의 왼쪽 측면 부분과 수직 방향으로 일부분 중첩될 수 있다.
도 28을 참조하여 설명한 바와 같이, 제1 행에 배치되는 트랜지스터들(T11, T12, T13, T14) 중 제1 열에 배치되는 트랜지스터(T11)는 하프 모스 트랜지스터 구조로 이루어진다. 제1 행의 나머지 열들, 즉 제2 열, 제3 열, 및 제4 열에 배치되는 트랜지스터들(T12, T13, T14)은 모두 모스 트랜지스터 구조로 이루어진다.
제1 행 및 제1 열의 안티퓨즈 게이트(1711), 제1 행 및 제2 열의 안티퓨즈 게이트(1712), 제1 행 및 제3 열의 안티퓨즈 게이트(1713), 및 제1 행 및 제4 열의 안티퓨즈 게이트(1714)는, 각각 제1 행 및 제1 열의 워드라인(WL11), 제1 행 및 제2 열의 워드라인(WL12), 제1 행 및 제3 열의 워드라인(WL13), 및 제1 행 및 제4 열의 워드라인(WL14)에 전기적으로 연결된다. 딥웰 컨택영역(1220)은 딥웰바이어스라인(NWL)에 전기적으로 연결된다. 웰컨택영역(1320)은 웰바이어스라인(PWL)에 전기적으로 연결된다. 제1 드레인영역(1414)은 제1 비트라인(BL1)에 전기적으로 연결된다.
도 30은 도 29의 단면 구조의 등가회로도이다. 비록 도 30에서는 제1 행의 단위셀들(C11, C12, C13, C14)에 대한 등가회로만 도시되어 있지만, 나머지 행들의 각각에 배치되는 단위셀들에 대한 등가회로도 동일하다. 도 30을 도 28 및 도 29와 함께 참조하면, 제1 행의 단위셀들(C11, C12, C13, C14) 중 제1 열의 단위셀(C11)은 하프 모스 트랜지스터 구조의 트랜지스터(T11)로 이루어지고, 나머지 열들의 단위셀들(C12, C13, C14)의 각각은 모스 트랜지스터 구조의 트랜지스터(T12, T13, 또는 T14)로 이루어진다. 즉 제1 행의 단위셀들(C11, C12, C13, C14)의 각각은, 특정 단위셀을 선택하기 위한 선택 트랜지스터를 포함하지 않는다. 제1 행에 배치되는 트랜지스터들(T11, T12, T13, T14)은 순차적인 직렬 연결 구조를 갖는다. 즉 제1 행 및 제1 열의 트랜지스터(T11)의 드레인단자(DT11)와 제1 행 및 제2 열의 트랜지스터(T12)의 소스단자(ST12)가 직렬로 연결된다. 제1 행 및 제2 열의 트랜지스터(T12)의 드레인단자(DT12)는 제1 행 및 제3 열의 트랜지스터(T13)의 소스단자(ST13)와 직렬로 연결된다. 마찬가지로 제1 행 및 제3 열의 트랜지스터(T13) 의 드레인단자(DT13)는 제1 행 및 제4 열의 트랜지스터(T14)의 소스단자(ST14)와 직렬로 연결된다. 제1 행 및 제1 열의 트랜지스터(T11)의 소스단자(ST11)는 플로팅 상태를 유지한다. 첫번째 행 및 마지막 열, 즉 제1 행 및 제4 열의 트랜지스터(T14)의 드레인단자(DT14)는 제1 비트라인(BL1)에 연결된다.
제1 행 및 제1 열의 트랜지스터(T11)의 게이트단자(GT11)는 제1 행 및 제1 열의 워드라인(WL11)에 연결된다. 제1 행 및 제2 열의 트랜지스터(T12)의 게이트단자(GT12)는 제1 행 및 제2 열의 워드라인(WL12)에 연결된다. 제1 행 및 제3 열의 트랜지스터(T13)의 게이트단자(GT13)는 제1 행 및 제3 열의 워드라인(WL13)에 연결된다. 그리고 제1 행 및 제4 열의 트랜지스터(T14)의 게이트단자(GT14)는 제1 행 및 제4 열의 워드라인(WL14)에 연결된다. 트랜지스터(T11)의 드레인단자(DT11) 및 트랜지스터(T12)의 소스단자(ST12)는, 제1 행 및 제1 열의 제1 다이오드(D11)의 캐소드와 연결된다. 트랜지스터(T12)의 드레인단자(DT12) 및 트랜지스터(T13)의 소스단자(ST13)는, 제1 행 및 제2 열의 제1 다이오드(D12)의 캐소드와 연결된다. 트랜지스터(T13)의 드레인단자(DT13) 및 트랜지스터(T14)의 소스단자(ST14)는, 제1 행 및 제3 열의 제1 다이오드(D13)의 캐소드와 연결된다. 그리고 트랜지스터(T14)의 드레인단자(DT14)는, 제1 행 및 제4 열의 제1 다이오드(D14)의 캐소드와 연결된다. 제1 다이오드들(D11, D12, D13, D14) 각각의 애노드들은, 웰바이어스라인(PWL)에 공통으로 연결된다. 제1 다이오드들(D11, D12, D13, D14) 각각의 애노드들은, 딥웰 다이오드(DN)의 애노드에 공통으로 연결된다. 딥웰 다이오드(DN)의 캐소드는 딥웰바이어스라인(NWL)에 연결된다.
제1 행 및 제1 열의 단위셀(C11)을 구성하는 트랜지스터(T11)의 게이트단자(GT11) 및 드레인단자(DT11)는, 각각 도 28 및 도 29를 참조하여 설명한 제1 행 및 제1 열의 안티퓨즈 게이트(1711) 및 제1 공통 소스/드레인영역(1411)에 대응된다. 트랜지스터(T11)의 소스단자(ST11)는 플로팅 상태이므로 별도의 확산영역이 존재하지 않는다. 제1 행 및 제2 열의 단위셀(C12)을 구성하는 트랜지스터(T12)의 게이트단자(GT12), 소스단자(ST12), 및 드레인단자(DT12)는, 각각 제1 행 및 제2 열의 안티퓨즈 게이트(1712), 제1 공통 소스/드레인영역(1411), 및 제1 공통 소스/드레인영역(1412)에 대응된다. 제1 공통 소스/드레인영역(1411)은, 트랜지스터(T11)의 드레인단자(DT11) 및 트랜지스터(T12)의 소스단자(ST12)로 공통으로 이용된다. 제1 행 및 제3 열의 단위셀(C13)을 구성하는 트랜지스터(T13)의 게이트단자(GT13), 소스단자(ST13), 및 드레인단자(DT13)는, 각각 제1 행 및 제3 열의 안티퓨즈 게이트(1713), 제1 공통 소스/드레인영역(1412), 및 제1 공통 소스/드레인영역(1413)에 대응된다. 제1 공통 소스/드레인영역(1412)은, 트랜지스터(T12)의 드레인단자(DT12) 및 트랜지스터(T13)의 소스단자(ST13)로 공통으로 이용된다. 제1 행 및 제4 열의 단위셀(C14)을 구성하는 트랜지스터(T14)의 게이트단자(GT14), 소스단자(ST14), 및 드레인단자(DT14)는, 각각 제1 행 및 제4 열의 안티퓨즈 게이트(1714), 제1 공통 소스/드레인영역(1413), 및 제1 드레인영역(1414)에 대응된다. 제1 공통 소스/드레인영역(1413)은, 트랜지스터(T13)의 드레인단자(DT13) 및 트랜지스터(T14)의 소스단자(ST14)로 공통으로 이용된다.
제1 행 및 제1 열의 제1 다이오드(D11)는, 웰영역(1300) 및 웰컨택영역(1320)의 p형 영역들과, 제1 공통 소스/드레인영역(1411)의 n형 영역으로 구성되는 기생 다이오드 성분이다. 제1 행 및 제2 열의 제1 다이오드(D12)는, 웰영역(1300) 및 웰컨택영역(1320)의 p형 영역들과, 제1 공통 소스/드레인영역(1412)의 n형 영역으로 구성되는 기생 다이오드 성분이다. 제1 행 및 제3 열의 다이오드(D13)는, 웰영역(1300) 및 웰컨택영역(1320)의 p형 영역들과, 제1 공통 소스/드레인영역(1413)의 n형 영역으로 구성되는 기생 다이오드 성분이다. 제1 행 및 제4 열의 다이오드(D14)는, 웰영역(1300) 및 웰컨택영역(1320)의의 p형 영역들과, 제1 드레인영역(1414)의 n형 영역으로 구성되는 기생 다이오드 성분이다.
제1 행에 배치되는 트랜지스터들(T11, T12, T13, T14)은, 다른 행들의 각각에 배치되는 트랜지스터와 함께 공통의 웰영역(1300) 내에 배치된다. 이에 따라 웰바이어스라인(PWL)과 트랜지스터(T11)의 제1 채널영역(1511)은 라인(1351a)을 통해 상호 전기적 단락 상태가 된다. 웰바이어스라인(PWL)과 트랜지스터(T12)의 제1 채널영역(1512)은 라인(1352a)을 통해 상호 전기적 단락 상태가 된다. 웰바이어스라인(PWL)과 트랜지스터(T13)의 제1 채널영역(1513)은 라인(1353a)을 통해 상호 전기적 단락 상태가 된다. 그리고 웰바이어스라인(PWL)과 트랜지스터(T14)의 제1 채널영역(1514)은 라인(1354a)을 통해 상호 전기적 단락 상태가 된다.
도 31은 도 28의 안티퓨즈 오티피 셀어레이의 전체 등가회로도이다. 도 31의 안티퓨즈 오티피 셀어레이(1000)은, 도 30을 참조하여 설명한 제1 행의 단위셀들(C11, C12, C13, C14)의 등가회로 구조가 복수의 행들의 각각에 배치되는 등가회로 구조를 갖는다. 도 31을 참조하면, 복수개의 워드라인들(WL11-WL14, WL21-WL24, WL31-WL34, WL41-WL44)의 각각이, 행들 및 열들의 교차점들에 각각 배치되는 트랜지스터의 게이트단자에 연결된다. 도 30를 참조하여 설명한 바와 같이, 모든 행 및 열의 단위셀들은 공통의 웰바이어스라인(PWL)에 연결된다.
제1 행의 단위셀들(C11, C12, C13, C14)은, 제1 방향(행 방향)을 따라 직렬로 연결된다. 제1 행의 단위셀들(C11, C12, C13, C14) 중 제1 열의 단위셀(C11)의 일단(소스 단자)은 플로팅되며, 제4 열의 단위셀(C14)의 일단(드레인 단자)은 제1 비트라인(BL1)에 연결된다. 제2 행의 단위셀들(C21, C22, C23, C24)도, 제1 방향(행 방향)을 따라 직렬로 연결된다. 제2 행의 단위셀들(C21, C22, C23, C24) 중 단위셀(C21)의 일단(소스 단자)은 플로팅되며, 단위셀(C24)의 일단(드레인 단자)은 제2 비트라인(BL2)에 연결된다. 제3 행의 단위셀들(C31, C32, C33, C34)도, 제1 방향(행 방향)을 따라 직렬로 연결된다. 제3 행의 단위셀들(C31, C32, C33, C34) 중 단위셀(C31)의 일단(소스 단자)은 플로팅되며, 단위셀(C34)의 일단(드레인 단자)은 제3 비트라인(BL3)에 연결된다. 그리고 제4 행의 단위셀들(C41, C42, C43, C44) 또한, 제1 방향(행 방향)을 따라 직렬로 연결된다. 제4 행의 단위셀들(C41, C42, C43, C44) 중 단위셀(C41)의 일단(소스 단자)은 플로팅되며, 단위셀(C44)의 일단(드레인 단자)은 제1 비트라인(BL1)에 연결된다. 웰바이어스라인(PWL)과, 단위셀을 구성하는 트랜지스터의 드레인단자 사이에는 기생 pn 다이오드(D11-D14, D21-D24, D31-D34, D41-D44)가 배치된다. 기생 pn 다이오드(D11-D14, D21-D24, D31-D34, D41-D44)의 애노드는 웰바이어스라인(PWL)에 공통으로 연결되고, 캐소드는 트랜지스터의 드레인단자에 각각 연결된다.
도 32 내지 도 41은 도 31의 셀어레이의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면들이다. 도 31 내지 도 41에서 도 28 내지 도 31과 동일한 참조부호는 동일한 요소를 의미한다. 본 예에 따른 안티퓨즈 오티피 셀어레이(1000)의 프로그램 동작은, 제1 행 내지 제4 행 중 어느 하나의 행에 배치되는 단위셀들에 대한 프로그램 동작을 수행한 후 다른 행에 배치되는 단위셀들에 대한 프로그램 동작을 수행한다. 이와 같은 행 단위의 프로그램 동작은 마지막 남은 행에 대한 프로그램 동작이 이루어질 때까지 반복적으로 수행된다. 프로그램 선택된 어느 하나의 행에 배치되는 단위셀들에 대한 프로그램 동작은 그 행의 제1 열에 배치되는 단위셀부터 마지막 열에 배치되는 단위셀까지 순차적으로 수행된다.
도 32에 나타낸 바와 같이, 제1 행 내지 제4 행 중 제1 행에 있는 단위셀들(C11, C12, C13, C14)을 프로그램하기 위해, 제1 열에 있는 단위셀(C11)에 대한 프로그램 동작부터 수행한다. 이를 위해 프로그램하고자 하는 선택 단위셀(C11)에 연결되는 제1 행 및 제1 열의 워드라인(WL11)에 제1 프로그램전압(Vpp1)을 인가한다. 제1 프로그램전압(Vpp1)은, 안티퓨즈 절연층을 파괴시켜 저항성 경로를 형성시킬 수 있을 정도의 크기를 갖는다. 일 예에서 제1 프로그램전압(Vpp1)은 대략 10-20V의 크기를 가질 수 있다. 제1 행의 나머지 비선택 단위셀들(C12, C13, C14)의 각각에 연결되는 제1 행 및 제2 열의 워드라인(WL12), 제1 행 및 제3 열의 워드라인(WL13), 및 제1 행 및 제4 열의 워드라인(WL14)에는 각각 제2 프로그램전압(Vpp2)을 인가한다. 제2 프로그램전압(Vpp2)은, 비선택 단위셀들(C12, C13, C14)을 구성하는 트랜지스터의 문턱전압값보다는 큰 값을 갖지만, 안티퓨즈 절연층을 파괴시켜 저항성 경로를 형성시킬 수 있을 정도의 크기보다는 작은 값을 갖는다. 또한 제2 프로그램전압(Vpp2)은, 제1 프로그램전압(Vpp1)과 제2 프로그램전압(Vpp2)의 차이가 안티퓨즈 절연층을 파괴시켜 저항성 경로를 형성시킬 수 있을 정도의 크기보다는 작은 값을 갖는다. 일 예에서 제2 프로그램전압(Vpp2)은 대략 2-5V의 크기를 가질 수 있다. 제1 비트라인(BL1) 및 웰바이어스라인(PWL)에는 각각 0V를 인가한다. 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다. 제1 비트라인(BL1) 외의 나머지 비트라인들, 즉 제2 비트라인(BL2), 제3 비트라인(BL3), 및 제4 비트라인(BL4)은 플로팅시키거나, 또는 0V를 인가한다. 그리고 제2 행의 워드라인들(WL21-WL24), 제3 행의 워드라인들(WL31-WL34), 및 제4 행의 워드라인들(WL41-WL44)도 플로팅시키거나, 또는 0V를 인가한다.
도 33에는 제1 행 및 제1 열의 단위셀(C11)을 프로그램하는 과정에서의 제1 행의 단위셀들(C11, C12, C13, C14)의 단면 구조가 되시되어 있다. 도 33에 나타낸 바와 같이, 제1 행의 비선택 단위셀들(C12, C13, C14)에 연결되는 제1 행의 워드라인들(WL12, WL13, WL14)의 각각에 문턱전압값 이상의 제2 프로그램전압(Vpp2)이 인가됨에 따라, 비선택 단위셀들(C12, C13, C14)을 구성하는 트랜지스터들(T12, T13, T14)은 턴 온 된다. 이에 따라 트랜지스터(T12)의 채널영역(1512), 트랜지스터(T13)의 채널영역(1513), 및 트랜지스터(T14)의 채널영역(1514)에는 각각 채널(CH2, CH3, CH4)이 형성된다.
제1 비트라인(BL1)을 통해 인가되는 전위, 즉 0V는 제1 드레인영역(1414), 채널(CH4), 제1 공통 소스/드레인영역(1413), 채널(CH3), 제1 공통 소스/드레인영역(1412), 및 채널(CH2)로 순차적으로 전달되어, 최종적으로 제1 공통 소스/드레인영역(1411)으로 전달된다. 이에 따라 제1 행 및 제1 열의 안티퓨즈 게이트(1711)와 제1 공통 소스/드레인영역(1411) 사이에는 제1 프로그램전압(Vpp1)과 0V의 차이, 즉 제1 프로그램전압(Vpp1)의 크기 만큼의 전위차가 발생된다. 이 전위차에 의해, 제1 행 및 제1 열의 안티퓨즈 게이트(1711)와 제1 공통 소스/드레인영역(1411) 사이의 제1 행 및 제1 열의 안티퓨즈 절연층(1611)으로 다량의 전류가 흐르고, 이 전류에 의해 제1 행 및 제1 열의 안티퓨즈 절연층(1611)이 파괴(rupture)되어 저항성 경로(2110)가 만들어진다.
선택 단위셀(C11)과 같은 제1 행에 배치되는 비선택 단위셀(C12)의 경우, 제1 행 및 제2 열의 안티퓨즈 게이트(1712)와 제1 공통 소스/드레인영역(1412) 사이에 제2 프로그램전압(Vpp2)의 크기만큼의 전위차가 발생된다. 제2 프로그램전압(Vpp2)의 크기는 제1 행 및 제2 열의 안티퓨즈 절연층(1612)을 파괴시킬 수 있을 정도의 크기가 아니므로 제1 공통 소스/드레인영역(1412) 위의 제1 행 및 제2 열의 안티퓨즈 절연층(1612)에는 저항성 경로가 형성되지 않는다. 이와 같은 비선택 단위셀(C12)에 대한 프로그램 금지 동작은, 동일한 제1 행의 나머지 비선택 단위셀들(C13, C14)에 대해서도 동일하게 적용될 수 있다.
도 34에는 제1 행 및 제1 열의 단위셀을 프로그램하는 과정에서의 제2 행의 단위셀들(C21, C22, C23, C24)의 단면 구조가 되시되어 있다. 도 34에 나타낸 바와 같이, 제2 행의 단위셀들(C21, C22, C23, C24)의 각각에 연결되는 워드라인들(WL21-WL24)의 각각은 플로팅되거나 0V가 인가된다. 제2 비트라인(BL2)도 플로팅되거나 0V가 인가된다. 워드라인들(WL21-WL24)의 각각이 플로팅되는 경우, 제2 비트라인(BL2)에 인가되는 바이어스와 관계없이, 단위셀들(C21, C22, C23, C24)의 각각에 포함되는 안티퓨즈 게이트(1721, 1722, 1723, 1724)와, 인접한 제2 공통 소스/드레인영역(1421, 1422, 1423) 및 제2 드레인영역(1424) 사이에는 전류가 흐르지 않는다. 그 결과 단위셀들(C21, C22, C23, C24)의 각각에 포함되는 안티퓨즈 절연층들(1621, 1622, 1623, 1624) 내에는 저항성 경로가 만들어지지 않는다.
워드라인들(WL21-WL24)의 각각에 0V가 인가되는 경우, 제2 비트라인(BL2)이 플로팅되면, 제2 공통 소스/드레인영역들(1421, 1422, 1423) 및 제2 드레인영역(1424)도 모두 플로팅 상태가 된다. 이에 따라 워드라인들(WL21-WL24)의 각각에 0V가 인가되더라도, 단위셀들(C21, C22, C23, C24)의 각각에 포함되는 안티퓨즈 게이트(1721, 1722, 1723, 1724)와, 인접한 제2 공통 소스/드레인영역(1421, 1422, 1423) 및 제2 드레인영역(1424) 사이에는 전류가 흐르지 않는다. 그 결과 단위셀들(C21, C22, C23, C24)의 각각에 포함되는 안티퓨즈 절연층들(1621, 1622, 1623, 1624) 내에는 저항성 경로가 만들어지지 않는다.
워드라인들(WL21-WL24)의 각각에 0V가 인가되고 제2 비트라인(BL2)에도 0V가 인가되는 경우, 채널이 형성되지 않음에 따라 제2 공통 소스/드레인영역들(1421, 1422, 1423)은 플로팅되고, 제2 드레인영역(1424)에는 제2 비트라인(BL2)을 통해 0V가 인가된다. 따라서 제2 행의 제1 열 내지 제3 열의 단위셀들(C21, C22, C23)은, 각각의 단위셀에 연결되는 워드라인에 인가되는 전압과 무관하게 프로그램 금지된다. 제2 행 및 제4 열의 단위셀(C24)의 경우, 안티퓨즈 게이트(1724)와 제2 드레인영역(1424) 사이의 전위차가 0V가 되며, 따라서 프로그램 금지된다. 이와 같이 제2 행의 단위셀들(C21, C22, C23, C24)의 프로그램 금지 동작들은, 제3 행의 단위셀들(C31, C32, C33, C34) 및 제4 행의 단위셀들(C41, C42, C43, C44)에 대해서도 동일하게 적용된다.
도 35를 참조하면, 제1 행에 있는 단위셀들(C11, C12, C13, C14) 중 제1 열에 있는 단위셀(C11)에 대한 프로그램 동작이 끝나면, 제2 열에 있는 단위셀(C12)에 대한 프로그램 동작을 수행한다. 구체적으로 이미 프로그램 동작이 수행된 제1 행 및 제1 열의 단위셀(C11)에 연결되는 제1 행 및 제1 열의 워드라인(WL11)은 플로팅시킨다. 선택 단위셀(C12)에 연결되는 제1 행 및 제2 열의 워드라인(WL12)에는 제1 프로그램전압(Vpp1)을 인가한다. 아직 프로그램 동작이 이루어지지 않은 비선택 단위셀들(C13, C14)의 각각에 연결되는 제1 행 및 제3 열의 워드라인(WL13) 및 제1 행 및 제4 열의 워드라인(WL14)에는 제2 프로그램전압(Vpp2)을 인가한다. 제1 비트라인(BL1) 및 웰바이어스라인(PWL)에는 각각 0V를 인가한다. 제1 비트라인(BL1) 외의 나머지 비트라인들, 즉 제2 비트라인(BL2), 제3 비트라인(BL3), 및 제4 비트라인(BL4)은 플로팅시키거나, 또는 0V를 인가한다. 그리고 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
도 36에는 제1 행 및 제2 열의 단위셀(C12)을 프로그램하는 과정에서의 제1 행의 단위셀들(C11, C12, C13, C14)의 단면 구조가 되시되어 있다. 도 36에 나타낸 바와 같이, 제1 행의 비선택 단위셀들(C11, C13, C14) 중 이미 프로그램 동작이 이루어진 제1 행 및 제1 열의 단위셀(C11)의 경우, 제1 행 및 제1 열의 안티퓨즈 게이트(1711)이 플로팅되므로, 제1 공통 소스/드레인영역(1411)의 바이어스 상태와 무관하게 선택 단위셀(C12)의 프로그램 동작에 영향을 받지 않는다.
제1 행의 비선택 단위셀들(C11, C13, C14) 중 나머지 비선택 단위셀들(C13, C14)의 경우, 제1 행 및 제3 열의 워드라인(WL13)과 제1 행 및 제4 열의 워드라인(WL14)에 문턱전압값 이상의 제2 프로그램전압(Vpp2)이 인가됨에 따라, 비선택 단위셀들(C13, C14)을 구성하는 트랜지스터들(T13, T14)은 턴 온 된다. 이에 따라 트랜지스터(T13)의 채널영역(1513) 및 트랜지스터(T14)의 채널영역(1514)에는 각각 채널(CH3, CH4)이 형성된다. 제1 비트라인(BL1)을 통해 인가되는 전위, 즉 0V는 제1 드레인영역(1414), 채널(CH4), 제1 공통 소스/드레인영역(1413) 및 채널(CH3)을 통해 제1 공통 소스/드레인영역(1412)으로 전달된다. 이에 따라 제1 행 및 제2 열의 안티퓨즈 게이트(1712)와 제1 공통 소스/드레인영역(1412) 사이에는 제1 프로그램전압(Vpp1)과 0V의 차이, 즉 제1 프로그램전압(Vpp1)의 크기 만큼의 전위차가 발생된다. 이 전위차에 의해, 제1 행 및 제2 열의 안티퓨즈 게이트(1712)와 제1 공통 소스/드레인영역(1412) 사이의 제1 행 및 제2 열의 안티퓨즈 절연층(1612)으로 다량의 전류가 흐르고, 이 전류에 의해 제1 행 및 제2 열의 안티퓨즈 절연층(1612)이 파괴(rupture)되어 저항성 경로(2120)가 만들어진다.
선택 단위셀(C12)과 같은 제1 행에 배치되는 비선택 단위셀(C13)의 경우, 제1 행 및 제3 열의 안티퓨즈 게이트(1713)와 제1 공통 소스/드레인영역(1413) 사이에 제2 프로그램전압(Vpp2)의 크기만큼의 전위차가 발생된다. 제2 프로그램전압(Vpp2)의 크기는 제1 행 및 제3 열의 안티퓨즈 절연층(1613)을 파괴시킬 수 있을 정도의 크기가 아니므로 제1 공통 소스/드레인영역(1413) 위의 제1 행 및 제3 열의 안티퓨즈 절연층(1613)에는 저항성 경로가 형성되지 않는다. 이와 같은 비선택 단위셀(C13)에 대한 프로그램 금지 동작은, 제1 행 및 제4 열의 비선택 단위셀(C14)에 대해서도 동일하게 적용될 수 있다. 제1 행 및 제2 열의 단위셀을 프로그램하는 과정에서의 제2 행의 단위셀들(C21, C22, C23, C24), 제3 행의 단위셀들(C31, C32, C33, C34), 및 제4 행의 단위셀들(C41, C42, C43, C44)의 프로그램 금지 동작은 도 34를 참조하여 설명한 바와 동일하다.
도 37을 참조하면, 제1 행에 있는 단위셀들(C11, C12, C13, C14) 중 제1 열 및 제2 열에 있는 단위셀들(C11, C12)에 대한 프로그램 동작이 끝나면, 제3 열에 있는 단위셀(C13)에 대한 프로그램 동작을 수행한다. 구체적으로 이미 프로그램 동작이 수행된 제1 행 및 제1 열의 단위셀(C11)과 제1 행 및 제2 열의 단위셀(C12)에 각각 연결되는 제1 행 및 제1 열의 워드라인(WL11)과 제1 행 및 제2 열의 워드라인(WL12)은 플로팅시킨다. 선택 단위셀(C13)에 연결되는 제1 행 및 제3 열의 워드라인(WL13)에는 제1 프로그램전압(Vpp1)을 인가한다. 아직 프로그램 동작이 이루어지지 않은 비선택 단위셀(C14)에 연결되는 제1 행 및 제4 열의 워드라인(WL14)에는 제2 프로그램전압(Vpp2)을 인가한다. 제1 비트라인(BL1) 및 웰바이어스라인(PWL)에는 각각 0V를 인가한다. 제1 비트라인(BL1) 외의 나머지 비트라인들, 즉 제2 비트라인(BL2), 제3 비트라인(BL3), 및 제4 비트라인(BL4)은 플로팅시키거나, 또는 0V를 인가한다. 그리고 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
도 38에는 제1 행 및 제3 열의 단위셀(C13)을 프로그램하는 과정에서의 제1 행의 단위셀들(C11, C12, C13, C14)의 단면 구조가 되시되어 있다. 도 38에 나타낸 바와 같이, 제1 행의 비선택 단위셀들(C11, C12, C14) 중 이미 프로그램 동작이 이루어진 제1 행 및 제1 열의 단위셀(C11)의 경우, 제1 행 및 제1 열의 안티퓨즈 게이트(1711)이 플로팅되므로, 제1 공통 소스/드레인영역(1411)의 바이어스 상태와 무관하게 선택 단위셀(C13)의 프로그램 동작에 영향을 받지 않는다. 마찬가지로 이미 프로그램 동작이 이루어진 제1 행 및 제2 열의 단위셀(C12)의 경우에도, 제1 행 및 제2 열의 안티퓨즈 게이트(1712)가 플로팅되므로, 제1 공통 소스/드레인영역(1412)의 바이어스 상태와 무관하게 선택 단위셀(C13)의 프로그램 동작에 영향을 받지 않는다.
제1 행의 비선택 단위셀들(C11, C12, C14) 중 아직 프로그램 동작이 수행되지 않은 나머지 제4 열의 단위셀들(C14)의 경우, 제1 행 및 제4 열의 워드라인(WL14)에 문턱전압값 이상의 제2 프로그램전압(Vpp2)이 인가됨에 따라, 비선택 단위셀(C14)을 구성하는 트랜지스터(T14)는 턴 온 된다. 이에 따라 트랜지스터(T14)의 채널영역(1514)에는 채널(CH4)이 형성된다. 제1 비트라인(BL1)을 통해 인가되는 전위, 즉 0V는 제1 드레인영역(1414) 및 채널(CH4)을 통해 제1 공통 소스/드레인영역(1413)으로 전달된다. 이에 따라 제1 행 및 제3 열의 안티퓨즈 게이트(1713)와 제1 공통 소스/드레인영역(1413) 사이에는 제1 프로그램전압(Vpp1)과 0V의 차이, 즉 제1 프로그램전압(Vpp1)의 크기 만큼의 전위차가 발생된다. 이 전위차에 의해, 제1 행 및 제3 열의 안티퓨즈 게이트(1713)와 제1 공통 소스/드레인영역(1413) 사이의 제1 행 및 제2 열의 안티퓨즈 절연층(1613)으로 다량의 전류가 흐르고, 이 전류에 의해 제1 행 및 제3 열의 안티퓨즈 절연층(1613)이 파괴(rupture)되어 저항성 경로(2130)가 만들어진다.
선택 단위셀(C13)과 같은 제1 행에 배치되는 비선택 단위셀(C14)의 경우, 제1 행 및 제4 열의 안티퓨즈 게이트(1714)와 제1 드레인영역(1414) 사이에 제2 프로그램전압(Vpp2)의 크기만큼의 전위차가 발생된다. 제2 프로그램전압(Vpp2)의 크기는 제1 행 및 제4 열의 안티퓨즈 절연층(1614)을 파괴시킬 수 있을 정도의 크기가 아니므로 제1 드레인영역(1414) 위의 제1 행 및 제4 열의 안티퓨즈 절연층(1614)에는 저항성 경로가 형성되지 않는다. 제1 행 및 제3 열의 단위셀을 프로그램하는 과정에서의 제2 행의 단위셀들(C21, C22, C23, C24), 제3 행의 단위셀들(C31, C32, C33, C34), 및 제4 행의 단위셀들(C41, C42, C43, C44)의 프로그램 금지 동작은 도 34를 참조하여 설명한 바와 동일하다.
도 39를 참조하면, 제1 행에 있는 단위셀들(C11, C12, C13, C14) 중 마지막 열인 제4 열의 단위셀(C14)을 제외한 모든 단위셀들(C11, C12, C13)에 대한 프로그램 동작이 끝나면, 제4 열에 있는 단위셀(C14)에 대한 프로그램 동작을 수행한다. 구체적으로 이미 프로그램 동작이 수행된 제1 행 및 제1 열의 단위셀(C11), 제1 행 및 제2 열의 단위셀(C12), 및 제1 행 및 제3 열의 단위셀(C13)에 각각 연결되는 제1 행 및 제1 열의 워드라인(WL11), 제1 행 및 제2 열의 워드라인(WL12), 및 제1 행 및 제3 열의 워드라인(WL13)은 모두 플로팅시킨다. 선택 단위셀(C14)에 연결되는 제1 행 및 제4 열의 워드라인(WL14)에는 제1 프로그램전압(Vpp1)을 인가한다. 제1 비트라인(BL1) 및 웰바이어스라인(PWL)에는 각각 0V를 인가한다. 제1 비트라인(BL1) 외의 나머지 비트라인들, 즉 제2 비트라인(BL2), 제3 비트라인(BL3), 및 제4 비트라인(BL4)은 플로팅시키거나, 또는 0V를 인가한다. 그리고 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
도 40에는 제1 행 및 제4 열의 단위셀(C14)을 프로그램하는 과정에서의 제1 행의 단위셀들(C11, C12, C13, C14)의 단면 구조가 되시되어 있다. 도 40에 나타낸 바와 같이, 이미 프로그램 동작이 이루어진 제1 행 및 제1 열의 단위셀(C11)의 경우, 제1 행 및 제1 열의 안티퓨즈 게이트(1711)이 플로팅되므로, 제1 공통 소스/드레인영역(1411)의 바이어스 상태와 무관하게 선택 단위셀(C14)의 프로그램 동작에 영향을 받지 않는다. 이미 프로그램 동작이 이루어진 제1 행 및 제2 열의 단위셀(C12)의 경우에도, 제1 행 및 제2 열의 안티퓨즈 게이트(1712)가 플로팅되므로, 제1 공통 소스/드레인영역(1412)의 바이어스 상태와 무관하게 선택 단위셀(C14)의 프로그램 동작에 영향을 받지 않는다. 마찬가지로 이미 프로그램 동작이 이루어진 제1 행 및 제3 열의 단위셀(C13)의 경우에도, 제1 행 및 제3 열의 안티퓨즈 게이트(1713)가 플로팅되므로, 제1 공통 소스/드레인영역(1413)의 바이어스 상태와 무관하게 선택 단위셀(C14)의 프로그램 동작에 영향을 받지 않는다.
제1 비트라인(BL1)을 통해 인가되는 전위, 즉 0V는 제1 드레인영역(1414)으로 전달된다. 이에 따라 제1 행 및 제4 열의 안티퓨즈 게이트(1714)와 제1 드레인영역(1414) 사이에는 제1 프로그램전압(Vpp1)과 0V의 차이, 즉 제1 프로그램전압(Vpp1)의 크기 만큼의 전위차가 발생된다. 이 전위차에 의해, 제1 행 및 제4 열의 안티퓨즈 게이트(1714)와 제1 드레인영역(1414) 사이의 제1 행 및 제4 열의 안티퓨즈 절연층(1614)으로 다량의 전류가 흐르고, 이 전류에 의해 제1 행 및 제4 열의 안티퓨즈 절연층(1614)이 파괴(rupture)되어 저항성 경로(2140)가 만들어진다. 제1 행 및 제4 열의 단위셀(C14)을 프로그램하는 과정에서의 제2 행의 단위셀들(C21, C22, C23, C24), 제3 행의 단위셀들(C31, C32, C33, C34), 및 제4 행의 단위셀들(C41, C42, C43, C44)의 프로그램 금지 동작은 도 34를 참조하여 설명한 바와 동일하다.
도 41을 참조하면, 먼저 제1 행의 단위셀들(C11, C12, C13, C14)에 대한 프로그램 동작을 모두 수행하고, 이어서 제2 행의 단위셀들 중 제1 열 내지 제3 열의 단위셀들(C21, C22, C23)에 대한 프로그램 동작을 수행한 후에, 제2 행의 제4 열의 단위셀(C24)에 대한 프로그램 동작을 수행하는 경우를 예로 들기로 한다. 프로그램 동작이 수행된 단위셀들은 저항성 경로가 형성된 상태인 제1 상태와, 저항성 경로가 형성되지 않은 제2 상태로 구별될 수 있다. 제1 행의 제1 열 및 제3 열의 단위셀들(C11, C13)과, 제2 행의 제2 열의 단위셀(C22)은 각각 저항성 경로(2110, 2130, 2220)가 형성된 제1 상태이고, 제1 행의 제2 열 및 제4 열의 단위셀들(C12, C14)과, 제2 행의 제1 열 및 제3 열의 단위셀들(C21, C23)은 저항성 경로가 형성되지 않은 제2 상태인 경우를 가정하기로 한다. 제3 행 및 제4 행의 단위셀들은 아직 프로그램 동작이 수행되지 않은 셀들이다.
도면에 나타낸 바와 같이, 웰바이어스라인(PWL) 및 제2 비트라인(BL2)에 각각 0V를 인가한다. 나머지 제1 비트라인(BL1), 제3 비트라인(BL3), 및 제4 비트라인(BL4)은 플로팅시키거나, 또는 0V를 인가한다. 이미 프로그램 동작이 수행된 제1 행의 단위셀들(C11, C12, C13, C14) 및 제2 행의 단위셀들(C21, C22, C23)의 각각에 연결되는 워드라인들(WL11, WL12, WL13, WL14, WL21, WL22, WL23)은 모두 플로팅시킨다. 아직 프로그램 동작이 수행되지 않은 제3 행의 단위셀들(C31, C32, C33, C34)의 각각에 연결되는 워드라인들(WL31, WL32, WL33, WL34)과, 제4 행의 단위셀들(C41, C42, C43, C44)의 각각에 연결되는 워드라인들(WL41, WL42, WL43, WL44)은 플로팅시키거나, 또는 0V를 인가한다. 선택 단위셀(C24)에 연결되는 워드라인(WL24)에는 제1 프로그램전압(Vpp1)을 인가한다. 그리고 도면에 나타내지는 않았지만, 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
이와 같은 바이어스 조건하에서 선택 단위셀(C24)에 대한 프로그램 동작은, 도 39 및 도 40을 참조하여 설명한 제1 행 및 제4 열의 단위셀(C14)에 대한 프로그램 메카니즘과 동일한 메카니즘으로 이루어진다. 또한 아직 프로그램 동작이 이루어지지 않은 제3 행의 단위셀들(C31, C32, C33, C34) 및 제4 행의 단위셀들(C41, C42, C43, C44)은, 도 34를 참조하여 설명한 바와 같이, 프로그램 금지된다. 이미 프로그램 동작이 수행된 제1 행의 단위셀들(C11, C12, C13, C14) 및 제2 행의 단위셀들(C21, C22, C23)은, 단위셀의 상태와 무관하게, 각각에 연결되는 워드라인이 모두 플로팅됨에 따라, 선택 단위셀(C24)의 프로그램 동작에 영향을 받지 않고, 각 단위셀의 상태를 유지할 수 있다.
도 42 및 도 43은 도 31의 안티퓨즈 오티피 셀어레이의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 본 예에 따른 안티퓨즈 오티피 셀어레이(1000)의 프로그램 동작은, 하나의 열에 포함되는 단위셀들에 대해 복수로 프로그램시킬 수 있다는 점에서 앞선 실시예와 상이하다. 즉 제1 열에 배치되는 단위셀들(C11, C21, C31, C41) 중 선택된 단위셀들에 대해서 동시에 프로그램 동작을 수행한다. 다음에 제2 열에 배치되는 단위셀들(C12, C22, C32, C42) 중 선택된 단위셀들에 대해서 동시에 프로그램 동작을 수행한다. 다음에 제3 열에 배치되는 단위셀들(C13, C23, C33, C43) 중 선택된 단위셀들에 대해서 동시에 프로그램 동작을 수행한다. 끝으로 마지막 열, 즉 제4 열에 배치되는 단위셀들(C14, C24, C34, C44) 중 선택된 단위셀들에 대해서 동시에 프로그램 동작을 수행한다. 이와 같이, 본 예의 경우 앞선 실시예와 동일하게 행 단위로 순차적으로 프로그램 동작을 수행하지만, 하나의 열에 배치되는 복수개의 단위셀들에 대해서 일괄적으로 프로그램 동작을 수행할 수 있다는 점에서 전체 셀어레이에 대한 프로그램 동작 횟수를 줄일 수 있다. 즉 본 예의 경우, 안티퓨즈 오티피 셀어레이(1000)를 구성하는 열의 개수와 동일한 횟수의 프로그램 동작만으로 전체 안티퓨즈 오티피 셀어레이(1000)에 대한 프로그램을 수행할 수 있다.
먼저 도 42를 참조하면, 제1 열에 배치되는 모든 단위셀들(C11, C21, C31, C41)을 동시에 프로그램하는 경우를 예로 들기로 한다. 선택 단위셀들(C11, C21, C31, C41)에 각각 연결되는 워드라인(WL11, WL21, WL31, WL41)에 제1 프로그램전압(Vpp1)을 인가한다. 나머지 제1 행의 제2 열 내지 제4 열의 워드라인들(WL12, WL13, WL14), 제2 행의 제2 열 내지 제4 열의 워드라인들(WL22, WL23, WL24), 제3 행의 제2 열 내지 제4 열의 워드라인들(WL32, WL33, WL34), 및 제4 행의 제2 열 내지 제4 열의 워드라인들(WL42, WL43, WL44)에는 제2 프로그램전압(Vpp2)을 인가한다. 웰바이어스라인(PWL)과 제1 내지 제4 비트라인(BL1, BL2, BL3, BL4)에는 각각 0V를 인가한다. 도면에 나타내지는 않았지만, 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다. 이와 같은 바이어스 인가에 따라 제1 열의 단위셀들(C11, C21, C31, C41)은, 도 33을 참조하여 설명한 단위셀(C11)이 프로그램되는 메카니즘과 동일한 메카니즘에 따라 프로그램되어, 각각의 안티퓨즈 절연층 내에 저항성 경로(2110, 2210, 2310, 2410)가 형성된다. 나머지 단위셀들(C12-C14, C22-C24, C32-C34, C42-C44)은, 도 33을 참조하여 설명한 단위셀들(C12, C13, C14)과 동일한 메카니즘에 의해 프로그램 금지된다.
다음에 도 43을 참조하면, 제1 열에 배치되는 단위셀들(C11, C21, C31, C41)에 대한 프로그램 동작을 수행한 후에는, 제2 열에 배치되는 단위셀들(C12, C22, C32, C42)에 대해 프로그램 동작을 수행한다. 일 예로, 도면에 나타낸 바와 같이, 제2 열의 단위셀들(C12, C22, C32, C42) 중 제1 행의 단위셀(C12)과 제2 행의 단위셀(C22)에 대해 선택적으로 프로그램하는 과정을 예로 들기로 한다. 이미 프로그램 동작이 수행된 제1 열의 단위셀들(C11, C21, C31, C41)의 각각에 연결되는 워드라인(WL11, WL21, WL31, WL41)은 플로팅시킨다. 제2 열의 단위셀들(C12, C22, C32, C42) 중 선택 단위셀들(C12, C22)의 각각에 연결되는 워드라인(WL12, WL22)에는 각각 제1 프로그램전압(Vpp1)을 인가한다. 제2 열의 단위셀들(C12, C22, C32, C42) 중 비선택 단위셀들(C32, C42)의 각각에 연결되는 워드라인(WL32, WL42)은 플로팅시키거나, 또는 0V를 인가한다. 선택 단위셀(C12)와 동일한 행에 배치되면서 아직 프로그램 동작이 이루어지지 않은 단위셀들(C13, C14)에 연결되는 워드라인(WL13, WL14)에는 제2 프로그램전압(Vpp2)을 인가한다. 마찬가지로 선택 단위셀(C22)와 동일한 행에 배치되면서 아직 프로그램 동작이 이루어지지 않은 단위셀들(C23, C24)에 연결되는 워드라인(WL23, WL24)에도 제2 프로그램전압(Vpp2)을 인가한다.비선택 단위셀들(C32, C34)의 각각과 동일한 행에 배치되면서 아직 프로그램 동작이 이루어지지 않은 단위셀들(C33, C34, C43, C44)에 연결되는 워드라인(WL33, WL34, WL43, WL44)은 플로팅시키거나, 또는 0V를 인가한다. 선택 단위셀들(C12, C22)이 속하는 제1 행 및 제2 행에 각각 연결되는 제1 비트라인(BL1) 및 제2 비트라인(BL2)에는 0V를 인가한다. 나머지 제3 비트라인(BL3) 및 제4 비트라인(BL4)은 플로팅시키거나, 또는 0V를 인가한다. 바이어스라인(PWL)에는 0V를 인가한다. 도면에 나타내지는 않았지만, 딥웰바이어스라인(NWL)에는 제2 프로그램전압(Vpp2)을 인가한다.
이와 같은 바이어스 인가에 따라, 선택 단위셀들(C12, C22,)은, 도 35 및 도 36을 참조하여 설명한 단위셀(C12)의 프로그램 메카니즘에 의해 프로그램된다. 그 결과, 선택 단위셀들(C12, C22)의 각각의 안티퓨즈 절연층 내에는 저항성 경로(2120, 2220)가 형성된다. 이미 프로그램 과정이 수행된 제1 열의 단위셀들(C11, C21, C31, C41)의 경우도, 도 36을 참조하여 설명한 단위셀(C11)의 경우와 동일하게 제2 열의 단위셀들에 대한 프로그램 과정에 영향을 주거나 영향을 받지 않는다. 나머지 단위셀들의 프로그램 금지 동작 또한, 도 35 및 도 36을 참조하여 설명한 바와 동일하다. 이와 같이 제2 열의 단위셀들에 대한 프로그램 동작이 끝나면, 제3 열의 단위셀들 및 제4 열의 단위셀들에 대한 프로그램 동작을 수행한다. 이 과정은 제1 열의 단위셀들 및 제2 열의 단위셀들의 프로그램 동작 방법이 동일하게 적용된다.
도 44는 도 31의 안티퓨즈 오티피 셀어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 본 예에 따른 안티퓨즈 오티피 셀어레이(1000)의 리드 동작은, 모든 단위셀들에 대해서 동시에 수행될 수 있다. 도 44를 참조하면, 웰바이어스라인(PWL)에 리드전압(Vrd)을 인가한다. 비록 도면에 나타내지는 않았지만, 딥웰바이어스라인(NWL)에도 리드전압(Vrd)을 인가하거나, 리드전압(Vrd)보다 큰 전압을 인가하여 안티퓨즈 오티피 셀어레이(1000)를 전기적으로 고립시킨다. 모든 워드라인들(WL11-WL14, WL21-WL24, WL31-WL34, WL41-WL44)에는 0V를 인가하고, 모든 비트라인들(BL1, BL2, BL3, BL4)은 플로팅시킨다.
제1 행의 단위셀들(C11, C12, C13, C14)의 경우, 안티퓨즈 절연층 내에 저항성 경로(2110, 2120, 2140)가 형성된, 즉 프로그램 상태인 단위셀들(C11, C12, C14)은 각각의 기생 pn 다이오드(D11, D12, D14)를 통해 웰바이어스라인(PWL)으로부터 각각의 워드라인(WL11, WL12, WL14)으로 전류가 흐른다. 따라서 각각의 워드라인(WL11, WL12, WL14)을 통해 흐르는 전류를 센싱하여 단위셀들(C11, C12, C14)이 프로그램 상태인 것을 판독할 수 있다. 안티퓨즈 절연층 내에 저항성 경로가 형성되지 않은, 즉 이레이즈 상태인 단위셀(C13)은, 전기적 장벽층인 안티퓨즈 절연층으로 인해 기생 pn 다이오드(D13)의 상태와 무관하게 웰바이어스라인(PWL)으로부터 워드라인(WL13)으로 전류가 흐르지 않는다. 따라서 워드라인(WL13)을 통해 전류가 흐르지 않는 상태를 센싱하여 단위셀(C13)이 이레이즈 상태인 것을 판독할 수 있다.
제2 행의 단위셀들(C21, C22, C23, C24)의 경우, 안티퓨즈 절연층 내에 저항성 경로(2210, 2220)가 형성된, 즉 프로그램 상태인 단위셀들(C21, C22)은 각각의 기생 pn 다이오드(D21, D22)를 통해 웰바이어스라인(PWL)으로부터 각각의 워드라인(WL21, WL22)으로 전류가 흐른다. 따라서 각각의 워드라인(WL21, WL22)을 통해 흐르는 전류를 센싱하여 단위셀들(C21, C22)이 프로그램 상태인 것을 판독할 수 있다. 반면에 안티퓨즈 절연층 내에 저항성 경로가 형성되지 않은, 즉 이레이즈 상태인 단위셀들(C23, C24)은, 전기적 장벽층인 안티퓨즈 절연층으로 인해 각각의 기생 pn 다이오드(D23, D24)의 상태와 무관하게, 웰바이어스라인(PWL)으로부터 각각의 워드라인(WL23, WL24)으로 전류가 흐르지 않는다. 따라서 워드라인들(WL23, WL24)을 통해 전류가 흐르지 않는 상태를 센싱하여 단위셀들(C23, C24)이 이레이즈 상태인 것을 판독할 수 있다.
제3 행의 단위셀들(C31, C32, C33, C34)의 경우, 안티퓨즈 절연층 내에 저항성 경로(2310, 2330)가 형성된, 즉 프로그램 상태인 단위셀들(C31, C33)은 각각의 기생 pn 다이오드(D31, D33)를 통해 웰바이어스라인(PWL)으로부터 각각의 워드라인(WL31, WL33)으로 전류가 흐른다. 따라서 각각의 워드라인(WL31, WL33)을 통해 흐르는 전류를 센싱하여 단위셀들(C31, C33)이 프로그램 상태인 것을 판독할 수 있다. 반면에 안티퓨즈 절연층 내에 저항성 경로가 형성되지 않은, 즉 이레이즈 상태인 단위셀들(C32, C34)은, 전기적 장벽층인 안티퓨즈 절연층으로 인해 각각의 기생 pn 다이오드(D32, D34)의 상태와 무관하게, 웰바이어스라인(PWL)으로부터 각각의 워드라인(WL32, WL34)으로 전류가 흐르지 않는다. 따라서 워드라인들(WL32, WL34)을 통해 전류가 흐르지 않는 상태를 센싱하여 단위셀들(C32, C34)이 이레이즈 상태인 것을 판독할 수 있다.
유사하게, 제4 행의 단위셀들(C41, C42, C43, C44)의 경우, 안티퓨즈 절연층 내에 저항성 경로(2410, 2130, 2140)가 형성된, 즉 프로그램 상태인 단위셀들(C41, C43, C44)은 각각의 기생 pn 다이오드(D41, D43, D44)를 통해 웰바이어스라인(PWL)으로부터 각각의 워드라인(WL41, WL43, WL44)으로 전류가 흐른다. 따라서 각각의 워드라인(WL41, WL43, WL44)을 통해 흐르는 전류를 센싱하여 단위셀들(C41, C43, C44)이 프로그램 상태인 것을 판독할 수 있다. 안티퓨즈 절연층 내에 저항성 경로가 형성되지 않은, 즉 이레이즈 상태인 단위셀(C42)은, 전기적 장벽층인 안티퓨즈 절연층으로 인해 기생 pn 다이오드(D42)의 상태와 무관하게 웰바이어스라인(PWL)으로부터 워드라인(WL42)으로 전류가 흐르지 않는다. 따라서 워드라인(WL42)을 통해 전류가 흐르지 않는 상태를 센싱하여 단위셀(C42)이 이레이즈 상태인 것을 판독할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...안티퓨즈 오티피 셀어레이
120...딥웰영역
122...딥웰 컨택영역
123...딥웰바이어스라인컨택
130a-130d...제1 내지 제4 웰영역
132a-132d...제1 내지 제4 웰컨택영역
141a-143a, 141b-143b, 141c-143c, 141d-143d...제1 내지 제4 공통 소스/드레인영역
144a, 144b, 144c, 144d...제1 내지 제4 드레인영역
161-164...제1 내지 제4 안티퓨즈 절연층
171-174...제1 내지 제4 안티퓨즈 게이트
181-184...제1 내지 제4 워드라인컨택
191a-191d...제1 내지 제4 웰바이어스라인컨택
192a-192d...제1 내지 제4 비트라인컨택

Claims (75)

  1. 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀을 포함하되,
    상기 안티퓨즈 트랜지스터는,
    동일한 행의 안티퓨즈 트랜지스터들에 의해 공유되는 웰영역; 및
    상기 웰영역 위에서 동일한 열의 안티퓨즈 트랜지스터들에 의해 공유되는 안티퓨즈 절연층 및 안티퓨즈 게이트를 포함하며,
    동일한 행의 첫번째 열의 안티퓨즈 트랜지스터부터 마지막 열의 안티퓨즈 트랜지스터까지 상호 인접한 안티퓨즈 트랜지스터들 사이의 웰영역 내에 공통 소스/드레인영역이 배치되고, 동일한 행의 마지막 열의 안티퓨즈 트랜지스터의 일 측면에 인접하게 상기 웰영역 내에 드레인영역이 배치되는 안티퓨즈 오티피 셀어레이.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 웰영역과, 상기 공통 소스/드레인영역 및 드레인영역은 서로 반대의 도전형을 갖는 안티퓨즈 오티피 셀어레이.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 웰영역은 p형 도전형을 갖고, 상기 공통 소스/드레인영역 및 드레인영역은 n형 도전형을 갖는 안티퓨즈 오티피 셀어레이.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 복수개의 웰영역을 둘러싸는 딥웰영역을 더 포함하는 안티퓨즈 오티피 셀어레이.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 딥웰영역은 상기 웰영역과 반대 도전형을 갖는 안티퓨즈 오티피 셀어레이.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    첫번째 열에 배치되는 안티퓨즈 트랜지스터들의 각각은, 첫번째 열에 배치되는 안티퓨즈 게이트들의 각각의 양 측면들이 각각 상기 웰영역 및 공통 소스/드레인영역에 인접하는 하프 모스 구조인 안티퓨즈 오티피 셀어레이.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 안티퓨즈 게이트에 전기적으로 연결되는 워드라인;
    상기 웰영역들에 전기적으로 연결되는 웰바이어스라인; 및
    상기 드레인영역에 전기적으로 연결되는 비트라인을 포함하는 안티퓨즈 오티피 셀어레이.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 안티퓨즈 절연층 및 안티퓨즈 게이트와 중첩되는 웰영역 상부에 배치되는 채널영역을 더 포함하는 안티퓨즈 오티피 셀어레이.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 공통 소스/드레인영역 및 드레인영역의 단부는 인접한 안티퓨즈 절연층 및 안티퓨즈 게이트의 단부와 수직 방향으로 중첩되는 안티퓨즈 오티피 셀어레이.
  10. 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들;
    각각의 열에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 열들로 배치되는 워드라인들;
    각각의 행에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 행들로 배치되는 웰바이어스라인들; 및
    마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들을 포함하며,
    첫번째 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 소스단자는 플로팅 상태인 안티퓨즈 오티피 셀어레이.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    안티퓨즈 트랜지스터의 드레인단자는, 동일한 행의 인접하는 안티퓨즈 트랜지스터의 소스단자와 직접 연결되는 안티퓨즈 오티피 셀어레이.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 웰바이어스라인과 상기 안티퓨즈 트랜지스터의 드레인단자 사이에 배치되는 pn 다이오드를 더 포함하는 안티퓨즈 오티피 셀어레이.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 pn 다이오드의 애노드 및 캐소드는, 각각 상기 웰바이어스라인 및 드레인단자에 연결되는 안티퓨즈 오티피 셀어레이.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 웰바이어스라인과 딥웰 pn 다이오드를 개재하여 연결되는 딥웰 바이어스라인을 더 포함하는 안티퓨즈 오티피 셀어레이.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 딥웰 pn 다이오드의 애노드 및 캐소드는, 각각 상기 웰바이어스라인 및 딥웰 바이어스라인에 연결되는 안티퓨즈 오티피 셀어레이.
  16. 삭제
  17. 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀을 포함하되,
    상기 안티퓨즈 트랜지스터는,
    모든 안티퓨즈 트랜지스터들에 의해 공유되는 웰영역; 및
    상기 웰영역 위에서 상기 교차점들의 각각에 배치되는 안티퓨즈 절연층 및 안티퓨즈 게이트를 포함하며,
    동일한 행의 첫번째 열의 안티퓨즈 트랜지스터부터 마지막 열의 안티퓨즈 트랜지스터까지 상호 인접한 안티퓨즈 트랜지스터들 사이의 웰영역 내에 공통 소스/드레인영역이 배치되고, 동일한 행의 마지막 열의 안티퓨즈 트랜지스터의 일 측면에 인접하게 상기 웰영역 내에 드레인영역이 배치되는 안티퓨즈 오티피 셀어레이.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 웰영역과, 상기 공통 소스/드레인영역 및 드레인영역은 서로 반대 도전형을 갖는 안티퓨즈 오티피 셀어레이.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 웰영역은 p형 도전형을 갖고, 상기 공통 소스/드레인영역 및 드레인영역은 n형 도전형을 갖는 안티퓨즈 오티피 셀어레이.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 웰영역의 측면들 및 바닥면을 둘러싸도록 배치되는 딥웰영역을 더 포함하는 안티퓨즈 오티피 셀어레이.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 딥웰영역은 상기 웰영역과 반대 도전형을 갖는 안티퓨즈 오티피 셀어레이.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 딥웰영역은 n형의 도전형을 갖고, 상기 웰영역은 p형의 도전형을 갖는 안티퓨즈 오티피 셀어레이.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    첫번째 열에 배치되는 안티퓨즈 트랜지스터들의 각각은, 안티퓨즈 게이트의 양 측면들이 각각 상기 웰영역 및 공통 소스/드레인영역에 인접하는 하프 모스 구조인 안티퓨즈 오티피 셀어레이.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 안티퓨즈 게이트에 전기적으로 연결되는 워드라인;
    상기 웰영역에 전기적으로 연결되는 웰바이어스라인; 및
    상기 드레인영역에 전기적으로 연결되는 비트라인을 포함하는 안티퓨즈 오티피 셀어레이.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 안티퓨즈 절연층 및 안티퓨즈 게이트와 중첩되는 웰영역 상부에 배치되는 채널영역을 더 포함하는 안티퓨즈 오티피 셀어레이.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 공통 소스/드레인영역 및 드레인영역의 단부는 인접한 안티퓨즈 절연층 및 안티퓨즈 게이트의 단부와 수직 방향으로 중첩되는 안티퓨즈 오티피 셀어레이.
  27. 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들;
    상기 교차점들의 각각에 배치되는 안티퓨즈 트랜지스터에 연결되는 워드라인들;
    모든 안티퓨즈 트랜지스터들에 의해 공유되는 웰바이어스라인; 및
    마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들을 포함하며,
    첫번째 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 소스단자는 플로팅 상태인 안티퓨즈 오티피 셀어레이.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 안티퓨즈 트랜지스터의 드레인단자는, 동일한 행의 인접하는 안티퓨즈 트랜지스터의 소스단자와 직접 연결되는 안티퓨즈 오티피 셀어레이.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 웰바이어스라인과 상기 안티퓨즈 트랜지스터의 드레인단자 사이에 배치되는 pn 다이오드를 더 포함하는 안티퓨즈 오티피 셀어레이.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 pn 다이오드의 애노드 및 캐소드는, 각각 상기 웰바이어스라인 및 드레인단자에 연결되는 안티퓨즈 오티피 셀어레이.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 웰바이어스라인과 딥웰 pn 다이오드를 개재하여 연결되는 딥웰 바이어스라인을 더 포함하는 안티퓨즈 오티피 셀어레이.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 딥웰 pn 다이오드의 애노드 및 캐소드는, 각각 상기 웰바이어스라인 및 딥웰 바이어스라인에 연결되는 안티퓨즈 오티피 셀어레이.
  33. 삭제
  34. 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과,
    각각의 열에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 열들로 배치되는 워드라인들과,
    각각의 행에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 행들로 배치되는 웰바이어스라인들과,
    마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들과, 그리고
    상기 웰바이어스라인과 상기 안티퓨즈 트랜지스터의 드레인단자 사이에 배치되는 pn 다이오드를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법에 있어서,
    행 단위로 상기 단위셀들을 프로그램하되, 프로그램 선택된 행의 단위셀들 중 첫번째 열의 단위셀부터 마지막 열의 단위셀까지 순차적으로 프로그램 동작을 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제34항에 있어서,
    선택 단위셀이 공유하는 워드라인에 제1 프로그램전압을 인가하는 단계;
    상기 선택 단위셀이 배치되는 열의 다음 열부터 마지막 열까지의 워드라인들의 각각에 제2 프로그램전압을 인가하는 단계;
    프로그램 선택된 행의 비트라인 및 웰바이어스라인에 각각 0V를 인가하는 단계;
    프로그램 선택된 행 외의 나머지 행들의 각각의 비트라인은 플로팅시키는 단계; 및
    프로그램 선택된 행 외의 나머지 행들의 각각의 웰바이어스라인에 상기 제2 프로그램전압을 인가하는 단계를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제35항에 있어서,
    이미 프로그램 동작이 완료된 열에 연결되는 워드라인은 플로팅시키는 단계를 더 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  37. ◈청구항 37은(는) 설정등록료 납부시 포기되었습니다.◈
    제35항에 있어서,
    상기 프로그램 선택된 행 외의 나머지 행들의 각각의 비트라인은 플로팅시키는 대신에 0V를 인가하는 안티퓨즈 오티피 셀어레이의 동작방법.
  38. ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈
    제35항에 있어서,
    상기 제1 프로그램전압은, 상기 프로그램 선택된 행의 비트라인에 인가되는 전압과의 차이가 안티퓨즈 트랜지스터의 안티퓨즈 절연층을 파괴시킬 수 있을 정도의 크기를 갖는 안티퓨즈 오티피 셀어레이의 동작방법.
  39. ◈청구항 39은(는) 설정등록료 납부시 포기되었습니다.◈
    제35항에 있어서,
    상기 제2 프로그램전압은, 상기 안티퓨즈 트랜지스터의 문턱전압값보다는 크고, 상기 프로그램 선택된 행의 비트라인에 인가되는 전압과의 차이가 안티퓨즈 트랜지스터의 안티퓨즈 절연층을 파괴시킬 수 있을 정도의 크기보다는 작은 크기를 갖는 안티퓨즈 오티피 셀어레이의 동작방법.
  40. ◈청구항 40은(는) 설정등록료 납부시 포기되었습니다.◈
    제34항에 있어서,
    행 단위로 상기 단위셀들을 리드하되, 리드 선택된 행의 단위셀들에 대해 일괄적으로 리드 동작을 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  41. ◈청구항 41은(는) 설정등록료 납부시 포기되었습니다.◈
    제40항에 있어서,
    상기 모든 워드라인들에 각각 0V를 인가하는 단계;
    상기 모든 비트라인들을 각각 플로팅시키는 단계;
    상기 리드 선택된 행이 공유하는 웰바이어스라인에 리드전압을 인가하는 단계; 및
    상기 리드 선택된 행 외의 나머지 행들의 각각이 공유하는 웰바이어스라인을 플로팅시키는 단계를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  42. ◈청구항 42은(는) 설정등록료 납부시 포기되었습니다.◈
    제41항에 있어서,
    상기 리드전압은, 상기 pn 다이오드의 문턱전압보다 큰 크기를 갖는 안티퓨즈 오피티 셀어레이의 동작방법.
  43. ◈청구항 43은(는) 설정등록료 납부시 포기되었습니다.◈
    제41항에 있어서,
    상기 리드 선택된 행의 단위셀들의 각각에 대한 리드 동작은, 상기 워드라인들의 각각에 흐르는 전류를 센싱하여 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  44. 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과,
    각각의 열에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 열들로 배치되는 워드라인들과, 각각의 행에 배치되는 안티퓨즈 트랜지스터들에 의해 공유되도록 복수의 행들로 배치되는 웰바이어스라인들과,
    마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들과, 그리고
    상기 웰바이어스라인과 상기 안티퓨즈 트랜지스터의 드레인단자 사이에 배치되는 pn 다이오드를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법에 있어서,
    열 단위로 상기 단위셀들을 프로그램하되, 프로그램 선택된 열의 단위셀들 중 선택 단위셀들에 대한 프로그램 동작을 동시에 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  45. ◈청구항 45은(는) 설정등록료 납부시 포기되었습니다.◈
    제44항에 있어서,
    상기 프로그램 선택된 열의 워드라인에 제1 프로그램전압을 인가하는 단계;
    상기 프로그램 선택된 열의 다음 열부터 마지막 열까지의 워드라인들의 각각에 제2 프로그램전압을 인가하는 단계;
    상기 프로그램 선택 열의 단위셀들 중 상기 선택 단위셀들이 배치되는 행들의 각각의 비트라인에 0V를 인가하는 단계;
    상기 프로그램 선택 열의 단위셀들 중 상기 선택 단위셀들이 배치되는 행들의 각각의 웰바이어스라인에 0V를 인가하는 단계;
    상기 프로그램 선택 열의 단위셀들 중 상기 선택 단위셀들 외의 비선택 단위셀들이 배치되는 행들의 각각의 비트라인을 플로팅시키는 단계; 및
    상기 프로그램 선택 열의 단위셀들 중 상기 선택 단위셀들 외의 비선택 단위셀들이 배치되는 행들의 각각의 웰바이어스라인에 상기 제2 프로그램전압을 인가하는 단계를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  46. ◈청구항 46은(는) 설정등록료 납부시 포기되었습니다.◈
    제45항에 있어서,
    이미 프로그램 동작이 수행된 열에 연결되는 워드라인은 플로팅시키는 단계를 더 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  47. ◈청구항 47은(는) 설정등록료 납부시 포기되었습니다.◈
    제45항에 있어서,
    상기 프로그램 선택 열의 단위셀들 중 상기 선택 단위셀들 외의 비선택 단위셀들이 배치되는 행들의 각각의 비트라인을 플로팅시키는 대신에 0V를 인가하는 안티퓨즈 오티피 셀어레이의 동작방법.
  48. ◈청구항 48은(는) 설정등록료 납부시 포기되었습니다.◈
    제45항에 있어서,
    상기 제1 프로그램전압은, 상기 선택 단위셀이 배치되는 행의 비트라인에 인가되는 전압과의 차이가 안티퓨즈 트랜지스터의 안티퓨즈 절연층을 파괴시킬 수 있을 정도의 크기를 갖는 안티퓨즈 오티피 셀어레이의 동작방법.
  49. ◈청구항 49은(는) 설정등록료 납부시 포기되었습니다.◈
    제45항에 있어서,
    상기 제2 프로그램전압은, 상기 안티퓨즈 트랜지스터의 문턱전압값보다는 크고, 상기 선택 단위셀이 배치되는 행의 비트라인에 인가되는 전압과의 차이가 안티퓨즈 트랜지스터의 안티퓨즈 절연층을 파괴시킬 수 있을 정도의 크기보다는 작은 크기를 갖는 안티퓨즈 오티피 셀어레이의 동작방법.
  50. ◈청구항 50은(는) 설정등록료 납부시 포기되었습니다.◈
    제44항에 있어서,
    행 단위로 상기 단위셀들을 리드하되, 리드 선택된 행의 단위셀들에 대해 일괄적으로 리드 동작을 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  51. ◈청구항 51은(는) 설정등록료 납부시 포기되었습니다.◈
    제50항에 있어서,
    상기 모든 워드라인들에 각각 0V를 인가하는 단계;
    상기 모든 비트라인들을 각각 플로팅시키는 단계;
    상기 리드 선택된 행이 공유하는 웰바이어스라인에 리드전압을 인가하는 단계; 및
    상기 리드 선택된 행 외의 나머지 행들의 각각이 공유하는 웰바이어스라인을 플로팅시키는 단계를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  52. ◈청구항 52은(는) 설정등록료 납부시 포기되었습니다.◈
    제51항에 있어서,
    상기 리드전압은, 상기 pn 다이오드의 문턱전압보다 큰 크기를 갖는 안티퓨즈 오피티 셀어레이의 동작방법.
  53. ◈청구항 53은(는) 설정등록료 납부시 포기되었습니다.◈
    제51항에 있어서,
    상기 리드 선택된 행의 단위셀들의 각각에 대한 리드 동작은, 상기 워드라인들의 각각에 흐르는 전류를 센싱하여 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  54. 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과,
    상기 교차점들의 각각에 배치되는 안티퓨즈 트랜지스터에 연결되는 워드라인들과, 모든 안티퓨즈 트랜지스터들에 의해 공유되는 웰바이어스라인과,
    마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들과, 그리고
    상기 웰바이어스라인과 상기 안티퓨즈 트랜지스터의 드레인단자 사이에 배치되는 pn 다이오드를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법에 있어서,
    행 단위로 상기 단위셀들을 프로그램하되, 프로그램 선택된 행의 단위셀들 중 첫번째 열의 단위셀부터 마지막 열의 단위셀까지 순차적으로 프로그램 동작을 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  55. ◈청구항 55은(는) 설정등록료 납부시 포기되었습니다.◈
    제54항에 있어서,
    선택 단위셀에 연결되는 워드라인에 제1 프로그램전압을 인가하는 단계;
    상기 선택 단위셀과 동일한 행에 배치되고, 상기 선택 단위셀이 배치되는 열의 다음 열부터 마지막 열까지의 단위셀들의 각각에 연결되는 워드라인에 제2 프로그램전압을 인가하는 단계;
    상기 선택 단위셀이 배치되는 행의 비트라인에 0V를 인가하는 단계;
    상기 웰바이어스라인에 0V를 인가하는 단계;
    상기 선택 단위셀이 배치되는 행 외의 나머지 행들의 단위셀들의 각각에 연결되는 워드라인을 플로팅시키는 단계; 및
    상기 선택 단위셀이 배치되는 행 외의 나머지 행들의 각각의 비트라인을 플로팅시키는 단계를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  56. ◈청구항 56은(는) 설정등록료 납부시 포기되었습니다.◈
    제55항에 있어서,
    이미 프로그램 동작이 완료된 단위셀에 연결되는 워드라인을 플로팅시키는 단계를 더 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  57. ◈청구항 57은(는) 설정등록료 납부시 포기되었습니다.◈
    제55항에 있어서,
    상기 선택 단위셀이 배치되는 행 외의 나머지 행들의 단위셀들의 각각에 연결되는 워드라인을 플로팅시키는 대신에 0V를 인가하는 안티퓨즈 오티피 셀어레이의 동작방법.
  58. ◈청구항 58은(는) 설정등록료 납부시 포기되었습니다.◈
    제55항에 있어서,
    상기 선택 단위셀이 배치되는 행 외의 나머지 행들의 각각의 비트라인을 플로팅시키는 대신에 0V를 인가하는 안티퓨즈 오티피 셀어레이의 동작방법.
  59. ◈청구항 59은(는) 설정등록료 납부시 포기되었습니다.◈
    제55항에 있어서,
    상기 제1 프로그램전압은, 상기 선택 단위셀이 배치되는 행의 비트라인에 인가되는 전압과의 차이가 안티퓨즈 트랜지스터의 안티퓨즈 절연층을 파괴시킬 수 있을 정도의 크기를 갖는 안티퓨즈 오티피 셀어레이의 동작방법.
  60. ◈청구항 60은(는) 설정등록료 납부시 포기되었습니다.◈
    제55항에 있어서,
    상기 제2 프로그램전압은, 상기 안티퓨즈 트랜지스터의 문턱전압값보다는 크고, 상기 선택 단위셀이 배치되는 행에 인가되는 전압과의 차이가 안티퓨즈 트랜지스터의 안티퓨즈 절연층을 파괴시킬 수 있을 정도의 크기보다는 작은 크기를 갖는 안티퓨즈 오티피 셀어레이의 동작방법.
  61. ◈청구항 61은(는) 설정등록료 납부시 포기되었습니다.◈
    제54항에 있어서,
    모든 단위셀들에 대한 리드 동작을 일괄적으로 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  62. ◈청구항 62은(는) 설정등록료 납부시 포기되었습니다.◈
    제61항에 있어서,
    상기 모든 워드라인들에 각각 0V를 인가하는 단계;
    상기 모든 비트라인들을 각각 플로팅시키는 단계; 및
    상기 웰바이어스라인에 리드전압을 인가하는 단계를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  63. ◈청구항 63은(는) 설정등록료 납부시 포기되었습니다.◈
    제62항에 있어서,
    상기 리드전압은, 상기 pn 다이오드의 문턱전압보다 큰 크기를 갖는 안티퓨즈 오피티 셀어레이의 동작방법.
  64. ◈청구항 64은(는) 설정등록료 납부시 포기되었습니다.◈
    제62항에 있어서,
    상기 단위셀들의 각각에 대한 리드 동작은, 상기 워드라인들의 각각에 흐르는 전류를 센싱하여 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  65. 복수개의 행들 및 열들의 교차점들의 각각에 배치되는 모스 구조의 단일 안티퓨즈 트랜지스터로 이루어지는 단위셀들과,
    상기 교차점들의 각각에 배치되는 안티퓨즈 트랜지스터에 연결되는 워드라인들과, 모든 안티퓨즈 트랜지스터들에 의해 공유되는 웰바이어스라인과,
    마지막 열에 배치되는 안티퓨즈 트랜지스터들의 각각의 드레인단자에 연결되는 비트라인들과, 그리고
    상기 웰바이어스라인과 상기 안티퓨즈 트랜지스터의 드레인단자 사이에 배치되는 pn 다이오드를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법에 있어서,
    열 단위로 상기 단위셀들을 프로그램하되, 프로그램 선택된 열의 단위셀들 중 선택 단위셀들에 대한 프로그램 동작을 동시에 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  66. ◈청구항 66은(는) 설정등록료 납부시 포기되었습니다.◈
    제65항에 있어서,
    상기 선택 단위셀들의 각각에 연결되는 워드라인에 제1 프로그램전압을 인가하는 단계;
    상기 선택 단위셀들의 각각과 동일한 행에 배치되고, 상기 선택 단위셀들의 각각이 배치되는 열의 다음 열부터 마지막 열까지의 단위셀들의 각각에 연결되는 워드라인에 제2 프로그램전압을 인가하는 단계;
    상기 선택 단위셀들의 각각이 배치되는 행의 비트라인에 0V를 인가하는 단계;
    상기 웰바이어스라인에 0V를 인가하는 단계;
    상기 선택 단위셀들의 각각이 배치되는 행 외의 나머지 행들의 단위셀들의 각각에 연결되는 워드라인을 플로팅시키는 단계; 및
    상기 선택 단위셀들의 각각이 배치되는 행 외의 나머지 행들의 각각의 비트라인을 플로팅시키는 단계를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  67. ◈청구항 67은(는) 설정등록료 납부시 포기되었습니다.◈
    제66항에 있어서,
    이미 프로그램 동작이 완료된 단위셀에 연결되는 워드라인을 플로팅시키는 단계를 더 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  68. ◈청구항 68은(는) 설정등록료 납부시 포기되었습니다.◈
    제66항에 있어서,
    상기 선택 단위셀들의 각각이 배치되는 행 외의 나머지 행들의 단위셀들의 각각에 연결되는 워드라인을 플로팅시키는 대신에 0V를 인가하는 안티퓨즈 오티피 셀어레이의 동작방법.
  69. ◈청구항 69은(는) 설정등록료 납부시 포기되었습니다.◈
    제66항에 있어서,
    상기 선택 단위셀들의 각각이 배치되는 행 외의 나머지 행들의 각각의 비트라인을 플로팅시키는 대신에 0V를 인가하는 안티퓨즈 오티피 셀어레이의 동작방법.
  70. ◈청구항 70은(는) 설정등록료 납부시 포기되었습니다.◈
    제66항에 있어서,
    상기 제1 프로그램전압은, 상기 선택 단위셀이 배치되는 행의 비트라인에 인가되는 전압과의 차이가 안티퓨즈 트랜지스터의 안티퓨즈 절연층을 파괴시킬 수 있을 정도의 크기를 갖는 안티퓨즈 오티피 셀어레이의 동작방법.
  71. ◈청구항 71은(는) 설정등록료 납부시 포기되었습니다.◈
    제66항에 있어서,
    상기 제2 프로그램전압은, 상기 안티퓨즈 트랜지스터의 문턱전압값보다는 크고, 상기 선택 단위셀이 배치되는 행에 인가되는 전압과의 차이가 안티퓨즈 트랜지스터의 안티퓨즈 절연층을 파괴시킬 수 있을 정도의 크기보다는 작은 크기를 갖는 안티퓨즈 오티피 셀어레이의 동작방법.
  72. ◈청구항 72은(는) 설정등록료 납부시 포기되었습니다.◈
    제65항에 있어서,
    모든 단위셀들에 대한 리드 동작을 일괄적으로 수행하는 안티퓨즈 오티피 셀어레이의 동작방법.
  73. ◈청구항 73은(는) 설정등록료 납부시 포기되었습니다.◈
    제72항에 있어서,
    상기 모든 워드라인들에 각각 0V를 인가하는 단계;
    상기 모든 비트라인들을 각각 플로팅시키는 단계; 및
    상기 웰바이어스라인에 리드전압을 인가하는 단계를 포함하는 안티퓨즈 오티피 셀어레이의 동작방법.
  74. ◈청구항 74은(는) 설정등록료 납부시 포기되었습니다.◈
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    상기 리드전압은, 상기 pn 다이오드의 문턱전압보다 큰 크기를 갖는 안티퓨즈 오피티 셀어레이의 동작방법.
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