CN113078183B - 可变电阻式存储装置及其制造方法 - Google Patents

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Abstract

本发明提供一种可变电阻式存储装置及其制造方法。本发明的可变电阻式存储器，包含：多个支柱，沿着基板主表面的垂直方向延伸；多个位线，沿着水平方向延伸；以及存储单元，形成于多个支柱与多个位线的交叉处；其中，存储单元包含：栅极绝缘膜，形成于支柱的外围；半导体膜，形成于栅极绝缘膜的外围并提供沟道区域；以及可变电阻元件，形成于半导体膜的外围。可变电阻元件的外围的第一电极区域及与该第一电极区域对向的第二电极区域分别与邻接的一对位线电连接。

Description

可变电阻式存储装置及其制造方法
技术领域
本发明是关于使用可变电阻式存储单元的可变电阻式存储装置，特别是关于包含可变电阻式存储单元的阵列的三维构造。
背景技术
可变电阻式随机存取存储器(以下，略称为「可变电阻式存储器」)能够依照列位址以及行位址随机选择存储单元，从选择的存储单元当中读取数据，或是将数据写入选择的存储单元。为了谋求高度整合，以三维构造来制造可变电阻式存储器的技术，举例来说，在专利文献(美国专利申请公开第2017/0330916号公报)已有揭示。专利文献的可变电阻式存储器，如图1所示，包含：支柱10，沿着垂直方向延伸，作为位线；字线30A、30B，沿着水平方向延伸；以及互补型电阻存储元件20A、20B，形成于支柱10与字线30A、30B的交叉处。互补型电阻存储元件20A、20B分别包含第一半导体氧化膜21，作为可变电阻元件；导电膜22，作为中间电极；以及第二半导体氧化膜23，作为可变电阻元件。通过让互补型电阻存储元件20A、20B物理上分离，而抑制存储元件间不期望的潜泄电流(sneak current)的产生。但为了保持作为可变电阻元件的可靠性，就必须将该等半导体氧化膜以均质、一定的膜厚、且具有良好再现性的方式来形成。然而，为此的制造工程并不容易，于是就有可能导致制造成本增加或良率下降。
发明内容
本发明的目的在于解决像这样的既有课题，并提供一种具有改善后的三维构造的可变电阻式存储装置。
关于本发明的可变电阻式存储装置包含：多个垂直构件，沿着基板主表面的垂直方向延伸，并由第一导电型的半导体材料所构成；多个水平构件，沿着该基板主表面的水平方向延伸，并由半导体材料所构成；以及存储单元，形成于该多个垂直构件与该多个水平构件的各个交叉处；其中，该存储单元，包含：栅极绝缘膜，形成于该垂直构件的外围；半导体膜，形成于该栅极绝缘膜的外围，并由第二导电型的半导体材料所构成；以及可变电阻膜，形成于该半导体膜的外围；其中，形成于该可变电阻膜的外围的第一电极区域，以及与该第一电极区域对向的第二电极区域，分别与邻接的一对水平构件电连接。
根据本发明，在多个垂直构件与多个水平构件的各个交叉处形成存储单元，并构成存储单元使得在可变电阻膜的外围形成的第一电极区域与第二电极区域分别与一对水平构件电连接，便能够提供一种可变电阻式存储装置，让存储单元阵列的三维构造变得比以前还要简易，并让制造工程变得容易。
附图说明
图1表示既有的三维构造的可变电阻式存储器的概略构成。
图2为一方块图，表示关于本发明实施例的可变电阻式存储器的电气构成。
图3表示关于本发明实施例的可变电阻式存储器的存储单元阵列一部分的概略构成，图3的(A)为立体图，图3的(B)为平面图。
图4的(A)为图3的(B)的A-A线概略截面图，图4的(B)至(D)说明本实施例的存储单元阵列的制造工程。
图5的(E)至(H)说明本实施例的存储单元阵列的制造工程。
图6的(I)至(K)说明本实施例的存储单元阵列的制造工程。
图7的(A)与(B)表示本实施例中，存储单元被选择后的存取用晶体管以及可变电阻元件的连接关系。
图8的(A)与(B)表示本发明第二实施例的存储单元阵列的构成。
图9概要地表示本发明第二实施例的存储单元阵列的三维构造。
图10表示本发明第二实施例的支柱与字线的连接例。
图11为一概略截面图，表示将关于本发明实施例的存储单元阵列的三维构造积层在基板上之例。
附图标记：
10:支柱
20A,20B:互补型电阻存储元件
21:第一半导体氧化膜
22:导电膜
23:第二半导体氧化膜
30A,30B:字线
100:可变电阻式存储器
110:存储单元阵列
120:列选择电路
130:行选择电路
140:传感电路
150:写入/读取偏压电路
160:控制电路
170:内部数据汇流排
200:支柱
210,210A,210B:位线
220:存储单元
222:栅极绝缘膜
224:半导体膜
226:可变电阻元件
230,232,234:层间绝缘膜
240:开口
250:材料层
260,280:多晶硅材料
270:绝缘材料
300:硅基板
310:存储单元阵列
320:周边电路
330:绝缘层
340:导电层
BL0,BL1,BL2,BL3,BL4:位线
BL0_0,BL0_1,BL1_0,BL1_1,BL2_0,BL2_1:位线
Control:控制信号
DQ:输出端
GND:电位
K0,K1:电流路径
MC0,MC1,MC2,MC3:存储单元
MC1_0,MC1_1,MC2_0,MC2_1:存储单元
R0,R1:电阻成分(可变电阻)
Vbl:读取电压
Vr:重置写入电压
Vs:设定写入电压
WL0,WL1,WL2,WL3,WL4,WL5:字线
具体实施方式
本发明提供一种包含堆叠存储单元阵列(意即，具有三维构造的存储单元阵列)的可变电阻式存储器。本发明的可变电阻式存储器，不但具备随机存取存储单元的功能之外，还具备同时存取多个存储单元的功能。以三维构造形成的存储单元，包含在一对位线之间的一个存取用晶体管，以及形成于其两侧的可变电阻元件。列方向的存储单元，在邻接的存储单元之间共享位线，进行存储单元的选择，使得一侧的存储单元被选择时，另一侧的存储单元为未选择，防止连接选择存储单元的选择位线上，形成不期望的潜泄路径(sneakpath)。
另外，本发明的三维构造存储单元阵列，可以应用于交错式阵列或是交错式存储器。交错式阵列被用来当作设备，该设备是用来构成作为AI硬件的类神经网路(neuralnetwork)。
图2表示本实施例的可变电阻式存储器的电气构成的方块图。本实施例的可变电阻式存储器100，包含：具有三维构造的存储单元阵列110、列选择电路120、行选择电路130、传感电路140、写入/读取偏压电路150、控制电路160、连接各部的内部数据汇流排170。
图3的(A)概要地表示本实施例的存储单元阵列110的一部分的立体图，图3的(B)为其概略平面图。图式例示了四个存储单元。存储单元阵列110包含：多个支柱200(图式为四根支柱)，沿着未图式的基板(例如：硅基板)主表面的垂直方向延伸；多个位线210(图式为六根位线)，沿着水平方向延伸，且与多个支柱200交叉；可变电阻式存储单元220，形成于多个支柱200与多个位线210的交叉处。
支柱200举例来说，由N型多晶硅材料所构成，支柱200与对应的字线电连接。支柱200外围的整体，如图3的(B)所示，以固定的膜厚形成栅极绝缘膜222(例如，氧化硅膜)，且栅极绝缘膜222外围的整体形成包含P型多晶硅材料所构成的半导体膜224。半导体膜224作为存取用晶体管的沟道区域，当从支柱200施加电场之后形成反转层。另外，半导体膜224外围的整体形成有可变电阻元件226。可变电阻元件226包含：内侧的电极层、外侧的电极层及形成于该等电极层之间的交换层(switching layer)。交换层的材料为金属氧化物，例如HFO2。
位线210举例来说，由N型多晶硅材料所构成，在与支柱200的交叉处与可变电阻元件226外侧的电极层电连接。图4的(A)表示图3的(B)的存储单元阵列的A-A线截面图。
参照图4的(B)～(D)、图5的(E)～(H)、图6的(I)～(K)，说明如图3所示的存储单元的制造方法。首先，如图4的(B)所示，在基板(省略图示)上依序形成层间绝缘膜230、下层侧的位线210A、层间绝缘膜232、上层侧的位线210B以及层间绝缘膜234。位线210A、210B为N+多晶硅层，层间绝缘膜230、232、234例如为氧化硅或氮化硅等。
接着，利用光刻工艺在层间绝缘膜234上形成掩膜层。掩膜层的形状以及尺寸规定支柱200的外形，举例来说，若支柱200为圆柱状，则掩膜层以圆形的相反图案来形成。利用掩膜层，通过非等向性刻蚀来对积层的层间绝缘膜230、232、234以及位线210A、210B进行刻蚀，形成如图4的(C)所示的圆筒状的开口240。
接着，除去掩膜层，如图4的(D)所示，全面形成可变电阻元件的材料层250。该材料层250包含外侧的电极层、交换层(例如，氧化铪(HfOX))、以及内侧的电极层。接着，形成掩膜层(省略图示)，利用该掩膜层对材料层250进行非等向性刻蚀与/或等向性刻蚀，如图5的(E)所示，于开口240的侧壁形成可变电阻元件226。
接着，除去掩膜层，如图5的(F)所示，全面形成P+多晶硅材料260；接着，形成掩膜层(省略图示)，利用该掩膜层对多晶硅材料260进行非等向性刻蚀与/或等向性刻蚀，如图5的(G)所示，于开口240的侧壁，及可变电阻元件226的内侧形成半导体层224。
接着，除去掩膜层，如图5的(H)所示，全面形成SiO2等的绝缘材料270，接着，形成掩膜层(省略图示)，利用该掩膜层对绝缘材料270进行非等向性刻蚀与/或等向性刻蚀，如图6的(I)所示，于开口240的侧壁，及半导体层224的内侧形成栅极绝缘膜222。
接着，除去掩膜层，如图6的(J)所示，全面形成N+多晶硅材料280，将多晶硅材料280进行回蚀或平坦化，形成如图6的(K)所示的支柱200。另外，上述制造工艺是先形成位线210A、210B，再形成支柱200，但并不以此为限，也可以先形成支柱200、其周围的栅极绝缘膜222、半导体膜224以及可变电阻元件226之后，再形成位线210。另外，本实施例的存储单元阵列，并不限于上述的制造方法，也可以用其他的制造工艺来制造。
再次参照图2。列选择电路120基于来自控制电路160的列位址选择字线，对选择的字线施加电压。在列方向延伸的多个字线与对应的支柱200电连接。行选择电路130基于来自控制电路160的行位址选择位线。传感电路140在读取操作时，传感由列选择电路120以及行选择电路130所选择的存储单元的位线对流通的电流或电压，并将表示该传感结果的数据通过内部数据汇流排170输出到控制电路160。写入/读取偏压电路150在读取操作时，对选择存储单元的位线对施加用以读取操作的偏压，或是在写入操作时，基于从控制电路160接收的写入数据，对选择存储单元的位线对施加设定或重置的偏压。
控制电路160由硬件及/或软件所构成，控制各部的运作。某实施态样中，控制电路160包含ROM(只读存储器)/RAM(随机存取存储器)的微控制器、微处理器、或是状态机。举例来说，通过执行存储于ROM/RAM当中的软件，以控制读取操作、写入操作(设定、重置)等。另外，控制电路160通过内部数据汇流排170与各部连接，将接收自外部的数据(包含位址)提供给各部，或是将接收自传感电路140的读取数据输出到外部。
针对本实施例的可变电阻式存储器的详细运作进行说明。图7的(A)、(B)表示某存储单元被选择后的存取用晶体管与可变电阻元件的连接关系。此处，我们假设通过列选择电路120选择与存储单元MC0的支柱200连接的字线WL0，并且通过行选择电路130选择位线对BL0/BL1。当某个正电压施加在字线WL0后，电场通过栅极绝缘膜222施加在半导体层224，半导体层224整体反转为N型，形成有沟道区域。其结果为，半导体层224通过可变电阻元件226外侧的第一电极区域与位线BL0电连接；另外，通过与可变电阻元件226外侧的第一电极区域对向的第二电极区域与位线BL1电连接。
位线BL0与半导体层224之间的电流路径K0当中，形成有可变电阻元件226组成的电阻成分R0；位线BL1与半导体层224之间的电流路径K1当中，形成有可变电阻元件226组成的电阻成分R1。图7的(B)为图7的(A)的等效电路图，选择存储单元MC0包含在一对位线BL0/BL1之间的一个存取用晶体管，以及在该存取用晶体管两侧的二个可变电阻R0、R1，而构成了1R1T1R的存储单元。
列方向邻接选择存储单元MC0的存储单元MC1，与选择存储单元MC0共享位线BL1，位线WL1为未选择(对位线WL1施加GND电位或比临界值更低的电压)，半导体层224当中并不会形成反转层，存储单元MC1的存取用晶体管维持断开。因此，位线BL1事实上与未选择存储单元MC1隔离，避免形成潜泄电流路径。
另外，行方向邻接选择存储单元MC0的存储单元MC2，与选择存储单元MC0共享位线对BL0/BL1，位线WL2为未选择，位线对BL0/BL1与半导体层224之间形成有PN障壁，存取用晶体管维持断开。因此，位线对BL0/BL1事实上与未选择存储单元MC2隔离(在行方向共享位线对BL0/BL1的其他未选择存储单元亦同)，避免形成潜泄电流路径。
针对选择存储单元MC0的写入操作进行说明。写入/读取偏压电路150基于来自控制电路160的写入数据，对选择存储单元MC0进行设定写入或重置写入。在设定写入时，列选择电路120对选择字线WL0施加写入电压Vset，对未选择字线施加GND。写入/读取偏压电路150对一侧的选择位线BL0施加设定写入电压Vs(Vset＞Vs)，对另一侧的选择位线BL1施加GND。藉此，从位线BL0向位线BL1施加电压，可变电阻元件226的电流路径K0、K1上的电阻成分R0、R1被编程为低电阻状态。
在重置写入时，对位线对BL0/BL1施加与设定写入时相异极性的电压。换言之，列选择电路120对选择字线WL0施加写入电压Vrset，对未选择字线施加GND。写入/读取偏压电路150对一侧的选择位线BL0施加GND，对另一侧的选择位线BL1施加重置写入电压Vr(Vrset＞Vr)。藉此，从位线BL1向位线BL0施加电压，可变电阻元件226的是电流路径K1、K0上的电阻成分R1、R0被编程为高电阻状态。
在选择存储单元MC0的读取操作时，列选择电路120对选择字线WL0施加读取电压Vread，对未选择字线施加GND。写入/读取偏压电路150对一侧的选择位线BL0施加读取电压Vb1，对另一侧的选择位线BL1施加GND。若可变电阻元件为低电阻状态(设定)，则大电流从选择位线BL0流到选择位线BL1；若可变电阻元件为高电阻状态(重置)，则小电流从选择位线BL0流到选择位线BL1。传感电路140传感选择位线对BL0/BL1之间的电流或电压，把传感结果相对应的数据「0」、「1」作为读取数据，通过内部数据汇流排170输出到控制电路160。
上述实施例中，利用可变电阻元件226的二个电阻成分R0、R1进行设定或重置，并且读取其电阻成分R0、R1的电阻状态，但也可以将电阻成分R0、R1的任何一方固定为低电阻状态，把其余的电阻成分视为可变电阻元件来使用。举例来说，把电阻成分R0固定为低电阻状态(设定)，将电阻成分R1编程为设定或是重置。举例来说，会利用比平常设定/重置时使用的写入电压还要大的形成(forming)电压，将电阻成分R0固定为低电阻状态(设定)。当位线BL0对电阻成分R0施加形成电压之后，由于形成电压扣除电阻成分R0之后的电压下降后电压，被施加在电阻成分R1，因此电阻成分R1并不会固定在低电阻状态(设定)。在形成后，电阻成分R1可以利用比形成电压还低的设定写入电压或重置写入电压，进行设定或是重置。
针对本发明的第二实施例进行说明。上述实施例中，表示随机存取一个存储单元之例，而第二实施例则是关于能够同时存取多个存储单元的阵列构成。这样的阵列构成适合所谓的交错式阵列。
图8表示第二实施例的存储单元阵列一部分的电路构成。配置于列方向的存储单元MC0～MC3与字线WL0、WL1交互连接，字线WL0被选择之后，如图8的(A)所示，存储单元MC0、MC2的存取用晶体管导通(意即，于半导体层224形成有反转层)。另一方面，字线WL1被选择之后，如图8的(B)所示，存储单元MC1、MC3的存取用晶体管导通。写入/读取偏压电路150对被选择的位线对的一侧的位线施加读取电压Vbl、设定写入电压Vs、重置写入电压Vr，将另一侧的位线虚接地。
由列选择电路120选择一个字线之后，连接选择字线的多个存储单元的存取用晶体管同时导通，能够一次读取存储于多个存储单元中的多个数据，或是一次对多个存储单元写入多个数据。举例来说，此般多个数据的输入输出，能够利用在交错式阵列的行列运算。
即使在列方向邻接的存储单元之间共享位线，但由于选择存储单元之间存在未选择存储单元，未选择存储单元的存取用晶体管断开，因此选择存储单元的位线对并不会被未选择存储单元干涉，而能够施加期望的偏压。另外，虽然在此并未图示，但在行方向共享位线的未选择存储器的存取用晶体管同样也断开，因此选择存储单元的选择位线对并不会被未选择存储单元干涉，而能抑制不期望的潜泄电流路径形成。
图9立体地表示图8所示的阵列构成，此处示意堆叠的垂直方向的二段位线。阵列的基本操作与图8的情况相同。当选择字线WL0选择存储单元MC2_0、MC2_1之后，存储单元MC2_0、MC2_1的存取用晶体管导通，位线对BL1_0/BL2_0以及位线对BL1_1/BL2_1被选择。当选择字线WL1选择存储单元MC1_0、MC1_1之后，存储单元MC1_0、MC1_1的存取用晶体管导通，位线对BL0_0/BL1_0以及位线对BL0_1/BL1_1被选择。
图10为一概略立体图，表示存储单元阵列的支柱与字线的较佳连接例。字线WL0与列方向配置的多个支柱200的上端部间隔一个连接，字线WL1与没有连接字线WL0的支柱200的下端部间隔一个连接。字线WL0、WL1可以是导电性的多晶硅或金属层。通过让支柱200在支柱200的上下方向交互地连接字线WL0、WL1，与字线WL0、WL1配线在同一平面的情况比较起来，能够谋求存储单元阵列的高度整合，并减少存储单元阵列在水平方向占有的面积。
图11为一概略截面图，表示将本实施例的存储单元阵列积层在基板上之例。举例来说，使用硅基板300作为基板，在该硅基板300上形成三维构造的存储单元阵列310。硅基板300的表面或其内部形成有列选择电路120、行选择电路130、传感电路140、写入/读取偏压电路150以及控制电路160等的周边电路320。存储单元阵列310的选择支柱200、选择位线210以及选择字线等，通过多层配线构造与周边电路320的列选择电路120、行选择电路130、传感电路140、写入/读取偏压电路150以及控制电路160电连接。多层配线构造包含多个导电层(多晶硅层以及金属层)、多个层间绝缘膜、形成于层间绝缘膜的通孔(或接触孔)、以及形成于通孔内的插塞接点(plug contact)等，能够与垂直方向积层的位线或字线以及周边电路320电连接。
某一个实施态样中，硅基板300上形成有绝缘层330，绝缘层330上形成有导电层340，导电层340上形成有存储单元阵列310。导电层340提供存储单元阵列310共同的源极(GND电位)或电源线。导电层340是由n型多晶硅层所构成，或是由金属层与n型多晶硅层的积层所构成。如此，通过在硅基板300形成周边电路320，在其上方积层存储单元阵列310，能够缩小存储器芯片的二维面积。
详述了关于本发明较佳的实施形态，但本发明并非限定于特定的实施形态，在权利要求范围所记载的发明要旨的范围内，可进行各种的变形/变更。

Claims (10)

1.一种可变电阻式存储装置，其特征在于，包含：
多个垂直构件，沿着基板主表面的垂直方向延伸，并由第一导电型的半导体材料所构成；
多个水平构件，沿着该基板主表面的水平方向延伸，并由半导体材料所构成；
存储单元，形成于该多个垂直构件与该多个水平构件的各个交叉处；
列选择装置，基于列位址信号选择该垂直构件；以及
行选择装置，基于行位址信号选择该水平构件；
其中，该存储单元，包含：
栅极绝缘膜，形成于该垂直构件的外围；
半导体膜，形成于该栅极绝缘膜的外围，并由第二导电型的半导体材料所构成；以及
可变电阻膜，形成于该半导体膜的外围；
其中，形成于该可变电阻膜的外围的第一电极区域及与该第一电极区域对向的第二电极区域分别与邻接的一对水平构件电连接；
其中，该多个垂直构件与对应的字线连接，该多个水平构件与对应的位线连接；
其中，通过该列选择装置选择字线，以及该行选择装置选择位线，以选择存储单元；
其中，列方向奇数号的垂直构件的一侧的边缘，与水平方向延伸的第一字线电连接；列方向偶数号的垂直构件的该一侧的边缘对向的另一侧的边缘，与水平方向延伸的第二字线电连接。
2.如权利要求1所述的可变电阻式存储装置，其特征在于，当电压从该垂直构件通过该栅极绝缘膜施加于半导体层时，在该半导体层形成沟道，该一对水平构件通过该第一电极区域、该沟道及该第二电极区域电连接。
3.如权利要求1所述的可变电阻式存储装置，其特征在于，该多个垂直构件、该多个水平构件及该半导体膜，由多晶硅材料所构成。
4.如权利要求1所述的可变电阻式存储装置，其特征在于，该多个垂直构件以二维的方式配置；该多个水平构件以垂直方向配置；该多个存储单元以三维的方式配置。
5.如权利要求1所述的可变电阻式存储装置，其特征在于，更包含：
控制装置，通过该列选择装置及该行选择装置控制所选择的存储单元的读取或写入；
其中，该控制装置对连接于选择存储单元的该一对水平构件的一侧施加读取电压或写入电压，对另一侧施加基准电压或GND。
6.如权利要求5所述的可变电阻式存储装置，其特征在于，该多个垂直构件与对应的字线连接，该多个水平构件与对应的位线连接；
其中，列方向的存储单元共享位线，同一列的多个存储单元包含第一组存储单元与第二组存储单元，第一组存储单元与第二组存储单元交替设置；
其中，第一组存储单元与第一字线电连接，第二组存储单元与第二字线电连接；
其中，当第一组存储单元被选择后，第二组存储单元为未选择，当第二组存储单元被选择后，第一组存储单元为未选择。
7.如权利要求1所述的可变电阻式存储装置，其特征在于，更包含：
基板；以及
周边电路，形成于该基板的表面或基板内；
其中，该周边电路上，形成有该多个垂直构件以及该多个水平构件；
其中，该多个垂直构件以及该多个水平构件，通过多层配线构造与该周边电路电连接；
其中，该周边电路包含列选择装置以及行选择装置，该列选择装置基于列位址信号选择垂直构件，该行选择装置基于行位址信号选择水平构件。
8.如权利要求1所述的可变电阻式存储装置，其特征在于，该可变电阻膜更包含该第一电极区域、该第二电极区域、及形成于该第一电极区域与该第二电极区域之间的交换层，该交换层的材料为金属氧化物。
9.一种制造方法，其特征在于，为权利要求1至8任一所述的可变电阻式存储装置的制造方法，包含以下步骤：
准备基板，在该基板上形成该多个水平构件、及分别与该多个水平构件绝缘的层间绝缘膜；
形成贯通该水平构件以及该层间绝缘膜的开口；
在该开口侧壁的整个周围形成该可变电阻膜；
在该可变电阻膜的开口侧壁的整个周围形成该半导体膜；
在该半导体膜的开口侧壁的整个周围形成该栅极绝缘膜；以及
在该栅极绝缘膜的开口内形成该垂直构件；
该基板包含硅基板与绝缘层；该硅基板表面形成有列选择装置、行选择装置、以及控制装置的周边电路；该绝缘层上形成有存储单元，该存储单元包含该多个水平构件、该多个垂直构件、以及该可变电阻膜；
该列选择装置，基于列位址信号选择该垂直构件；
该行选择装置，基于行位址信号选择该水平构件；
其中，该多个垂直构件与对应的字线连接，该多个水平构件与对应的位线连接；
其中，通过该列选择装置选择字线，以及该行选择装置选择位线，以选择存储单元；
其中，列方向奇数号的垂直构件的一侧的边缘，与水平方向延伸的第一字线电连接；列方向偶数号的垂直构件的该一侧的边缘对向的另一侧的边缘，与水平方向延伸的第二字线电连接。
10.如权利要求9所述的制造方法，其特征在于，
该控制装置，通过该列选择装置及该行选择装置控制所选择的存储单元的读取或写入。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289157B1 (en) * 2020-09-04 2022-03-29 Winbond Electronics Corp. Memory device
KR102624196B1 (ko) * 2021-10-06 2024-01-11 한양대학교 산학협력단 3차원 저항 변화 메모리
CN118044350A (zh) * 2021-12-10 2024-05-14 铠侠股份有限公司 存储器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103490008A (zh) * 2012-06-07 2014-01-01 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
CN108666417A (zh) * 2017-03-27 2018-10-16 三星电子株式会社 包括可变电阻材料层的存储器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
CN105810753A (zh) * 2009-09-04 2016-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
US9153774B2 (en) * 2010-12-06 2015-10-06 Hitachi, Ltd. Nonvolatile memory device and method for manufacturing same
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9520485B2 (en) * 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
KR101646365B1 (ko) * 2014-10-27 2016-08-08 한양대학교 산학협력단 3차원 크로스바-포인트 수직 다층 구조의 상보적 저항 스위칭 메모리 소자
JP2016092044A (ja) * 2014-10-30 2016-05-23 株式会社東芝 半導体記憶装置の製造方法
US9524980B2 (en) * 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9466610B1 (en) 2015-03-24 2016-10-11 Macronix International Co., Ltd. Method of fabricating three-dimensional gate-all-around vertical gate structures and semiconductor devices, and three-dimensional gate-all-round vertical gate structures and semiconductor devices thereof
US9825100B2 (en) * 2015-08-31 2017-11-21 Toshiba Memory Corporation Nonvolatile semiconductor memory device
US9704878B2 (en) 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
US9754665B2 (en) * 2016-01-29 2017-09-05 Sandisk Technologies Llc Vacancy-modulated conductive oxide resistive RAM device including an interfacial oxygen source layer
JP2017168698A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置
US9859338B2 (en) * 2016-03-21 2018-01-02 Winbond Electronics Corp. Three-dimensional resistive memory
US10290681B2 (en) * 2017-09-21 2019-05-14 Sandisk Technologies Llc Array of hole-type surround gate vertical field effect transistors and method of making thereof
JP6910907B2 (ja) * 2017-09-25 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置
US10115895B1 (en) * 2017-09-26 2018-10-30 Sandisk Technologies Llc Vertical field effect transisitors having a rectangular surround gate and method of making the same
JP2019165114A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 抵抗変化型記憶装置
US10515810B2 (en) * 2018-04-10 2019-12-24 Macronix International Co., Ltd. Self-aligned di-silicon silicide bit line and source line landing pads in 3D vertical channel memory
KR102575476B1 (ko) * 2018-07-11 2023-09-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법, 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
US20200194668A1 (en) * 2018-12-14 2020-06-18 Sandisk Technologies Llc Interfacial resistive memory gate stack transistor cell and methods of manufacturing the same
US11251200B2 (en) * 2019-05-23 2022-02-15 Tokyo Electron Limited Coaxial contacts for 3D logic and memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103490008A (zh) * 2012-06-07 2014-01-01 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
CN108666417A (zh) * 2017-03-27 2018-10-16 三星电子株式会社 包括可变电阻材料层的存储器件

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