CN118044350A - 存储器件 - Google Patents

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CN118044350A
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Abstract

提高存储器的集成度。一实施方式的存储器件具备：第一半导体层、第一导电体层、第二半导体层以及第二导电体层；第一半导体膜；第一存储器膜；以及第二存储器膜。第一半导体层、第一导电体层、第二半导体层以及第二导电体层在第一方向上相互分离地依次排列。第一半导体膜在第一方向上延伸，与第一半导体层及第二半导体层接触，与第一导电体层及第二导电体层交叉。第一存储器膜设置在第一导电体层与第一半导体膜之间。第二存储器膜设置在第二导电体层与第一半导体膜之间。

Description

存储器件
技术领域
实施方式涉及存储器件。
背景技术
作为能够非易失性地存储数据的存储器件，已知有NOR闪速存储器。在NOR闪速存储器那样的存储器件中，为了高集成化、大容量化而研究了三维的存储器构造。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2020/0219572号说明书
发明内容
发明要解决的问题
提高存储器的集成度。
用于解决技术问题的手段
实施方式的存储器件具备：在第一方向上相互分离地依次排列的第一半导体层、第一导电体层、第二半导体层以及第二导电体层；第一半导体膜，其在上述第一方向上延伸，与上述第一半导体层及上述第二半导体层接触，与上述第一导电体层及上述第二导电体层交叉；第一存储器膜，其设置在上述第一导电体层与上述第一半导体膜之间；以及第二存储器膜，其设置在上述第二导电体层与上述第一半导体膜之间。
附图说明
图1是示出包含实施方式所涉及的存储器件的存储系统的构成的一例的框图。
图2是示出实施方式所涉及的存储器件所具备的存储单元阵列的电路构成的一例的电路图。
图3是示出实施方式所涉及的存储单元阵列的平面布局的一例的俯视图。
图4是示出实施方式所涉及的存储单元阵列的存储区域中的平面布局的一例的俯视图。
图5是示出实施方式所涉及的存储单元阵列的截面构造的一例的、沿图4的V-V线的截面图。
图6是示出实施方式所涉及的存储单元阵列所具备的存储单元晶体管的截面构造的一例的、沿图5的VI-VI线的截面图。
图7是示出实施方式所涉及的存储单元阵列的引出区域中的平面布局的一例的俯视图。
图8是示出实施方式所涉及的存储单元阵列的截面构造的一例的、沿图7的VIII-VIII线的截面图。
图9是示出在实施方式所涉及的存储器件中的写入动作中施加在各种布线上的电压的一例的电路图。
图10是示出在实施方式所涉及的存储器件中的读取动作中施加在各种布线上的电压的一例的电路图。
图11是示出在实施方式所涉及的存储器件中的擦除动作中施加在各种布线上的电压的第一例的电路图。
图12是示出在实施方式所涉及的存储器件中的擦除动作中施加在各种布线上的电压的第二例的电路图。
图13是示出实施方式所涉及的存储单元阵列的制造过程中的截面构造的一例的截面图。
图14是示出实施方式所涉及的存储单元阵列的制造过程中的截面构造的一例的截面图。
图15是示出实施方式所涉及的存储单元阵列的制造过程中的截面构造的一例的截面图。
图16是示出实施方式所涉及的存储单元阵列的制造过程中的截面构造的一例的截面图。
图17是示出实施方式所涉及的存储单元阵列的制造过程中的截面构造的一例的截面图。
图18是示出实施方式所涉及的存储单元阵列的制造过程中的截面构造的一例的截面图。
图19是示出实施方式所涉及的存储单元阵列的制造过程中的截面构造的一例的截面图。
图20是示出变形例所涉及的存储单元阵列的截面构造的一例的截面图。
具体实施方式
下面，参照附图对实施方式进行说明。附图的尺寸以及比例不一定与实际的相同。
另外，在以下的说明中，对具有大致相同的功能及构成的构成要素赋予相同的附图标记。在特意区分具有相同构成的要素的情况下，有时在同一附图标记的末尾附加相互不同的文字或数字。
[实施方式]
1.构成
1.1存储系统
对实施方式所涉及的存储系统的构成进行说明。
图1是示出包含实施方式所涉及的存储器件的存储系统的构成的一例的框图。存储系统1是存储装置。存储系统1执行数据的写入动作和读取动作。存储系统1包含存储器控制器2和存储器件3。
存储器控制器2例如由SoC(system-on-a-chip，片上系统)那样的集成电路构成。存储器控制器2基于来自外部的未图示的主机的请求而控制存储器件3。具体而言，例如在写入动作时，存储器控制器2将写入的数据发送给存储器件3。在读取操作时，存储器控制器2接收从存储器件3读取的数据。另外，存储器控制器2控制存储器件3。具体而言，例如，存储器控制器2将写入到存储器件3内的某个存储区域的数据改写到另一存储区域后，进行擦除。
存储器件3是非易失性存储器。存储器件3例如是NOR闪速存储器。存储器件3非易失性地存储数据。
1.2存储器件
接着，参照图1所示的框图，对实施方式所涉及的存储器件的内部构成进行说明。存储器件3具备输入输出电路11、寄存器12、定序器13、电压生成电路14、驱动器组15、存储单元阵列16、行解码器17和感测放大器模块18。
输入输出电路11与存储器控制器2之间收发各种信号。由输入输出电路11收发的信号例如包括命令CMD、地址ADD和数据DAT。命令CMD指定存储器控制器2对存储器件3指示的动作。地址ADD指定存储器件3中的存储区域。数据DAT包含向存储器件3写入的数据(写入数据)或从存储器件3读取的数据(读取数据)。
输入输出电路11将地址ADD、命令CMD和写入数据DAT分别发送到寄存器12和感测放大器模块18。输入输出电路11从感测放大器模块18接收读取数据DAT。
寄存器12存储地址ADD和命令CMD。
定序器13基于存储在寄存器12中的命令CMD而控制整个存储器件3的动作。
电压生成电路14生成在写入动作、读取动作、擦除动作等中使用的电压。
驱动器组15将由电压生成电路14生成的电压提供给存储单元阵列16、行解码器17和感测放大器模块18。
存储单元阵列16包含多个区块BLK和多个位线、多个源极线和多个字线。在图1的例子中，示出了存储单元阵列16包含4个区块BLK0、BLK1、BLK2和BLK3的情况。区块BLK例如是与存储单元阵列16内的规定的数据容量对应的存储区域。每个区块BLK包含多个存储单元晶体管。每个存储单元晶体管通过选择位线、源极线和字线而被指定。存储单元阵列16的详细构成将在后面叙述。
行解码器17基于寄存器12内的地址ADD，选择区块BLK0～BLK3中的某一个。行解码器17基于寄存器12内的地址ADD，进一步选择所选择的区块BLK中的字线。
感测放大器模块18基于寄存器12内的地址ADD，选择位线和源极线的组。在写入动作中，感测放大器模块18经由所选择的位线，将写入数据DAT传送到存储单元阵列16。在读取动作中，感测放大器模块18经由所选择的位线，感测存储单元晶体管的阈值电压。然后，感测放大器模块18基于感测结果生成读取数据DAT。
1.3存储单元阵列的电路构成
图2是示出实施方式所涉及的存储器件所具备的存储单元阵列的电路构成的一例的电路图。在图2中，示出了存储单元阵列16中包含的多个区块BLK中的一个区块BLK。如图2所示，存储单元阵列16例如与4条字线WL0～WL3、(m+1)条源极线SL0～SLm、以及16条位线BL0～BL15连接(m为2以上的整数)。另外，在图2中，示出了m为2以上的情况，但不限于此，也可以是0或1。
区块BLK包含多个串单元SU。每个串单元SU包含多个NOR串NS。每个NOR串NS包含多个存储单元晶体管MT。每个存储单元晶体管MT包含控制栅极和电荷储存层。每个存储单元晶体管MT非易失性地存储数据。在图2中示出了每个区块BLK包含4个串单元SU0～SU3、每个串单元SU包含(m+1)个NOR串NS0～NSm、每个NOR串NS包含4个存储单元晶体管MT0～MT3的情况。
在每个NOR串NS中，存储单元晶体管MT0～MT3串联连接。每个存储单元晶体管MT的第一端连接到对应的位线BL。
具体而言，在串单元SU0中，每个存储单元晶体管MT0的第一端共通连接到位线BL0。在串单元SU0中，每个存储单元晶体管MT1的第一端和每个存储单元晶体管MT0的第二端共通连接到位线BL1。在串单元SU0中，每个存储单元晶体管MT2的第一端和每个存储单元晶体管MT1的第二端共通连接到位线BL2。在串单元SU0中，每个存储单元晶体管MT3的第一端和每个存储单元晶体管MT2的第二端共通连接到位线BL3。
在串单元SU1中，每个存储单元晶体管MT0的第一端共通连接到位线BL4。在串单元SU1中，每个存储单元晶体管MT1的第一端和每个存储单元晶体管MT0的第二端共通连接到位线BL5。在串单元SU1中，每个存储单元晶体管MT2的第一端和每个存储单元晶体管MT1的第二端共通连接到位线BL6。在串单元SU1中，每个存储单元晶体管MT3的第一端和每个存储单元晶体管MT2的第二端共通连接到位线BL7。
在串单元SU2中，每个存储单元晶体管MT0的第一端共通连接到位线BL8。在串单元SU2中，每个存储单元晶体管MT1的第一端和每个存储单元晶体管MT0的第二端共通连接到位线BL9。在串单元SU2中，每个存储单元晶体管MT2的第一端和每个存储单元晶体管MT1的第二端共通连接到位线BL10。在串单元SU2中，每个存储单元晶体管MT3的第一端和每个存储单元晶体管MT2的第二端共通连接到位线BL11。
在串单元SU3中，每个存储单元晶体管MT0的第一端共通连接到位线BL12。在串单元SU3中，每个存储单元晶体管MT1的第一端和每个存储单元晶体管MT0的第二端共通连接到位线BL13。在串单元SU3中，每个存储单元晶体管MT2的第一端和每个存储单元晶体管MT1的第二端共通连接到位线BL14。在串单元SU3中，每个存储单元晶体管MT3的第一端和每个存储单元晶体管MT2的第二端共通连接到位线BL15。
另外，每个NOR串NS连接到对应的源极线SL。
具体而言，每个串单元SU的NOR串NS0的存储单元晶体管MT3的第二端共通连接到源极线SL0。每个串单元SU的NOR串NS1的存储单元晶体管MT3的第二端共通连接到源极线SL1。每个串单元SU的NOR串NSm的存储单元晶体管MT3的第二端共通连接到源极线SLm。
另外，在每个NOR串NS中，每个存储单元晶体管MT连接到对应的字线WL。
具体而言，每个串单元SU的每个NOR串NS的存储单元晶体管MT0的栅极共通连接到字线WL0。每个串单元SU的每个NOR串NS的存储单元晶体管MT1的栅极共通连接到字线WL1。每个串单元SU的每个NOR串NS的存储单元晶体管MT2的栅极共通连接到字线WL2。每个串单元SU的每个NOR串NS的存储单元晶体管MT3的栅极共通连接到字线WL3。
以上那样的构成在每个区块BLK中重复。字线WL0～WL3和位线BL0～BL15例如对每个区块BLK独立地设置。源极线SL0～SLm例如在区块BLK之间共用。
另外，实施方式所涉及的存储器件3所具备的存储单元阵列16的电路构成不限于以上说明的构成。例如，每个区块BLK包含的串单元SU的个数可以被设计为任意个数。每个串单元SU包含的NOR串NS的个数可以被设计为任意个数。每个NOR串NS包含的存储单元晶体管MT的个数可以分别被设计为任意个数。
1.4存储单元阵列的构造
以下，对实施方式所涉及的存储器件所具备的存储单元阵列的构造的一例进行说明。另外，在以下参照的附图中，X方向对应于字线WL及位线BL的延伸方向。Y方向对应于源极线SL的延伸方向。Z方向对应于与用于存储器件3的形成的半导体基板的表面垂直的方向。在俯视图中，为了便于观察，适当附加影线。附加在俯视图中的影线不一定与附加了影线的构成要素的材料或特性相关联。在截面图中，为了便于观察，适当省略构成的图示。
1.4.1平面布局的概要
图3是示出实施方式所涉及的存储单元阵列的平面布局的一例的俯视图。在图3中，示出了与4个区块BLK0～BLK3的区域。如图3所示，存储单元阵列16包含层叠布线构造以及多个构件SLTa和SLTb。
层叠布线构造是层叠有包含字线WL和位线BL在内的多个布线的构造体。层叠布线构造的平面布局例如在X方向上被划分为存储区域MA、以及引出区域HA1和HA2。存储区域MA是在层叠布线构造之中形成多个NOR串NS的区域。引出区域HA1和HA2是用于多个字线WL与行解码器17之间的连接、以及多个位线BL与感测放大器模块18之间的连接的区域。引出区域HA1和HA2夹着存储区域MA。
多个构件SLTa各自是沿X方向延伸的板状的绝缘体。多个构件SLTa在Y方向上排列。每个构件SLTa以横切存储区域MA以及引出区域HA1和HA2的方式分割层叠布线构造。被2个构件SLTa分割出的层叠布线构造对应于1个区块BLK。
多个构件SLTb各自是沿X方向延伸的板状的绝缘体。在相邻的2个构件SLTa之间，在Y方向上排列有3个构件SLTb。每个构件SLTa以横切存储区域MA以及引出区域HA1和HA2的方式分割层叠布线构造。被2个构件SLTb或被1个构件SLTa及1个构件SLTb分割出的层叠布线构造对应于1个串单元SU。
以上说明的存储单元阵列16的平面布局在Y方向上重复配置。另外，存储单元阵列16的平面布局不限于上述平面布局。例如，配置在2个构件SLTa之间的构件SLTb的数量根据1个区块BLK中包含的串单元SU的数量而变更。
1.4.2存储区域
接着，对实施方式所涉及的存储单元阵列的存储区域中的构成进行说明。
1.4.2.1平面布局
图4是示出实施方式所涉及的存储单元阵列的存储区域中的详细的平面布局的一例的俯视图。在图4中，示出了存储区域MA之中包含1个区块BLK(即串单元SU0～SU3)、夹着该区块BLK的2个构件SLTa的区域的一部分。如图4所示，在存储区域MA中，存储单元阵列16包含多个源极柱SP、多个触头CVa和多个源极线SL。
源极柱SP例如是设置在层叠布线构造内的柱状的构造体。每个源极柱SP作为1个NOR串NS发挥功能。多个源极柱SP例如在相邻的2个构件SLTa之间的区域中以矩阵状配置。具体而言，在1个区块BLK中，在X方向上排列的多个源极柱SP在Y方向上排列为4列。并且，在相邻的2列源极柱SP之间配置有构件SLTb。
多个源极线SL在X方向上排列。每个源极线SL在Y方向上延伸。每个源极线SL以在俯视观察时在每个串单元SU中与至少1个源极柱SP重叠的方式配置。在图4的例子中，示出了以在俯视观察时1条源极线SL在每个串单元SU中与1个源极柱SP重叠的方式配置的情况。源极柱SP、和以在俯视观察时与该源极柱SP重叠的方式配置的源极线SL之间，经由触头CVa连接。
1.4.2.2截面构造
图5是示出实施方式所涉及的存储单元阵列的存储区域中的截面构造的一例的、沿图4的V-V线的截面图。在图5中，示出了沿串单元SU0～SU2的YZ平面的截面构造。如图5所示，在存储区域MA中，存储单元阵列16还包含半导体基板20、绝缘体层30和INS、层叠布线构造LS、多个半导体膜40、多个导电体层41和42、以及多个绝缘体膜50和51。
半导体基板20例如是硅基板。在半导体基板20的上表面上设置有绝缘体层30。绝缘体层30例如包含氧化硅。在半导体基板20和绝缘体层30上，例如形成有用于行解码器17和感测放大器模块18等的电路。
在绝缘体层30的上表面上设置有层叠布线构造LS。构成层叠布线构造LS的各层具有沿XY平面扩展的板状的构造。层叠布线构造LS被多个绝缘体膜50和51各自分割。
多个绝缘体膜50和51各自是沿XZ平面扩展的板状的绝缘体。多个绝缘体膜50和51各自例如包含氧化硅。绝缘体膜50和51分别用作构件SLTa和SLTb。
多个半导体膜40各自是在Z方向上延伸的柱状的半导体。多个半导体膜40各自包含例如含有磷(P)或砷(As)等N型杂质的多晶硅。多个半导体膜40各自贯通层叠布线构造LS。多个半导体膜40各自的下端到达绝缘体层30。半导体膜40用作源极柱SP。
在每个半导体膜40的上部形成有半导体部40a。半导体部40a包含含有N型杂质的多晶硅。半导体部40a中的N型杂质的浓度比半导体膜40中的N型杂质的浓度高。
在多个半导体膜40各自的上表面上设置有导电体层41。导电体层41在Z方向上延伸。导电体层41用作触头CVa。在导电体层41与半导体部40a之间，通过欧姆接触而降低电阻。
每个导电体层41的上表面上接触对应的1个导电体层42。导电体层42在Y方向上延伸。导电体层42用作源极线SL。1个导电体层42在通过构件SLTa和SLTb分隔的每个空间中与1个触头CVa接触。导电体层41和42被绝缘体层INS覆盖。
接着，对层叠布线构造LS的详情进行说明。
层叠布线构造LS包含4层的层L0、L1、L2和L3。4层的层L0～L3依次层叠。4层的层L0～L3具有相互相同的构造。4层的层L0～L3各自包含半导体层21、导电体层22、绝缘体层31和33、以及层叠膜32。层叠膜32包含隧道绝缘膜32a、电荷储存膜32b以及阻挡绝缘膜32c。
半导体层21例如包含含有磷或砷等N型杂质的多晶硅。半导体层21中包含的N型杂质的浓度为半导体膜40中包含的N型杂质的浓度以上。如上所述，半导体层21被绝缘体膜50和51分割成各个串单元SU。因此，每个层L的半导体层21按与串单元SU0～SU3对应的每个部分而分别被分割成半导体层21_0、21_1、21_2和21_3。
在后述的引出区域HA1和HA2中，每个层L的半导体层21_0～21_3电连接到对应的位线BL。具体而言，层L0的半导体层21_0～21_3分别电连接到位线BL0、BL4、BL8和BL12。层L1的半导体层21_0～21_3分别电连接到位线BL1、BL5、BL9和BL13。层L2的半导体层21_0～21_3分别电连接到位线BL2、BL6、BL10和BL14。层L3的半导体层21_0～21_3分别电连接到位线BL3、BL7、BL11和BL15。
在半导体层21的上表面上设置有绝缘体层31。绝缘体层31例如包含氧化硅。
在绝缘体层31的上方设置有绝缘体层33。绝缘体层33例如包含氧化硅。
在绝缘体层31与绝缘体层33之间设置有导电体层22和层叠膜32。导电体层22例如包含钨。如上所述，导电体层22被绝缘体膜50和51分割成各个串单元SU。因此，每个层L的导电体层22按与串单元SU0～SU3对应的每个部分而分别被分割成导电体层22_0、22_1、22_2和22_3。
每个层L的导电体层22_0～22_3在后述的引出区域HA1及HA2中电连接到同一字线WL。具体而言，层L0的导电体层22_0～22_3与字线WL0电连接。层L1的导电体层22_0～22_3与字线WL1电连接。层L2的导电体层22_0～22_3与字线WL2电连接。层L3的导电体层22_0～22_3与字线WL3电连接。
层叠膜32覆盖导电体层22。具体而言，在导电体层22上设置有阻挡绝缘膜32c。阻挡绝缘膜32c例如含有氧化硅。
在阻挡绝缘膜32c上设置有电荷储存膜32b。电荷储存膜32b例如包含氮化硅。
在电荷储存膜32b上设置有隧道绝缘膜32a。隧道绝缘膜32a例如含有氧化硅。在隧道绝缘膜32a之中，比导电体层22靠下方的部分与绝缘体层31接触。在隧道绝缘膜32a之中，比导电体层22靠上方的部分与绝缘体层33接触。在隧道绝缘膜32a之中，与导电体层22高度相同的部分与半导体膜40接触。
图6是示出实施方式所涉及的层叠布线构造及源极柱的截面构造的一例的、沿图5的VI-VI线的截面图。更具体而言，图6示出与半导体基板20的表面平行且包含导电体层22的层中的层叠布线构造LS及源极柱SP的截面构造。
在包含导电体层22的截面中，隧道绝缘膜32a包围半导体膜40的侧面。电荷储存膜32b包围隧道绝缘膜32a的侧面。阻挡绝缘膜32c包围电荷储存膜32b的侧面。导电体层22包围阻挡绝缘膜32c的侧面。这样，半导体膜40的直径比2个构件SLTb之间、或构件SLTa与构件SLTb之间的层叠布线构造LS的沿Y方向的宽度短。
具有以上那样的构成的层L0～L3依次在Z方向上层叠，由此形成层叠布线构造LS。半导体膜40与层叠布线构造LS的层L0～L3交叉的部分分别作为存储单元晶体管MT0～MT3发挥功能。具体而言，半导体膜40之中与层L0～L3的导电体层22及层叠膜32交叉的部分分别作为存储单元晶体管MT0～MT3的沟道发挥功能。半导体膜40之中与层L0～L3的半导体层21及绝缘体层31交叉的部分分别作为存储单元晶体管MT0～MT3的第一端发挥功能。半导体膜40之中与绝缘体层33交叉的部分作为存储单元晶体管MT0～MT3的第二端发挥功能。根据储存在电荷储存膜32b中的电荷，对应的存储单元晶体管MT的阈值电压发生变化。由此，每个存储单元晶体管MT能够存储数据。即，电荷储存膜32b作为对应的存储单元晶体管MT的存储器膜发挥功能。
1.4.3引出区域
接着，对实施方式所涉及的存储单元阵列的引出区域中的构成进行说明。
1.4.3.1平面布局
在实施方式所涉及的存储单元阵列中，引出区域HA1中的区块BLK的构造与引出区域HA2中的区块BLK的构造类似。具体而言，例如，引出区域HA1中的区块BLK的平面布局与使引出区域HA2中的区块BLK的构造分别在X方向和Y方向上反转的平面布局相同。以下，对引出区域HA1中的区块BLK的平面布局进行说明。
图7是示出实施方式所涉及的存储单元阵列的引出区域中的详细的平面布局的一例的俯视图。在图7中，除了示出与引出区域HA1中的1个区块BLK0对应的区域之外，还示出了附近的存储区域MA的一部分。
在引出区域HA1中，多个字线WL和多个位线BL分别具有不与层叠布线构造LS之中的上层布线层(半导体层21和导电体层22)重叠的部分(平台部分)。另外，在引出区域HA1中，存储单元阵列16包含多个触头CVb和CVc、多个字线WL0～WL3、以及多个位线BL0～BL15。
平台部分的形状与阶梯(step)、台地(terrace)、缘石(rimstone)等类似。具体而言，在层L0的半导体层21、层L0的导电体层22、层L1的半导体层21、层L1的导电体层22、层L2的半导体层21、层L2的导电体层22、层L3的半导体层21以及层L3的导电体层22各自之间设置有台阶。在图7的例子中，示出了上述台阶沿X方向阶梯状地设置的情况。
在层L0～L3的导电体层22_0～22_3的平台部分的上表面上分别设置有多个触头CVb。与层L0的导电体层22_0～22_3对应的多个触头CVb共通连接到字线WL0。与层L1的导电体层22_0～22_3对应的多个触头CVb共通连接到字线WL1。与层L2的导电体层22_0～22_3对应的多个触头CVb共通连接到字线WL2。与层L3的导电体层22_0～22_3对应的多个触头CVb共通连接到字线WL3。多个字线WL在X方向上排列。每个字线WL在Y方向上延伸。
另外，在层L0～L3的半导体层21_0～21_3的平台部分的上表面上分别设置有多个触头CVc。与层L0～L3的半导体层21_0对应的多个触头CVc分别连接到位线BL0～BL3。与层L0～L3的半导体层21_1对应的多个触头CVc分别连接到位线BL4～BL7。与层L0～L3的半导体层21_2对应的多个触头CVc分别连接到位线BL8～BL11。与层L0～L3的半导体层21_3对应的多个触头CVc分别连接到位线BL12～BL15。多个位线BL在Y方向上排列。每个位线BL在X方向上延伸。
1.4.3.2截面构造
图8是示出实施方式所涉及的存储单元阵列的引出区域中的截面构造的一例的、沿图7的VIII-VIII线的截面图。也就是说，在图8中，示出了沿串单元SU0的XZ平面的截面构造。如图8所示，在引出区域HA1中，存储单元阵列16还包含多个导电体层43～46。
多个导电体层43分别设置在层L0～L3的导电体层22的平台部分的上表面上。每个导电体层43用作触头CVb。
在与层L0～L3分别对应的多个导电体层43的上表面上分别设置有多个导电体层44。与层L0～L3对应的多个导电体层44分别用作字线WL0～WL3。
多个导电体层45分别设置在层L0～L3的半导体层21的平台部分的上表面上。每个导电体层45用作触头CVc。
在与层L0～L3分别对应的多个导电体层45的上表面上分别设置有多个导电体层46。与串单元SU0的层L0～L3对应的多个导电体层46分别用作位线BL0～BL3。在图8中虽未图示，与串单元SU1的层L0～L3对应的多个导电体层46分别用作位线BL4～BL7。与串单元SU2的层L0～L3对应的多个导电体层46分别用作位线BL8～BL11。与串单元SU3的层L0～L3对应的多个导电体层46分别用作位线BL12～BL15。
2.动作
2.1写入动作
对实施方式所涉及的存储器件中的写入动作进行说明。
图9是示出实施方式所涉及的存储器件中的写入动作的一例的电路图。在图9中，示出了在将串单元SU2的NOR串NS1的存储单元晶体管MT1作为写入对象(Write Target)的情况下施加在字线WL、位线BL以及源极线SL上的电压的一例。即，在图9中，示出了指定写入对象的选择字线WL、选择位线BL和选择源极线SL分别为WL1、BL9和SL1的情况。
如图9所示，选择字线WL1上被施加电压VPGM。电压VPGM是能够向存储单元晶体管MT的电荷储存膜32b注入电荷的高电压。电压VPGM例如为12V。电压VPGM与是否写入数据无关地、使存储单元晶体管MT成为导通状态。另外，电荷向存储单元晶体管MT的注入例如适用CHE(Channel Hot Electron，沟道热电子)方式。
在比写入对象更靠源极侧的存储单元晶体管MT上连接的所有字线WL(非选择字线WL2和WL3)都被施加电压VPASS。电压VPASS与是否写入数据无关地、使存储单元晶体管MT成为导通状态。电压VPASS是不向存储单元晶体管MT的电荷储存膜32b注入电荷的电压。即，电压VPASS比电压VPGM低。电压VPASS例如为5V。
在比写入对象更靠漏极侧的存储单元晶体管MT上连接的所有字线WL(非选择字线WL0)都被施加电压VSS。电压VSS为接地电压。电压VSS例如为0V。
选择源极线SL1被施加电压VSS。
选择源极线SL1以外的所有源极线SL(非选择源极线SL0及SL2～SLm)都被施加电压VS1。电压VS1是用于降低连接到非选择源极线SL0及SL2～SLm的所有存储单元晶体管MT的源极-漏极间电压的电压。电压VS1为了防止向该存储单元晶体管MT注入不希望的电荷而被调整。电压VS1例如为3V以上5V以下。
选择位线BL9被施加电压VD1。电压VD1例如为8V。由此，写入对象的源极-漏极间被施加电位差|VD1-VSS|＝8V。因此，能够向写入对象的电荷储存膜32b注入电荷。另一方面，连接到选择位线BL9的不为写入对象的所有存储单元晶体管MT1的源极-漏极间都被施加电位差|VD1-VS1|＝3～5V。这样，通过使电位差|VD1-VS1|相对于电位差|VD1-VSS|降低，在连接到选择位线BL9的不为写入对象的所有存储单元晶体管MT1中，电荷的注入都被抑制。
层L1中的选择位线BL9以外的位线BL(非选择位线BL1、BL5及BL13)被施加电压VSS。由此，连接到选择源极线SL1、非选择位线BL1、BL5或BL13的所有存储单元晶体管MT1的源极-漏极间就都被施加电位差|VSS-VSS|＝0V。因此，在连接到选择源极线SL1、非选择位线BL1、BL5或BL13的所有存储单元晶体管MT1中，电荷的注入都被抑制。另外，连接到非选择源极线SL、非选择位线BL1、BL5或BL13的所有存储单元晶体管MT1的源极-漏极间都被施加电位差|VS1-VSS|＝3～5V。这样，通过使电位差|VS1-VS1|相对于电位差|VD1-VSS|降低，在连接到非选择源极线SL、非选择位线BL1、BL5或BL13的所有存储单元晶体管MT1中，电荷的注入都被抑制。
层L0、L2及L3中的所有位线(非选择位线BL0、BL2～BL4、BL6～BL8、BL10～BL12、BL14及BL15)都被施加VSS以上VS1以下的电压。或者，非选择位线BL0、BL2～BL4、BL6～BL8、BL10～BL12、BL14及BL15也可以为开路状态。由此，能够抑制不为写入对象的存储单元晶体管MT的源极-漏极间的电压成为不希望的高压。
2.2读取动作
接着，对实施方式所涉及的存储器件中的读取动作进行说明。
图10是示出实施方式所涉及的存储器件中的读取动作的一例的电路图。在图10中，示出了在将串单元SU2的NOR串NS1的存储单元晶体管MT1作为读取对象(Read Target)的情况下施加在字线WL、位线BL以及源极线SL上的电压的一例。即，与图9同样地，在图10中，示出了指定读取对象的选择字线WL、选择位线BL和选择源极线SL分别为WL1、BL9和SL1的情况。
如图10所示，选择字线WL1上被施加电压VCGR。电压VCGR是在写入数据的情况下使存储单元晶体管MT成为关断状态、在不写入数据的情况下使存储单元晶体管MT成为导通状态的电压。
在比读取对象更靠源极侧的存储单元晶体管MT上连接的所有字线WL(非选择字线WL2和WL3)都被施加电压VREAD。电压VREAD与是否写入数据无关地、使存储单元晶体管MT成为导通状态。电压VREAD例如为5V。
在比读取对象更靠漏极侧的存储单元晶体管MT上连接的所有字线WL(非选择字线WL0)都被施加电压VSS。
选择源极线SL1被施加电压VSS。
选择源极线SL1以外的所有源极线SL(非选择源极线SL0及SL2～SLm)都被施加电压VS2。电压VS2例如为1V。
选择位线BL9被施加电压VS2。由此，写入对象的源极-漏极间被施加电位差|VS2-VSS|＝1V。因此，能够在读取对象不被写入数据的情况下，流过与电位差|VS2-VSS|对应的读取电流。在读取对象被写入数据的情况下，读取对象中不流过读取电流。另一方面，连接到选择位线BL9的不为读取对象的所有存储单元晶体管MT1的源极-漏极间都被施加电位差|VS2-VS2|＝0V。由此，连接到选择位线BL9的不为读取对象的所有存储单元晶体管MT1都被抑制电流的流过。因此，感测放大器模块18能够基于流过位线BL9的读取电流，从读取对象读取数据。
另外，选择位线BL9以外的所有位线BL(非选择位线BL0～BL8和BL9～BL13)都被施加电压VSS。由此，连接到非选择位线BL0～BU8和BL10～BL13的所有存储单元晶体管MT的源极-漏极间就都被施加电位差|VS2-VSS|＝1V。因此，非选择位线BL0～BL8和BL9～BL13中可能流过电流。不过，流过非选择位线BL0～BL8和BL9～BL13的电流与经由选择位线BL9流过读取对象的读取电流是独立的，所以在读取动作时可以忽略。
2.3擦除动作
接着，对实施方式所涉及的存储器件中的擦除动作进行说明。
2.3.1第一例
图11是示出实施方式所涉及的存储器件中的擦除动作的第一例的电路图。在图11中，示出了在将串单元SU的NOR串NS1的存储单元晶体管MT1作为擦除对象(Erase Target)的情况下施加在字线WL、位线BL以及源极线SL上的电压的一例。即，在图11中，示出了指定擦除对象的选择字线WL和选择源极线SL分别为WL1和SL1的情况。
如图11所示，选择字线WL1上被施加电压VSS。选择字线WL1以外的所有字线WL(非选择字线WL0、WL2及WL3)都被施加电压VERA。电压VERA例如为12V。另外，非选择字线WL0、WL2及WL3也可以为开路状态。
选择源极线SL1被施加电压VERA。选择源极线SL1以外的所有源极线SL(非选择源极线SL0及SL2～SLm)都被施加电压VSS。
所有的位线BL0～BL15都成为开路状态。由此，能够在每个串单元SU的NOR串NS1的存储单元晶体管MT1中，产生FN(Fowler-Nordheim)隧道效应。因此，能够从作为擦除对象的4个存储单元晶体管MT的电荷储存膜32b抽出电子。
2.3.2第二例
图12是示出实施方式所涉及的存储器件中的擦除动作的第二例的电路图。在图12中，示出了在将1个区块BLK作为擦除对象的情况下施加在字线WL、位线BL以及源极线SL上的电压的一例。
如图12所示，所有的字线WL0～WL3都被施加电压VSS。所有的源极线SL0～SLm都被施加电压VERA。所有的位线BL0～BL15都成为开路状态。由此，能够在1个区块BLK内的所有存储单元晶体管MT1中产生FN隧道效应。因此，能够从作为擦除对象的区块BLK内的所有存储单元晶体管MT的电荷储存膜32b抽出电子。
3.制造方法
图13～图19示出实施方式所涉及的存储单元阵列的制造过程中的截面构造的一例。图13～16所图示的截面构造示出与图5对应的区域。图17～图19所图示的截面构造示出与图8对应的区域。以下，对存储器件3中的存储单元阵列16内的层叠布线构造的制造工序的一例进行说明。
首先，如图13所示，形成包含牺牲构件SM的层叠构造。具体而言，在半导体基板20上形成绝缘体层30。在绝缘体层30上依次层叠与层L0～L3对应的层叠构造。与层叠构造的层L0～L3对应的各部分通过依次层叠半导体层21、绝缘体层31、牺牲构件SM以及绝缘体层33而形成。
然后，如图14所示，将层叠后的半导体层21和牺牲构件SM的端部在引出区域HA1及HA2内加工成阶梯状。然后，通过绝缘体层INS将引出区域HA1和HA2中的阶梯部分填埋。层叠构造的上表面例如通过CMP(Chemical Mechanical Polishing：化学机械研磨)进行平坦化。
然后，通过光刻等，形成与源极柱SP对应的区域开口的掩模。然后，如图15所示，通过使用该掩模的各向异性蚀刻，形成将层叠构造贯通的孔H1。在孔H1的底部，例如使绝缘体层30露出。孔H1与源极柱SP对应。本工序中的孔H1的形成例如使用RIE(Reactive IonEtching，反应离子蚀刻)。
如图16所示，通过半导体膜40将孔H1填埋。例如通过CMP去除在层叠构造的上表面形成的半导体膜40，由此使与各个孔H1的上端对应的面露出。然后，对半导体膜40的上部注入N型杂质。由此，形成半导体部40a。
接着，如图17所示，形成多个狭缝H2。具体而言，首先，通过光刻等，形成与构件SLTa及SLTb对应的区域开口的掩模。然后，通过使用该掩模的各向异性蚀刻，例如形成将层叠构造贯通的狭缝H2。由此，层叠构造按被分割成与串单元SU对应的每个构造。本工序中的狭缝H2的形成例如使用RIE。
接着，对层叠构造内的牺牲构件SM执行置换处理。具体而言，如图18所示，首先通过基于热磷酸等的湿法蚀刻，经由狭缝H2选择性地去除牺牲构件SM。去除了牺牲构件SM的层叠构造由多个源极柱SP支承。
然后，如图19所示，经由狭缝H2，将隧道绝缘膜32a、电荷储存膜32b、阻挡绝缘膜32c以及导电体依次填埋到去除了牺牲构件SM的空间中。本工序中的层叠膜32及导电体的形成例如使用CVD(Chemical Vapor Deposition，化学气相沉积)。然后，通过回蚀处理，将在狭缝H2内部形成的层叠膜32和导电体之中的至少导电体去除。由此，在Z方向上相邻的导电体就被分离为每个层L的多个导电体层22。按每个层L分离的多个导电体层22分别作为与字线WL0～WL3对应的布线发挥功能。另外，在本工序中形成的导电体层22也可以包含势垒金属。在该情况下，在形成层叠膜32后的导电体的形成中，例如在作为势垒金属将氮化钛成膜后，形成钨。
然后，通过绝缘体膜50和51将狭缝H2填埋。绝缘体膜50和51分别作为构件SLTa和SLTb发挥功能。
通过以上说明的制造工序，形成了存储单元阵列16内的层叠布线构造。另外，以上说明的制造工序只是一例，并不限定于此。例如，在各制造工序之间可以插入其他的处理，也可以省略或合并一部分工序。另外，每个制造工序也可以在可能的范围内进行调换。
4.实施方式所涉及的效果
根据实施方式，能够提高存储器的集成度。关于本效果，以下进行说明。
层叠布线构造LS的每个层L包含在Z方向上相互分离地设置的半导体层21和导电体层22。以覆盖导电体层22的方式设置阻挡绝缘膜32c。以覆盖阻挡绝缘膜32c的方式设置电荷储存膜32b。以覆盖电荷储存膜32b的方式设置隧道绝缘膜32a。以贯通层叠布线构造LS的方式设置在Z方向上延伸的半导体膜40。半导体膜40在每个层L中与半导体层21接触并且与导电体层22交叉。由此，半导体膜40与每个层L交叉的部分能够作为存储单元晶体管MT发挥功能。因此，能够将存储单元晶体管MT在Z方向上层叠。因此，能够抑制芯片尺寸的增加，同时增加存储器的容量。
在这样的构成中，存储单元晶体管MT0的第一端例如电连接到位线BL0。存储单元晶体管MT1的第一端及存储单元晶体管MT0的第二端例如电连接到位线BL1。存储单元晶体管MT2的第一端及存储单元晶体管MT1的第二端例如电连接到位线BL2。存储单元晶体管MT3的第一端及存储单元晶体管MT2的第二端例如电连接到位线BL3。存储单元晶体管MT3的第二端与源极线SL电连接。由此，能够对每个存储单元晶体管MT分别执行写入动作和读取动作。即，存储器件3能够作为NOR闪速存储器进行动作。
另外，存储单元阵列16主要由层叠布线构造和将层叠布线构造贯通的柱构成。这样的构造与NAND闪速存储器的存储单元阵列的构造有很多相似点。由此，能够在利用NAND闪速存储器的制造技术的同时制造本实施方式所涉及的存储器件。因此，能够抑制存储器件3的制造负担的增加。
5.变形例等
另外，实施方式不限于上述的例子，可以进行各种变形。
例如，在上述实施方式中，说明了存储单元晶体管MT根据与电荷向电荷储存膜32b的储存对应的阈值电压的变化来存储数据的情况，但不限于此。例如，存储单元晶体管MT也可以根据与铁电体的极化方向的变化对应的阈值电压的变化来存储数据。
图20是示出变形例所涉及的存储单元阵列的截面构造的一例的截面图。图20与实施方式中的图5对应。如图20所示，在存储区域MA中，存储单元阵列16包含层叠膜32A来代替层叠膜32。层叠膜32A包含栅极绝缘膜32d和铁电膜32e。
层叠膜32A覆盖导电体层22。具体而言，在导电体层22上设置有铁电膜32e。铁电膜32e例如包含钙钛矿系铁电材料或有机高分子铁电材料。钙钛矿系的铁电材料例如包含锆钛酸铅(PZT)和钽酸锶铋(SBT)中的至少一种材料。有机高分子铁电材料例如包含聚偏氟乙烯-三氟乙烯共聚物(P(VDF-TrFE))。
在铁电膜32e上设置有栅极绝缘膜32d。栅极绝缘膜32d例如含有氧化硅。在栅极绝缘膜32d之中，比导电体层22靠下方的部分与绝缘体层31接触。在栅极绝缘膜32d之中，比导电体层22靠上方的部分与绝缘体层33接触。在栅极绝缘膜32d之中，与导电体层22高度相同的部分与半导体膜40接触。
如上所述，通过将铁电膜32e用作存储单元晶体管MT的存储器膜，存储单元晶体管MT能够作为FEFET(Ferro-Electric Field Effect Transistor，铁电场效应晶体管)发挥功能。即，存储器件3可以作为FeRAM(Ferroelectric Random Access Memory，铁电随机存取存储器)发挥功能。
另外，在图20中，对层叠膜32A包含栅极绝缘膜32d的情况进行了说明，但不限于此。例如，层叠膜32A也可以仅由铁电膜32e构成。
另外，在上述实施方式及变形例中，说明了在源极柱SP中包含浓度比位线BL低的N型杂质的情况，但不限于此。例如，源极柱SP也可以包含杂质(非掺杂)。另外，例如从阈值电压调整的观点出发，源极柱SP也可以包含硼(B)等P型杂质。
虽然说明了本发明的若干个实施方式，但这些实施方式是作为例子而呈现的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在与权利要求书所记载的发明均等的范围中。
附图标记说明
1：存储系统
2：存储器控制器
3：存储器件
11：输入输出电路
12：寄存器
13：定序器
14：电压生成电路
15：驱动器组
16：存储单元阵列
17：行解码器
18：感测放大器模块
20：半导体基板
21：半导体层
22、41、42、43、44、45、46：导电体层
30、31、33：绝缘体层
32：层叠膜
32a：隧道绝缘膜
32b：电荷储存膜
32c：阻挡绝缘膜
32d：栅极绝缘膜
32e：铁电膜
40：半导体膜
40a：半导体部
50、51：绝缘体膜

Claims (19)

1.一种存储器件，具备：
在第一方向上相互分离地依次排列的第一半导体层、第一导电体层、第二半导体层以及第二导电体层；
第一半导体膜，其在所述第一方向上延伸，与所述第一半导体层及所述第二半导体层接触，与所述第一导电体层及所述第二导电体层交叉；
第一存储器膜，其设置在所述第一导电体层与所述第一半导体膜之间；以及
第二存储器膜，其设置在所述第二导电体层与所述第一半导体膜之间。
2.根据权利要求1所述的存储器件，其中，
所述第一存储器膜及所述第二存储器膜是电荷储存膜。
3.根据权利要求2所述的存储器件，其中，
所述电荷储存膜包含氮化硅。
4.根据权利要求1所述的存储器件，其中，
所述第一存储器膜及所述第二存储器膜是铁电膜。
5.根据权利要求4所述的存储器件，其中，
所述铁电膜包含选自锆钛酸铅、钽酸锶铋和聚偏氟乙烯·三氟乙烯共聚物(P(VDF-TrFE))中的至少一种材料。
6.根据权利要求1所述的存储器件，其中，
所述第一半导体层及所述第二半导体层包含N型杂质。
7.根据权利要求6所述的存储器件，其中，
所述第一半导体膜包含N型杂质。
8.根据权利要求7所述的存储器件，其中，
所述第一半导体层及所述第二半导体层中包含的N型杂质的浓度为所述第一半导体膜中包含的N型杂质的浓度以上。
9.根据权利要求6所述的存储器件，其中，
所述第一半导体膜包含P型杂质。
10.根据权利要求1所述的存储器件，其中，
在从所述第一方向观察时，所述第一半导体层、所述第一导电体层、所述第二半导体层以及所述第二导电体层分别包围所述第一半导体膜。
11.根据权利要求1所述的存储器件，其中，
还具备第二半导体膜，其在所述第一方向上延伸，与所述第一半导体层及所述第二半导体层接触，与所述第一导电体层及所述第二导电体层交叉，与所述第一半导体膜分离地设置。
12.根据权利要求1所述的存储器件，其中，
还具备：
在所述第一方向上相互分离地依次排列的第三半导体层、第三导电体层、第四半导体层以及第四导电体层；
绝缘体膜，其沿所述第一方向延伸，设置在所述第一半导体层与所述第三半导体层之间、所述第一导电体层与所述第三导电体层之间、所述第二半导体层与所述第四半导体层之间、以及所述第二导电体层与所述第四导电体层之间；
第三半导体膜，其在所述第一方向上延伸，与所述第三半导体层及所述第四半导体层接触，与所述第三导电体层及所述第四导电体层交叉；
第三存储器膜，其设置在所述第三导体层与所述第三半导体膜之间；以及
第四存储器膜，其设置在所述第四导电体层与所述第三半导体膜之间。
13.一种存储器件，具备：
串联连接的第一存储单元晶体管和第二存储单元晶体管；
第一源极线，其与所述第一存储单元晶体管的第一端电连接；
第一位线，其与所述第一存储单元晶体管的第二端及所述第二存储单元晶体管的第一端电连接；
第二位线，其与所述第二存储单元晶体管的第二端电连接；
第一字线，其与所述第一存储单元晶体管的栅极电连接；以及
第二字线，其与所述第二存储单元晶体管的栅极电连接。
14.根据权利要求13所述的存储器件，其中，
还具备：
串联连接的第三存储单元晶体管和第四存储单元晶体管；
第三位线，其与所述第三存储单元晶体管的第二端及所述第四存储单元晶体管的第一端电连接；以及
第四位线，其与所述第四存储单元晶体管的第二端电连接，
所述第三存储单元晶体管的第一端电连接到所述第一源极线，
所述第三存储单元晶体管的栅极电连接到所述第一字线，
所述第四存储单元晶体管的栅极电连接到所述第二字线。
15.根据权利要求13所述的存储器件，其中，
还具备：
串联连接的第五存储单元晶体管和第六存储单元晶体管；以及
第二源极线，其与所述第五存储单元晶体管的第一端电连接，
所述第五存储单元晶体管的第二端及所述第六存储单元晶体管的第一端电连接到所述第一位线，
所述第六存储单元晶体管的第二端电连接到所述第二位线，
所述第五存储单元晶体管的栅极电连接到所述第一字线，
所述第六存储单元晶体管的栅极电连接到所述第二字线。
16.根据权利要求13所述的存储器件，其中，
还具备：
第七存储单元晶体管，其具有与所述第二存储单元晶体管的第二端串联连接的第一端；
第五位线，其与所述第七存储单元晶体管的第二端电连接；以及
第三字线，其与所述第七存储单元晶体管的栅极电连接，
所述存储器件构成为：
在针对所述第二存储单元晶体管的写入动作中，
在所述第一字线上施加第一电压，
在所述第二字线上施加比所述第一电压高的第二电压，
在所述第三字线上施加比所述第一电压低的第三电压，
在针对所述第七存储单元晶体管的写入动作中，
在所述第一字线和所述第二字线上施加所述第一电压，
在所述第三字线上施加所述第二电压。
17.根据权利要求13所述的存储器件，其中，
还具备：
第七存储单元晶体管，其具有与所述第二存储单元晶体管的第二端串联连接的第一端；
第五位线，其与所述第七存储单元晶体管的第二端电连接；以及
第三字线，其与所述第七存储单元晶体管的栅极电连接，
所述存储器件构成为：
在针对所述第二存储单元晶体管的读取动作中，
在所述第一字线上施加第四电压，
在所述第二字线上施加比所述第四电压低的第五电压，
在所述第三字线上施加比所述第五电压低的第六电压，
在针对所述第七存储单元晶体管的写入动作中，
在所述第一字线和所述第二字线上施加所述第四电压，
在所述第三字线上施加所述第五电压。
18.根据权利要求13所述的存储器件，其中，
所述存储器件构成为：
在针对所述第二存储单元晶体管的擦除动作中，
在所述第一源极线上施加第七电压，
使所述第一位线和所述第二位线成为开路状态，
在所述第一字线上施加所述第七电压或使所述第一字线成为开路状态，
在所述第二字线上施加比所述第七电压低的第八电压。
19.根据权利要求13所述的存储器件，其中，
所述存储器件构成为：
在针对所述第一存储单元晶体管及所述第二存储单元晶体管的擦除动作中，在所述第一源极线上施加第七电压，
使所述第一位线和所述第二位线成为开路状态，
在所述第一字线和所述第二字线上施加比所述第七电压低的第八电压。
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