WO2023105763A1 - メモリデバイス - Google Patents

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WO2023105763A1
WO2023105763A1 PCT/JP2021/045583 JP2021045583W WO2023105763A1 WO 2023105763 A1 WO2023105763 A1 WO 2023105763A1 JP 2021045583 W JP2021045583 W JP 2021045583W WO 2023105763 A1 WO2023105763 A1 WO 2023105763A1
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WO
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memory cell
cell transistor
memory
word line
voltage
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PCT/JP2021/045583
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English (en)
French (fr)
Inventor
秀人 武木田
Original Assignee
キオクシア株式会社
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Definitions

  • Embodiments relate to memory devices.
  • a NOR flash memory is known as a memory device that can store data in a nonvolatile manner.
  • memory devices such as NOR flash memories, three-dimensional memory structures are being studied for higher integration and larger capacity.
  • the memory device of the embodiment includes a first semiconductor layer, a first conductor layer, a second semiconductor layer, and a second conductor layer spaced apart from each other in a first direction and arranged in this order; between the first semiconductor film in contact with the first semiconductor layer and the second semiconductor layer and crossing the first conductor layer and the second conductor layer, and the first conductor layer and the first semiconductor film; and a second memory film provided between the second conductor layer and the first semiconductor film.
  • FIG. 1 is a block diagram showing an example configuration of a memory system including a memory device according to an embodiment;
  • FIG. 1 is a circuit diagram showing an example of the circuit configuration of a memory cell array included in a memory device according to an embodiment;
  • FIG. 1 is a plan view showing an example of a planar layout of a memory cell array according to an embodiment;
  • FIG. 2 is a plan view showing an example of a planar layout in the memory area of the memory cell array according to the embodiment;
  • FIG. 5 is a cross-sectional view taken along line VV in FIG. 4, showing an example of the cross-sectional structure of the memory cell array according to the embodiment;
  • FIG. 6 is a cross-sectional view taken along line VI-VI of FIG.
  • FIG. 5 shows an example of the cross-sectional structure of a memory cell transistor included in the memory cell array according to the embodiment
  • FIG. 2 is a plan view showing an example of a planar layout in the lead region of the memory cell array according to the embodiment
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG. 7, showing an example of the cross-sectional structure of the memory cell array according to the embodiment
  • 4 is a circuit diagram showing an example of voltages applied to various wirings in a write operation in the memory device according to the embodiment
  • FIG. 4 is a circuit diagram showing an example of voltages applied to various wirings in a read operation in the memory device according to the embodiment
  • FIG. 4 is a circuit diagram showing a first example of voltages applied to various wirings in an erase operation in the memory device according to the embodiment;
  • FIG. FIG. 4 is a circuit diagram showing a second example of voltages applied to various wirings in an erase operation in the memory device according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 5 is a cross-sectional view showing an example of a cross-sectional structure of a memory cell array according to a modification;
  • FIG. 1 is a block diagram showing an example configuration of a memory system including a memory device according to an embodiment.
  • the memory system 1 is a storage device.
  • the memory system 1 performs data write and read operations.
  • Memory system 1 includes memory controller 2 and memory device 3 .
  • the memory controller 2 is composed of an integrated circuit such as SoC (system-on-a-chip), for example.
  • SoC system-on-a-chip
  • the memory controller 2 controls the memory device 3 based on a request from an external host device (not shown). Specifically, for example, during a write operation, the memory controller 2 transmits data to be written to the memory device 3 . During a read operation, memory controller 2 receives data read from memory device 3 .
  • the memory controller 2 also controls the memory device 3 . Specifically, for example, the memory controller 2 rewrites data written in a certain storage area in the memory device 3 to another storage area, and then erases the data.
  • the memory device 3 is a non-volatile memory.
  • Memory device 3 is, for example, a NOR flash memory.
  • the memory device 3 stores data in a non-volatile manner.
  • the memory device 3 includes an input/output circuit 11, a register 12, a sequencer 13, a voltage generation circuit 14, a driver set 15, a memory cell array 16, a row decoder 17, and a sense amplifier module 18.
  • the input/output circuit 11 transmits and receives various signals to and from the memory controller 2 .
  • Signals transmitted and received by the input/output circuit 11 include, for example, a command CMD, an address ADD, and data DAT.
  • Command CMD specifies an operation that memory controller 2 instructs memory device 3 to perform.
  • Address ADD identifies a storage area in memory device 3 .
  • the data DAT includes data written to the memory device 3 (write data) or data read from the memory device 3 (read data).
  • the input/output circuit 11 transmits the address ADD, command CMD, and write data DAT to the register 12 and sense amplifier module 18, respectively. Input/output circuit 11 receives read data DAT from sense amplifier module 18 .
  • the register 12 stores the address ADD and the command CMD.
  • the sequencer 13 controls the operation of the entire memory device 3 based on the command CMD stored in the register 12.
  • the voltage generation circuit 14 generates voltages used in write operations, read operations, erase operations, and the like.
  • the driver set 15 supplies the voltage generated by the voltage generation circuit 14 to the memory cell array 16, row decoder 17, and sense amplifier module 18.
  • the memory cell array 16 includes multiple blocks BLK, multiple bit lines, multiple source lines, and multiple word lines.
  • the example of FIG. 1 shows the case where the memory cell array 16 includes four blocks BLK0, BLK1, BLK2, and BLK3.
  • a block BLK is, for example, a storage area corresponding to a predetermined data capacity within the memory cell array 16 .
  • Each block BLK includes a plurality of memory cell transistors. Each memory cell transistor is identified by selecting a bit line, source line and word line. A detailed configuration of the memory cell array 16 will be described later.
  • the row decoder 17 selects one of the blocks BLK0 to BLK3 based on the address ADD in the register 12. The row decoder 17 further selects word lines in the selected block BLK based on the address ADD in the register 12 .
  • the sense amplifier module 18 selects a pair of bit lines and source lines based on the address ADD in the register 12 .
  • Sense amplifier module 18 transfers write data DAT to memory cell array 16 via a selected bit line in a write operation.
  • the sense amplifier module 18 senses the threshold voltages of the memory cell transistors through the selected bit lines during read operations.
  • Sense amplifier module 18 then generates read data DAT based on the sense result.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the memory cell array included in the memory device according to the embodiment.
  • FIG. 2 shows one block BLK among a plurality of blocks BLK included in memory cell array 16 .
  • the memory cell array 16 is connected to, for example, four word lines WL0 to WL3, (m+1) source lines SL0 to SLm, and 16 bit lines BL0 to BL15 (m is , an integer greater than or equal to 2).
  • FIG. 2 shows the case where m is 2 or more, it is not limited to this, and may be 0 or 1.
  • a block BLK includes a plurality of string units SU.
  • Each string unit SU includes multiple NOR strings NS.
  • Each NOR string NS includes multiple memory cell transistors MT.
  • Each memory cell transistor MT includes a control gate and a charge storage layer.
  • Each memory cell transistor MT nonvolatilely stores data.
  • each block BLK includes four string units SU0 to SU3
  • each string unit SU includes (m+1) NOR strings NS0 to NSm
  • each NOR string NS includes four memory cell transistors MT0 to MT0. The case involving MT3 is shown.
  • each NOR string NS memory cell transistors MT0-MT3 are connected in series. A first end of each memory cell transistor MT is connected to a corresponding bit line BL.
  • each memory cell transistor MT0 is commonly connected to the bit line BL0.
  • the first end of each memory cell transistor MT1 and the second end of each memory cell transistor MT0 are commonly connected to bit line BL1.
  • the first end of each memory cell transistor MT2 and the second end of each memory cell transistor MT1 are commonly connected to bit line BL2.
  • the first end of each memory cell transistor MT3 and the second end of each memory cell transistor MT2 are commonly connected to bit line BL3.
  • each memory cell transistor MT0 In the string unit SU1, the first end of each memory cell transistor MT0 is commonly connected to the bit line BL4. In string unit SU1, the first end of each memory cell transistor MT1 and the second end of each memory cell transistor MT0 are commonly connected to bit line BL5. In string unit SU1, the first end of each memory cell transistor MT2 and the second end of each memory cell transistor MT1 are commonly connected to bit line BL6. In the string unit SU1, the first end of each memory cell transistor MT3 and the second end of each memory cell transistor MT2 are commonly connected to the bit line BL7.
  • each memory cell transistor MT0 is commonly connected to the bit line BL8.
  • the first end of each memory cell transistor MT1 and the second end of each memory cell transistor MT0 are commonly connected to bit line BL9.
  • the first end of each memory cell transistor MT2 and the second end of each memory cell transistor MT1 are commonly connected to the bit line BL10.
  • the first end of each memory cell transistor MT3 and the second end of each memory cell transistor MT2 are commonly connected to the bit line BL11.
  • each memory cell transistor MT0 is commonly connected to the bit line BL12.
  • the first end of each memory cell transistor MT1 and the second end of each memory cell transistor MT0 are commonly connected to bit line BL13.
  • the first end of each memory cell transistor MT2 and the second end of each memory cell transistor MT1 are commonly connected to the bit line BL14.
  • the first end of each memory cell transistor MT3 and the second end of each memory cell transistor MT2 are commonly connected to the bit line BL15.
  • each NOR string NS is connected to the corresponding source line SL.
  • the second end of the memory cell transistor MT3 of the NOR string NS0 of each string unit SU is commonly connected to the source line SL0.
  • a second end of the memory cell transistor MT3 of the NOR string NS1 of each string unit SU is commonly connected to the source line SL1.
  • a second end of the memory cell transistor MT3 of the NOR string NSm of each string unit SU is commonly connected to the source line SLm.
  • each memory cell transistor MT is connected to the corresponding word line WL.
  • the gates of the memory cell transistors MT0 of each NOR string NS of each string unit SU are commonly connected to the word line WL0.
  • the gates of the memory cell transistors MT1 of each NOR string NS of each string unit SU are commonly connected to the word line WL1.
  • the gates of the memory cell transistors MT2 of each NOR string NS of each string unit SU are commonly connected to the word line WL2.
  • the gates of the memory cell transistors MT3 of each NOR string NS of each string unit SU are commonly connected to the word line WL3.
  • Word lines WL0 to WL3 and bit lines BL0 to BL15 are provided independently for each block BLK, for example.
  • Source lines SL0 to SLm are shared, for example, between blocks BLK.
  • the circuit configuration of the memory cell array 16 included in the memory device 3 is not limited to the configuration described above.
  • the number of string units SU included in each block BLK may be designed to be any number.
  • the number of NOR strings NS included in each string unit SU may be designed to be any number.
  • the number of memory cell transistors MT included in each NOR string NS can be designed to be any number.
  • the X direction corresponds to the extending direction of the word lines WL and bit lines BL.
  • the Y direction corresponds to the extending direction of the source line SL.
  • the Z direction corresponds to the direction perpendicular to the surface of the semiconductor substrate used to form memory device 3 .
  • hatching is appropriately added to make the drawing easier to see.
  • the hatching added to the plan view does not necessarily relate to the material or properties of the elements to which the hatching is added.
  • illustration of the configuration is omitted as appropriate for the sake of clarity.
  • FIG. 3 is a plan view showing an example of the planar layout of the memory cell array according to the embodiment.
  • FIG. 3 shows areas corresponding to four blocks BLK0 to BLK3.
  • the memory cell array 16 includes a stacked wiring structure and a plurality of members SLTa and SLTb.
  • a laminated wiring structure is a structure in which a plurality of wirings including word lines WL and bit lines BL are laminated.
  • a planar layout of the laminated wiring structure is divided, for example, in the X direction into a memory area MA and lead areas HA1 and HA2.
  • the memory area MA is an area in which a plurality of NOR strings NS are formed in the laminated wiring structure.
  • the lead areas HA1 and HA2 are areas used for connection between a plurality of word lines WL and the row decoder 17 and for connection between a plurality of bit lines BL and the sense amplifier module 18.
  • FIG. The lead areas HA1 and HA2 sandwich the memory area MA.
  • Each of the plurality of members SLTa is a plate-shaped insulator extending along the X direction.
  • the plurality of members SLTa are arranged in the Y direction.
  • Each member SLTa divides the laminated wiring structure across the memory area MA and the lead areas HA1 and HA2.
  • a laminated wiring structure divided by two members SLTa corresponds to one block BLK.
  • Each of the plurality of members SLTb is a plate-shaped insulator extending along the X direction. Three members SLTb are arranged in the Y direction between two adjacent members SLTa. Each member SLTa divides the laminated wiring structure across the memory area MA and the lead areas HA1 and HA2. A laminated wiring structure divided by two members SLTb or one member SLTa and one member SLTb corresponds to one string unit SU.
  • planar layout of the memory cell array 16 described above is repeatedly arranged in the Y direction. Note that the planar layout of the memory cell array 16 is not limited to the planar layout described above. For example, the number of members SLTb arranged between two members SLTa is changed according to the number of string units SU included in one block BLK.
  • FIG. 4 is a plan view showing an example of a detailed planar layout in the memory region of the memory cell array according to the embodiment.
  • FIG. 4 shows part of the memory area MA including one block BLK (ie, string units SU0 to SU3) and two members SLTa sandwiching the block BLK.
  • the memory cell array 16 includes multiple source pillars SP, multiple contacts CVa, and multiple source lines SL.
  • the source pillar SP is, for example, a columnar structure provided within the laminated wiring structure. Each source pillar SP functions as one NOR string NS. A plurality of source pillars SP are arranged, for example, in a matrix in a region between two adjacent members SLTa. Specifically, in one block BLK, a plurality of source pillars SP arranged in the X direction are arranged in four rows in the Y direction. A member SLTb is arranged between two rows of adjacent source pillars SP.
  • a plurality of source lines SL are arranged in the X direction. Each source line SL extends in the Y direction. Each source line SL is arranged so as to overlap at least one source pillar SP for each string unit SU in plan view.
  • the example of FIG. 4 shows a case where one source line SL is arranged to overlap one source pillar SP for each string unit SU in plan view.
  • the source pillar SP and the source line SL arranged to overlap the source pillar SP in plan view are connected via a contact CVa.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG. 4, showing an example of the cross-sectional structure of the memory region of the memory cell array according to the embodiment.
  • FIG. 5 shows the cross-sectional structure along the YZ plane of the string units SU0-SU2.
  • the memory cell array 16 in the memory area MA, includes a semiconductor substrate 20, an insulator layer 30 and INS, a laminated wiring structure LS, a plurality of semiconductor films 40, a plurality of conductor layers 41 and 42, and a plurality of of insulator films 50 and 51 .
  • the semiconductor substrate 20 is, for example, a silicon substrate.
  • An insulator layer 30 is provided on the upper surface of the semiconductor substrate 20 .
  • the insulator layer 30 contains, for example, silicon oxide. Circuits used for, for example, the row decoder 17 and the sense amplifier module 18 are formed on the semiconductor substrate 20 and the insulator layer 30 .
  • a laminated wiring structure LS is provided on the upper surface of the insulator layer 30 .
  • Each layer forming the laminated wiring structure LS has a plate-like structure extending along the XY plane.
  • the laminated wiring structure LS is divided by each of the plurality of insulator films 50 and 51 .
  • Each of the plurality of insulator films 50 and 51 is a plate-like insulator spread along the XZ plane.
  • Each of the plurality of insulator films 50 and 51 contains silicon oxide, for example.
  • the insulator films 50 and 51 are used as members SLTa and SLTb, respectively.
  • Each of the plurality of semiconductor films 40 is a columnar semiconductor extending in the Z direction.
  • Each of the plurality of semiconductor films 40 includes polysilicon containing N-type impurities such as phosphorus (P) or arsenic (As).
  • P phosphorus
  • As arsenic
  • Each of the plurality of semiconductor films 40 penetrates the laminated wiring structure LS.
  • a lower end of each of the plurality of semiconductor films 40 reaches the insulator layer 30 .
  • the semiconductor film 40 is used as a source pillar SP.
  • a semiconductor portion 40 a is formed on each semiconductor film 40 .
  • the semiconductor portion 40a contains polysilicon containing N-type impurities.
  • the concentration of N-type impurities in the semiconductor portion 40 a is higher than the concentration of N-type impurities in the semiconductor film 40 .
  • a conductor layer 41 is provided on the upper surface of each of the plurality of semiconductor films 40 .
  • the conductor layer 41 extends in the Z direction.
  • Conductive layer 41 is used as contact CVa.
  • An ohmic junction reduces electrical resistance between the conductor layer 41 and the semiconductor portion 40a.
  • a corresponding conductor layer 42 is in contact with the upper surface of each conductor layer 41 .
  • the conductor layer 42 extends in the Y direction.
  • Conductive layer 42 is used as source line SL.
  • One conductor layer 42 is in contact with one contact CVa in each of the spaces separated by the members SLTa and SLTb.
  • the conductor layers 41 and 42 are covered by an insulator layer INS.
  • the laminated wiring structure LS includes four layers L0, L1, L2, and L3. Four layers L0 to L3 are laminated in this order. The four layers L0 to L3 have structures equivalent to each other. Each of the four layers L0 to L3 includes a semiconductor layer 21, a conductor layer 22, insulator layers 31 and 33, and a laminated film 32.
  • FIG. The laminated film 32 includes a tunnel insulating film 32a, a charge storage film 32b, and a block insulating film 32c.
  • the semiconductor layer 21 contains, for example, polysilicon containing N-type impurities such as phosphorus or arsenic.
  • the concentration of the N-type impurities contained in the semiconductor layer 21 is higher than the concentration of the N-type impurities contained in the semiconductor film 40 .
  • the semiconductor layer 21 is divided into string units SU by the insulator films 50 and 51 . Therefore, the semiconductor layer 21 of each layer L is divided into semiconductor layers 21_0, 21_1, 21_2, and 21_3 for each portion corresponding to the string units SU0 to SU3.
  • the semiconductor layers 21_0 to 21_3 of each layer L are electrically connected to corresponding bit lines BL.
  • the semiconductor layers 21_0 to 21_3 of layer L0 are electrically connected to bit lines BL0, BL4, BL8, and BL12, respectively.
  • Semiconductor layers 21_0 to 21_3 of layer L1 are electrically connected to bit lines BL1, BL5, BL9, and BL13, respectively.
  • Semiconductor layers 21_0 to 21_3 of layer L2 are electrically connected to bit lines BL2, BL6, BL10, and BL14, respectively.
  • Semiconductor layers 21_0 to 21_3 of layer L3 are electrically connected to bit lines BL3, BL7, BL11, and BL15, respectively.
  • An insulator layer 31 is provided on the upper surface of the semiconductor layer 21 .
  • the insulator layer 31 contains, for example, silicon oxide.
  • the insulator layer 33 is provided above the insulator layer 31 .
  • the insulator layer 33 contains, for example, silicon oxide.
  • a conductor layer 22 and a laminated film 32 are provided between the insulator layer 31 and the insulator layer 33 .
  • the conductor layer 22 contains, for example, tungsten. As described above, the conductor layer 22 is divided into string units SU by the insulator films 50 and 51 . Therefore, the conductor layer 22 of each layer L is divided into conductor layers 22_0, 22_1, 22_2, and 22_3 for each portion corresponding to the string units SU0 to SU3.
  • the conductor layers 22_0 to 22_3 of each layer L are electrically connected to the same word line WL in lead regions HA1 and HA2, which will be described later. Specifically, the conductor layers 22_0 to 22_3 of layer L0 are electrically connected to word line WL0. Conductive layers 22_0 to 22_3 of layer L1 are electrically connected to word line WL1. Conductive layers 22_0 to 22_3 of layer L2 are electrically connected to word line WL2. Conductive layers 22_0 to 22_3 of layer L3 are electrically connected to word line WL3.
  • the laminated film 32 covers the conductor layer 22 .
  • a block insulating film 32 c is provided on the conductor layer 22 .
  • the block insulating film 32c contains, for example, silicon oxide.
  • a charge storage film 32b is provided on the block insulating film 32c.
  • the charge storage film 32b contains, for example, silicon nitride.
  • a tunnel insulating film 32a is provided on the charge storage film 32b.
  • the tunnel insulating film 32a contains, for example, silicon oxide.
  • a portion of the tunnel insulating film 32 a below the conductor layer 22 is in contact with the insulator layer 31 .
  • a portion of the tunnel insulating film 32 a above the conductor layer 22 is in contact with the insulator layer 33 .
  • a portion of the tunnel insulating film 32 a having the same height as the conductor layer 22 is in contact with the semiconductor film 40 .
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG. 5, showing an example of the cross-sectional structure of the laminated wiring structure and the source pillar according to the embodiment. More specifically, FIG. 6 shows a cross-sectional structure of the laminated wiring structure LS and the source pillar SP in a layer parallel to the surface of the semiconductor substrate 20 and including the conductor layer 22 .
  • the tunnel insulating film 32 a surrounds the side surface of the semiconductor film 40 in the cross section including the conductor layer 22 .
  • the charge storage film 32b surrounds the side surfaces of the tunnel insulating film 32a.
  • the block insulating film 32c surrounds the side surfaces of the charge storage film 32b.
  • the conductor layer 22 surrounds the side surfaces of the block insulating film 32c.
  • the diameter of the semiconductor film 40 is shorter than the width along the Y direction of the laminated wiring structure LS between the two members SLTb or between the member SLTa and the member SLTb.
  • the layered wiring structure LS is formed by stacking the layers L0 to L3 having the above configuration in this order in the Z direction. Intersections of the semiconductor film 40 and the layers L0 to L3 of the laminated wiring structure LS function as memory cell transistors MT0 to MT3, respectively. Specifically, the portions of the semiconductor film 40 intersecting with the conductor layers 22 of the layers L0 to L3 and the laminated film 32 function as channels of the memory cell transistors MT0 to MT3, respectively. Portions of the semiconductor film 40 intersecting the semiconductor layers 21 and the insulator layers 31 of the layers L0 to L3 function as first ends of the memory cell transistors MT0 to MT3, respectively.
  • a portion of the semiconductor film 40 intersecting with the insulator layer 33 functions as the second ends of the memory cell transistors MT0 to MT3.
  • the threshold voltage of the corresponding memory cell transistor MT changes according to the charge stored in the charge storage film 32b. Thereby, each memory cell transistor MT can store data. That is, the charge storage film 32b functions as a memory film of the corresponding memory cell transistor MT.
  • the structure of the block BLK in the lead region HA1 is similar to the structure of the block BLK in the lead region HA2.
  • the planar layout of the block BLK in the lead-out region HA1 is the same as the planar layout in which the structure of the block BLK in the lead-out region HA2 is inverted in the X direction and the Y direction.
  • the planar layout of the block BLK in the lead-out area HA1 will be described below.
  • FIG. 7 is a plan view showing an example of a detailed planar layout in the lead region of the memory cell array according to the embodiment.
  • FIG. 7 in addition to the area corresponding to one block BLK0 in the lead area HA1, a part of the neighboring memory area MA is also shown.
  • each of the plurality of word lines WL and the plurality of bit lines BL has a portion (terrace portion) that does not overlap with the upper wiring layers (semiconductor layer 21 and conductor layer 22) of the laminated wiring structure LS. .
  • memory cell array 16 includes a plurality of contacts CVb and CVc, a plurality of word lines WL0-WL3, and a plurality of bit lines BL0-BL15.
  • the shape of the terrace is similar to steps, terraces, rimstones, etc.
  • FIG. 7 shows a case where the above-described steps are provided stepwise along the X direction.
  • a plurality of contacts CVb are provided on the upper surfaces of the terrace portions of the conductive layers 22_0 to 22_3 of the layers L0 to L3, respectively.
  • a plurality of contacts CVb corresponding to conductive layers 22_0 to 22_3 of layer L0 are commonly connected to word line WL0.
  • a plurality of contacts CVb corresponding to conductive layers 22_0 to 22_3 of layer L1 are commonly connected to word line WL1.
  • a plurality of contacts CVb corresponding to conductive layers 22_0 to 22_3 of layer L2 are commonly connected to word line WL2.
  • a plurality of contacts CVb corresponding to conductive layers 22_0 to 22_3 of layer L3 are commonly connected to word line WL3.
  • a plurality of word lines WL are arranged in the X direction. Each word line WL extends in the Y direction.
  • a plurality of contacts CVc are provided on the upper surfaces of the terrace portions of the semiconductor layers 21_0 to 21_3 of the layers L0 to L3, respectively.
  • a plurality of contacts CVc corresponding to the semiconductor layers 21_0 on layers L0 to L3 are connected to bit lines BL0 to BL3, respectively.
  • a plurality of contacts CVc corresponding to the semiconductor layers 21_1 on layers L0 to L3 are connected to bit lines BL4 to BL7, respectively.
  • a plurality of contacts CVc corresponding to the semiconductor layers 21_2 of layers L0 to L3 are connected to bit lines BL8 to BL11, respectively.
  • a plurality of contacts CVc corresponding to the semiconductor layers 21_3 on layers L0 to L3 are connected to bit lines BL12 to BL15, respectively.
  • a plurality of bit lines BL are arranged in the Y direction. Each bit line BL extends in the X direction.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII of FIG. 7, showing an example of the cross-sectional structure of the lead region of the memory cell array according to the embodiment. That is, FIG. 8 shows the cross-sectional structure along the XZ plane of the string unit SU0. As shown in FIG. 8, in lead region HA1, memory cell array 16 further includes a plurality of conductive layers 43-46.
  • the plurality of conductor layers 43 are provided on the upper surfaces of the terrace portions of the conductor layers 22 of the layers L0 to L3, respectively. Each conductor layer 43 is used as a contact CVb.
  • a plurality of conductor layers 44 are provided on the upper surfaces of the plurality of conductor layers 43 respectively corresponding to the layers L0 to L3.
  • a plurality of conductive layers 44 corresponding to layers L0-L3 are used as word lines WL0-WL3, respectively.
  • the plurality of conductor layers 45 are provided on the upper surfaces of the terrace portions of the semiconductor layers 21 of the layers L0 to L3, respectively. Each conductor layer 45 is used as a contact CVc.
  • a plurality of conductor layers 46 are provided on the upper surfaces of the plurality of conductor layers 45 respectively corresponding to the layers L0 to L3.
  • a plurality of conductive layers 46 corresponding to layers L0-L3 of string unit SU0 are used as bit lines BL0-BL3, respectively.
  • a plurality of conductor layers 46 corresponding to layers L0 to L3 of string unit SU1 are used as bit lines BL4 to BL7, respectively.
  • a plurality of conductive layers 46 corresponding to layers L0 to L3 of string unit SU2 are used as bit lines BL8 to BL11, respectively.
  • a plurality of conductive layers 46 corresponding to layers L0 to L3 of string unit SU3 are used as bit lines BL12 to BL15, respectively.
  • FIG. 9 is a circuit diagram showing an example of write operation in the memory device according to the embodiment.
  • FIG. 9 shows an example of voltages applied to the word line WL, bit line BL, and source line SL when the memory cell transistor MT1 of the NOR string NS1 of the string unit SU2 is the write target. That is, FIG. 9 shows the case where the selected word line WL, selected bit line BL, and selected source line SL specifying the write target are WL1, BL9, and SL1, respectively.
  • a voltage VPGM is applied to the selected word line WL1.
  • the voltage VPGM is a high voltage capable of injecting charge into the charge storage film 32b of the memory cell transistor MT.
  • Voltage VPGM is, for example, 12V.
  • the voltage VPGM turns on the memory cell transistor MT regardless of whether data is written.
  • a CHE Choannel Hot Electron
  • a voltage VPASS is applied to all word lines WL (unselected word lines WL2 and WL3) connected to the memory cell transistors MT on the source side of the write target.
  • the voltage VPASS turns on the memory cell transistor MT regardless of whether data is written.
  • the voltage VPASS is a voltage at which charges are not injected into the charge storage film 32b of the memory cell transistor MT. That is, voltage VPASS is lower than voltage VPGM.
  • Voltage VPASS is, for example, 5V.
  • a voltage VSS is applied to all the word lines WL (unselected word lines WL0) connected to the memory cell transistors MT on the drain side of the write target.
  • Voltage VSS is the ground voltage.
  • Voltage VSS is, for example, 0V.
  • a voltage VSS is applied to the selected source line SL1.
  • a voltage VS1 is applied to all source lines SL (unselected source lines SL0 and SL2 to SLm) other than the selected source line SL1.
  • the voltage VS1 is a voltage for reducing the source-drain voltages of all the memory cell transistors MT connected to the unselected source line SL0 and SL2 to SLm. Voltage VS1 is adjusted so as not to cause unintentional charge injection into the memory cell transistor MT.
  • the voltage VS1 is, for example, 3V or more and 5V or less.
  • a voltage VD1 is applied to the selected bit line BL9.
  • Voltage VD1 is, for example, 8V.
  • a voltage VSS is applied to the bit lines BL (unselected bit lines BL1, BL5, and BL13) other than the selected bit line BL9 in the layer L1.
  • all memory cells connected to the unselected source line SL and the unselected bit lines BL1, BL5, or BL13 Charge injection is suppressed in the transistor MT1.
  • a voltage higher than VSS and lower than VS1 is applied to all bit lines (unselected bit lines BL0, BL2 to BL4, BL6 to BL8, BL10 to BL12, BL14, and BL15) in layers L0, L2, and L3.
  • the unselected bit lines BL0, BL2-BL4, BL6-BL8, BL10-BL12, BL14, and BL15 may be open. This prevents the source-drain voltage of the memory cell transistor MT which is not the object of writing from becoming an unintended level.
  • FIG. 10 is a circuit diagram showing an example of read operation in the memory device according to the embodiment.
  • FIG. 10 shows an example of voltages applied to the word line WL, bit line BL, and source line SL when the memory cell transistor MT1 of the NOR string NS1 of the string unit SU2 is the read target. That is, in FIG. 10, as in FIG. 9, the selected word line WL, selected bit line BL, and selected source line SL specifying the read target are WL1, BL9, and SL1, respectively.
  • a voltage VCGR is applied to the selected word line WL1.
  • the voltage VCGR is a voltage that turns off the memory cell transistor MT when data is written, and turns the memory cell transistor MT on when data is not written.
  • a voltage VREAD is applied to all word lines WL (unselected word lines WL2 and WL3) connected to the memory cell transistors MT on the source side of the read target.
  • the voltage VREAD turns on the memory cell transistor MT regardless of whether data is written.
  • Voltage VREAD is, for example, 5V.
  • a voltage VSS is applied to all the word lines WL (unselected word lines WL0) connected to the memory cell transistors MT on the drain side of the read target.
  • a voltage VSS is applied to the selected source line SL1.
  • a voltage VS2 is applied to all source lines SL (unselected source lines SL0 and SL2 to SLm) other than the selected source line SL1.
  • Voltage VS2 is, for example, 1V.
  • a voltage VS2 is applied to the selected bit line BL9.
  • a voltage VSS is applied to all bit lines BL (unselected bit lines BL0 to BL8 and BL9 to BL13) other than the selected bit line BL9.
  • the currents flowing through the unselected bit lines BL0-BL8 and BL9-BL13 are independent of the read current flowing through the selected bit line BL9 to the read target, and can be ignored during the read operation.
  • FIG. 11 is a circuit diagram showing a first example of the erase operation in the memory device according to the embodiment.
  • FIG. 11 shows an example of voltages applied to the word line WL, bit line BL, and source line SL when the memory cell transistor MT1 of the NOR string NS1 of each string unit SU is set as an erase target. . That is, FIG. 11 shows the case where the selected word line WL and selected source line SL specifying the erase target are WL1 and SL1, respectively.
  • a voltage VSS is applied to the selected word line WL1.
  • a voltage VERA is applied to all word lines WL (unselected word lines WL0, WL2, and WL3) other than the selected word line WL1. Voltage VERA is, for example, 12V.
  • the unselected word lines WL0, WL2, and WL3 may be open.
  • a voltage VERA is applied to the selected source line SL1.
  • a voltage VSS is applied to all source lines SL (unselected source lines SL0 and SL2 to SLm) other than the selected source line SL1.
  • FIG. 12 is a circuit diagram showing a second example of the erase operation in the memory device according to the embodiment.
  • FIG. 12 shows an example of voltages applied to word lines WL, bit lines BL, and source lines SL when one block BLK is to be erased.
  • a voltage VSS is applied to all word lines WL0 to WL3.
  • a voltage VERA is applied to all the source lines SL0 to SLm. All bit lines BL0 to BL15 are open. As a result, FN tunneling can occur in all memory cell transistors MT within one block BLK. Therefore, electrons can be extracted from the charge storage films 32b of all the memory cell transistors MT in the block BLK to be erased.
  • FIGS. 13 to 19 shows an example of a cross-sectional structure during manufacturing of the memory cell array according to the embodiment.
  • the cross-sectional structures illustrated in FIGS. 13-16 show regions corresponding to FIG.
  • the cross-sectional structures illustrated in FIGS. 17-19 show regions corresponding to FIG.
  • An example of the manufacturing process of the laminated wiring structure in the memory cell array 16 in the memory device 3 will be described below.
  • a laminated structure including sacrificial members SM is formed. Specifically, an insulator layer 30 is formed on the semiconductor substrate 20 . Laminated structures corresponding to layers L0 to L3 are laminated in this order on the insulator layer 30 . Each of the portions corresponding to the layers L0 to L3 of the laminated structure is formed by laminating the semiconductor layer 21, the insulator layer 31, the sacrificial member SM, and the insulator layer 33 in this order.
  • the laminated semiconductor layers 21 and the end portions of the sacrificial member SM are processed stepwise in the lead regions HA1 and HA2. After that, the step portions in the lead regions HA1 and HA2 are filled with the insulator layer INS.
  • the upper surface of the laminated structure is planarized, for example, by CMP (Chemical Mechanical Polishing).
  • a mask having openings corresponding to the source pillars SP is formed by photolithography or the like. Then, as shown in FIG. 15, anisotropic etching is performed using the mask to form a hole H1 penetrating through the laminated structure. At the bottom of the hole H1, for example, the insulator layer 30 is exposed. A hole H1 corresponds to the source pillar SP. RIE (Reactive Ion Etching), for example, is used to form the holes H1 in this step.
  • RIE Reactive Ion Etching
  • the hole H1 is filled with the semiconductor film 40.
  • the semiconductor film 40 formed on the upper surface of the laminated structure by, for example, CMP, surfaces corresponding to the upper ends of the holes H1 are exposed. After that, an N-type impurity is implanted into the upper portion of the semiconductor film 40 . Thereby, the semiconductor portion 40a is formed.
  • a plurality of slits H2 are formed. Specifically, first, a mask having openings corresponding to the members SLTa and SLTb is formed by photolithography or the like. Then, by anisotropic etching using the mask, for example slits H2 are formed through the layered structure. As a result, the laminated structure is divided into structures corresponding to the string units SU. RIE, for example, is used to form the slits H2 in this step.
  • the sacrificial member SM is selectively removed through the slit H2 by wet etching using hot phosphoric acid or the like.
  • the laminated structure from which the sacrificial member SM has been removed is supported by a plurality of source pillars SP.
  • the tunnel insulating film 32a, the charge storage film 32b, the block insulating film 32c, and the conductor are buried in this order through the slit H2 in the space from which the sacrificial member SM has been removed.
  • CVD Chemical Vapor Deposition
  • the conductor is removed by an etch-back process out of the laminated film 32 and the conductor formed inside the slit H2.
  • conductors adjacent in the Z direction are separated into a plurality of conductor layers 22 for each layer L.
  • the conductor layer 22 formed in this step may contain a barrier metal.
  • tungsten is formed after titanium nitride is formed as a barrier metal.
  • the slits H2 are filled with the insulator films 50 and 51.
  • the insulator films 50 and 51 function as members SLTa and SLTb, respectively.
  • a laminated wiring structure in the memory cell array 16 is formed by the manufacturing process described above. Note that the manufacturing process described above is merely an example, and is not limited to this. For example, other processes may be inserted between each manufacturing process, or some processes may be omitted or integrated. Further, each manufacturing process may be replaced within a possible range.
  • Each layer L of the laminated wiring structure LS includes a semiconductor layer 21 and a conductor layer 22 that are separated from each other in the Z direction.
  • a block insulating film 32 c is provided to cover the conductor layer 22 .
  • a charge storage film 32b is provided to cover block insulating film 32c.
  • a tunnel insulating film 32a is provided to cover charge storage film 32b.
  • a semiconductor film 40 extending in the Z direction is provided so as to penetrate the laminated wiring structure LS. In each layer L, the semiconductor film 40 is in contact with the semiconductor layer 21 and crosses the conductor layer 22 . Thereby, the portions where the semiconductor film 40 and each layer L intersect can function as the memory cell transistors MT. Therefore, the memory cell transistors MT can be stacked in the Z direction. Therefore, the memory capacity can be increased while suppressing an increase in chip size.
  • the first end of memory cell transistor MT0 is electrically connected to bit line BL0, for example.
  • a first end of the memory cell transistor MT1 and a second end of the memory cell transistor MT0 are electrically connected to, for example, the bit line BL1.
  • a first end of the memory cell transistor MT2 and a second end of the memory cell transistor MT1 are electrically connected to, for example, the bit line BL2.
  • a first end of the memory cell transistor MT3 and a second end of the memory cell transistor MT2 are electrically connected to, for example, the bit line BL3.
  • a second end of memory cell transistor MT3 is electrically connected to source line SL.
  • the memory cell array 16 is mainly composed of a laminated wiring structure and pillars penetrating the laminated wiring structure. Such a structure has many similarities with the structure of a memory cell array of a NAND flash memory. As a result, the memory device according to this embodiment can be manufactured using the NAND flash memory manufacturing technology. Therefore, an increase in manufacturing load of the memory device 3 can be suppressed.
  • the memory cell transistor MT stores data by changing the threshold voltage according to the charge accumulation in the charge accumulation film 32b
  • the present invention is not limited to this.
  • the memory cell transistor MT may store data by changing the threshold voltage according to the change in the direction of polarization of the ferroelectric.
  • FIG. 20 is a cross-sectional view showing an example of a cross-sectional structure of a memory cell array according to a modification.
  • FIG. 20 corresponds to FIG. 5 in the embodiment.
  • memory cell array 16 includes laminated film 32A instead of laminated film 32 .
  • the laminated film 32A includes a gate insulating film 32d and a ferroelectric film 32e.
  • the laminated film 32A covers the conductor layer 22.
  • a ferroelectric film 32 e is provided on the conductor layer 22 .
  • the ferroelectric film 32e includes, for example, a perovskite ferroelectric material or an organic polymer ferroelectric material.
  • Perovskite-based ferroelectric materials include, for example, at least one of lead zirconate titanate (PZT) and strontium bismuthate tantalate (SBT).
  • Organic polymeric ferroelectric materials include, for example, polyvinylidene fluoride trifluoroethylene (P(VDF-TrFE)).
  • a gate insulating film 32d is provided on the ferroelectric film 32e.
  • the gate insulating film 32d contains, for example, silicon oxide.
  • a portion of the gate insulating film 32 d below the conductor layer 22 is in contact with the insulator layer 31 .
  • a portion of the gate insulating film 32 d above the conductor layer 22 is in contact with the insulator layer 33 .
  • a portion of the gate insulating film 32 d that has the same height as the conductor layer 22 is in contact with the semiconductor film 40 .
  • the memory cell transistor MT can function as a FEFET (Ferro-Electric Field Effect Transistor). That is, the memory device 3 can function as FeRAM (Ferroelectric Random Access Memory).
  • FEFET Ferro-Electric Field Effect Transistor
  • FIG. 20 describes the case where the laminated film 32A includes the gate insulating film 32d, the present invention is not limited to this.
  • the laminated film 32A may be composed only of the ferroelectric film 32e.
  • the source pillar SP contains the N-type impurity at a concentration lower than that of the bit line BL has been described, but the present invention is not limited to this.
  • the source pillar SP may not contain impurities (non-doped).
  • the source pillar SP may contain a P-type impurity such as boron (B) from the viewpoint of threshold voltage adjustment.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

メモリの集積度を向上させる。 一実施形態のメモリデバイスは、第１半導体層、第１導電体層、第２半導体層、及び第２導電体層と、第１半導体膜と、第１メモリ膜と、第２メモリ膜と、を備える。第１半導体層、第１導電体層、第２半導体層、及び第２導電体層は、第１方向に互いに離れてこの順に並ぶ。第１半導体膜は、第１方向に延び、第１半導体層及び第２半導体層と接し、第１導電体層及び第２導電体層と交差する。第１メモリ膜は、第１導電体層と第１半導体膜との間に設けられる。第２メモリ膜は、第２導電体層と第１半導体膜との間に設けられる。

Description

メモリデバイス
　実施形態は、メモリデバイスに関する。
　データを不揮発に記憶することが可能なメモリデバイスとして、ＮＯＲフラッシュメモリが知られている。ＮＯＲフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために、３次元のメモリ構造が検討されている。
米国特許出願公開第２０２０／０２１９５７２号明細書
　メモリの集積度を向上させる。
　実施形態のメモリデバイスは、第１方向に互いに離れてこの順に並ぶ第１半導体層、第１導電体層、第２半導体層、及び第２導電体層と、上記第１方向に延び、上記第１半導体層及び上記第２半導体層と接し、上記第１導電体層及び上記第２導電体層と交差する第１半導体膜と、上記第１導電体層と上記第１半導体膜との間に設けられた第１メモリ膜と、上記第２導電体層と上記第１半導体膜との間に設けられた第２メモリ膜と、を備える。
実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図。 実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係るメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。 実施形態に係るメモリセルアレイの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。 実施形態に係るメモリセルアレイが備えるメモリセルトランジスタの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。 実施形態に係るメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態に係るメモリセルアレイの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。 実施形態に係るメモリデバイスにおける書込み動作で各種配線に印加される電圧の一例を示す回路図。 実施形態に係るメモリデバイスにおける読出し動作で各種配線に印加される電圧の一例を示す回路図。 実施形態に係るメモリデバイスにおける消去動作で各種配線に印加される電圧の第１例を示す回路図。 実施形態に係るメモリデバイスにおける消去動作で各種配線に印加される電圧の第２例を示す回路図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 変形例に係るメモリセルアレイの断面構造の一例を示す断面図。
　以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
　なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
　［実施形態］
　１．　構成
　１．１　メモリシステム
　実施形態に係るメモリシステムの構成について説明する。
　図１は、実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、記憶装置である。メモリシステム１は、データの書込み動作、及び読出し動作を実行する。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
　メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、外部の図示せぬホスト機器からの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、書込み動作に際して、メモリコントローラ２は、書き込むデータをメモリデバイス３に送信する。読出し動作に際して、メモリコントローラ２は、メモリデバイス３から読み出されたデータを受信する。また、メモリコントローラ２は、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、メモリデバイス３内の或る記憶領域に書き込まれたデータを、別の記憶領域に書き換えた後、消去する。
　メモリデバイス３は、不揮発性メモリである。メモリデバイス３は、例えば、ＮＯＲフラッシュメモリである。メモリデバイス３は、不揮発にデータを記憶する。
　１．２　メモリデバイス
　引き続き、図１に示すブロック図を参照して、実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、入出力回路１１、レジスタ１２、シーケンサ１３、電圧生成回路１４、ドライバセット１５、メモリセルアレイ１６、ロウデコーダ１７、及びセンスアンプモジュール１８を備える。
　入出力回路１１は、メモリコントローラ２との間で、各種信号を送受信する。入出力回路１１が送受信する信号は、例えば、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。コマンドＣＭＤは、メモリコントローラ２がメモリデバイス３に指示する動作を特定する。アドレスＡＤＤは、メモリデバイス３における記憶領域を特定する。データＤＡＴは、メモリデバイス３に書き込まれるデータ（書込みデータ）、又はメモリデバイス３から読み出されたデータ（読出しデータ）を含む。
　入出力回路１１は、アドレスＡＤＤ及びコマンドＣＭＤ、並びに書込みデータＤＡＴを、それぞれレジスタ１２及びセンスアンプモジュール１８に送信する。入出力回路１１は、読出しデータＤＡＴを、センスアンプモジュール１８から受信する。
　レジスタ１２は、アドレスＡＤＤ、及びコマンドＣＭＤを記憶する。
　シーケンサ１３は、レジスタ１２に記憶されたコマンドＣＭＤに基づき、メモリデバイス３全体の動作を制御する。
　電圧生成回路１４は、書込み動作、読出し動作、消去動作等で使用される電圧を生成する。
　ドライバセット１５は、電圧生成回路１４によって生成された電圧を、メモリセルアレイ１６、ロウデコーダ１７、及びセンスアンプモジュール１８に供給する。
　メモリセルアレイ１６は、複数のブロックＢＬＫ、並びに複数のビット線、複数のソース線、及び複数のワード線を含む。図１の例では、メモリセルアレイ１６が４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を含む場合が示される。ブロックＢＬＫは、例えば、メモリセルアレイ１６内の所定のデータ容量に対応する記憶領域である。各ブロックＢＬＫは、複数のメモリセルトランジスタを含む。各メモリセルトランジスタは、ビット線、ソース線、及びワード線を選択することによって特定される。メモリセルアレイ１６の詳細な構成については後述する。
　ロウデコーダ１７は、レジスタ１２内のアドレスＡＤＤに基づいて、ブロックＢＬＫ０～ＢＬＫ３のいずれかを選択する。ロウデコーダ１７は、レジスタ１２内のアドレスＡＤＤに基づいて、選択されたブロックＢＬＫにおけるワード線を更に選択する。
　センスアンプモジュール１８は、レジスタ１２内のアドレスＡＤＤに基づいて、ビット線及びソース線の組を選択する。センスアンプモジュール１８は、書込み動作において、選択されたビット線を介して、書込みデータＤＡＴをメモリセルアレイ１６に転送する。センスアンプモジュール１８は、読出し動作において、選択されたビット線を介して、メモリセルトランジスタの閾値電圧をセンスする。そして、センスアンプモジュール１８は、センス結果に基づいて、読出しデータＤＡＴを生成する。
　１．３　メモリセルアレイの回路構成
　図２は、実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１６に含まれる複数のブロックＢＬＫのうちの１個のブロックＢＬＫが示される。図２に示すように、メモリセルアレイ１６は、例えば、４本のワード線ＷＬ０～ＷＬ３、（ｍ＋１）本のソース線ＳＬ０～ＳＬｍ、及び１６本のビット線ＢＬ０～ＢＬ１５に接続される（ｍは、２以上の整数）。なお、図２では、ｍが２以上の場合について示しているが、これに限られず、０又は１でもよい。
　ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ストリングユニットＳＵは、複数のＮＯＲストリングＮＳを含む。各ＮＯＲストリングＮＳは、複数のメモリセルトランジスタＭＴを含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含む。各メモリセルトランジスタＭＴは、データを不揮発に記憶する。図２では、各ブロックＢＬＫが４個のストリングユニットＳＵ０～ＳＵ３を含み、各ストリングユニットＳＵが（ｍ＋１）個のＮＯＲストリングＮＳ０～ＮＳｍを含み、各ＮＯＲストリングＮＳが４個のメモリセルトランジスタＭＴ０～ＭＴ３を含む場合が示される。
　各ＮＯＲストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ３は、直列接続される。各メモリセルトランジスタＭＴの第１端は、対応するビット線ＢＬに接続される。
　具体的には、ストリングユニットＳＵ０において、各メモリセルトランジスタＭＴ０の第１端は、ビット線ＢＬ０に共通接続される。ストリングユニットＳＵ０において、各メモリセルトランジスタＭＴ１の第１端及び各メモリセルトランジスタＭＴ０の第２端は、ビット線ＢＬ１に共通接続される。ストリングユニットＳＵ０において、各メモリセルトランジスタＭＴ２の第１端及び各メモリセルトランジスタＭＴ１の第２端は、ビット線ＢＬ２に共通接続される。ストリングユニットＳＵ０において、各メモリセルトランジスタＭＴ３の第１端及び各メモリセルトランジスタＭＴ２の第２端は、ビット線ＢＬ３に共通接続される。
　ストリングユニットＳＵ１において、各メモリセルトランジスタＭＴ０の第１端は、ビット線ＢＬ４に共通接続される。ストリングユニットＳＵ１において、各メモリセルトランジスタＭＴ１の第１端及び各メモリセルトランジスタＭＴ０の第２端は、ビット線ＢＬ５に共通接続される。ストリングユニットＳＵ１において、各メモリセルトランジスタＭＴ２の第１端及び各メモリセルトランジスタＭＴ１の第２端は、ビット線ＢＬ６に共通接続される。ストリングユニットＳＵ１において、各メモリセルトランジスタＭＴ３の第１端及び各メモリセルトランジスタＭＴ２の第２端は、ビット線ＢＬ７に共通接続される。
　ストリングユニットＳＵ２において、各メモリセルトランジスタＭＴ０の第１端は、ビット線ＢＬ８に共通接続される。ストリングユニットＳＵ２において、各メモリセルトランジスタＭＴ１の第１端及び各メモリセルトランジスタＭＴ０の第２端は、ビット線ＢＬ９に共通接続される。ストリングユニットＳＵ２において、各メモリセルトランジスタＭＴ２の第１端及び各メモリセルトランジスタＭＴ１の第２端は、ビット線ＢＬ１０に共通接続される。ストリングユニットＳＵ２において、各メモリセルトランジスタＭＴ３の第１端及び各メモリセルトランジスタＭＴ２の第２端は、ビット線ＢＬ１１に共通接続される。
　ストリングユニットＳＵ３において、各メモリセルトランジスタＭＴ０の第１端は、ビット線ＢＬ１２に共通接続される。ストリングユニットＳＵ３において、各メモリセルトランジスタＭＴ１の第１端及び各メモリセルトランジスタＭＴ０の第２端は、ビット線ＢＬ１３に共通接続される。ストリングユニットＳＵ３において、各メモリセルトランジスタＭＴ２の第１端及び各メモリセルトランジスタＭＴ１の第２端は、ビット線ＢＬ１４に共通接続される。ストリングユニットＳＵ３において、各メモリセルトランジスタＭＴ３の第１端及び各メモリセルトランジスタＭＴ２の第２端は、ビット線ＢＬ１５に共通接続される。
　また、各ＮＯＲストリングＮＳは、対応するソース線ＳＬに接続される。
　具体的には、各ストリングユニットＳＵのＮＯＲストリングＮＳ０のメモリセルトランジスタＭＴ３の第２端は、ソース線ＳＬ０に共通接続される。各ストリングユニットＳＵのＮＯＲストリングＮＳ１のメモリセルトランジスタＭＴ３の第２端は、ソース線ＳＬ１に共通接続される。各ストリングユニットＳＵのＮＯＲストリングＮＳｍのメモリセルトランジスタＭＴ３の第２端は、ソース線ＳＬｍに共通接続される。
　また、各ＮＯＲストリングＮＳにおいて、各メモリセルトランジスタＭＴは、対応するワード線ＷＬに接続される。
　具体的には、各ストリングユニットＳＵの各ＮＯＲストリングＮＳのメモリセルトランジスタＭＴ０のゲートは、ワード線ＷＬ０に共通接続される。各ストリングユニットＳＵの各ＮＯＲストリングＮＳのメモリセルトランジスタＭＴ１のゲートは、ワード線ＷＬ１に共通接続される。各ストリングユニットＳＵの各ＮＯＲストリングＮＳのメモリセルトランジスタＭＴ２のゲートは、ワード線ＷＬ２に共通接続される。各ストリングユニットＳＵの各ＮＯＲストリングＮＳのメモリセルトランジスタＭＴ３のゲートは、ワード線ＷＬ３に共通接続される。
　以上のような構成がブロックＢＬＫ毎に繰り返される。ワード線ＷＬ０～ＷＬ３及びビット線ＢＬ０～ＢＬ１５は、例えば、ブロックＢＬＫ毎に独立に設けられる。ソース線ＳＬ０～ＳＬｍは、例えば、ブロックＢＬＫ間で共有される。
　なお、実施形態に係るメモリデバイス３が備えるメモリセルアレイ１６の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ストリングユニットＳＵが含むＮＯＲストリングＮＳの個数は、任意の個数に設計されうる。各ＮＯＲストリングＮＳが含むメモリセルトランジスタＭＴの個数は、任意の個数に設計され得る。
　１．４　メモリセルアレイの構造
　以下に、実施形態に係るメモリデバイスが備えるメモリセルアレイの構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬ及びビット線ＢＬの延伸方向に対応する。Ｙ方向はソース線ＳＬの延伸方向に対応する。Ｚ方向はメモリデバイス３の形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
　１．４．１　平面レイアウトの概要
　図３は、実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図３では、４個のブロックＢＬＫ０～ＢＬＫ３に対応する領域が示される。図３に示すように、メモリセルアレイ１６は、積層配線構造、並びに複数の部材ＳＬＴａ及びＳＬＴｂを含む。
　積層配線構造は、ワード線ＷＬ及びビット線ＢＬを含む複数の配線が積層された構造体である。積層配線構造の平面レイアウトは、例えば、Ｘ方向において、メモリ領域ＭＡ、並びに引出領域ＨＡ１及びＨＡ２に分割される。メモリ領域ＭＡは、積層配線構造のうち、複数のＮＯＲストリングＮＳが形成される領域である。引出領域ＨＡ１及びＨＡ２は、複数のワード線ＷＬとロウデコーダ１７との間の接続、及び複数のビット線ＢＬとセンスアンプモジュール１８との間の接続に使用される領域である。引出領域ＨＡ１及びＨＡ２は、メモリ領域ＭＡを挟む。
　複数の部材ＳＬＴａの各々は、Ｘ方向に沿って延びる板状の絶縁体である。複数の部材ＳＬＴａは、Ｙ方向に並ぶ。各部材ＳＬＴａは、メモリ領域ＭＡ並びに引出領域ＨＡ１及びＨＡ２を横切るように積層配線構造を分断する。２個の部材ＳＬＴａによって分断された積層配線構造が、１個のブロックＢＬＫに対応する。
　複数の部材ＳＬＴｂの各々は、Ｘ方向に沿って延びる板状の絶縁体である。隣り合う２個の部材ＳＬＴａの間において、３個の部材ＳＬＴｂがＹ方向に並ぶ。各部材ＳＬＴａは、メモリ領域ＭＡ並びに引出領域ＨＡ１及びＨＡ２を横切るように積層配線構造を分断する。２個の部材ＳＬＴｂ、又は１個の部材ＳＬＴａ及び１個の部材ＳＬＴｂによって分断された積層配線構造が、１個のストリングユニットＳＵに対応する。
　以上で説明されたメモリセルアレイ１６の平面レイアウトが、Ｙ方向に繰り返し配置される。なお、メモリセルアレイ１６の平面レイアウトは、上述した平面レイアウトに限定されない。例えば、２個の部材ＳＬＴａの間に配置される部材ＳＬＴｂの数は、１個のブロックＢＬＫに含まれるストリングユニットＳＵの数に応じて変更される。
　１．４．２　メモリ領域
　次に、実施形態に係るメモリセルアレイのメモリ領域における構成について説明する。
　１．４．２．１　平面レイアウト
　図４は、実施形態に係るメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図である。図４では、メモリ領域ＭＡのうち、１個のブロックＢＬＫ（すなわちストリングユニットＳＵ０～ＳＵ３）と、当該ブロックＢＬＫを挟む２個の部材ＳＬＴａと、を含む領域の一部が示される。図４に示すように、メモリ領域ＭＡにおいて、メモリセルアレイ１６は、複数のソースピラーＳＰ、複数のコンタクトＣＶａ、及び複数のソース線ＳＬを含む。
　ソースピラーＳＰは、例えば、積層配線構造内に設けられた柱状の構造体である。各ソースピラーＳＰは、１個のＮＯＲストリングＮＳとして機能する。複数のソースピラーＳＰは、例えば、隣り合う２個の部材ＳＬＴａの間の領域においてマトリクス状に配置される。具体的には、１個のブロックＢＬＫにおいて、Ｘ方向に並ぶ複数のソースピラーＳＰが、Ｙ方向に４列に並ぶ。そして、隣り合う２列のソースピラーＳＰの間に、部材ＳＬＴｂが配置される。
　複数のソース線ＳＬは、Ｘ方向に並ぶ。各ソース線ＳＬは、Ｙ方向に延びる。各ソース線ＳＬは、平面視において、ストリングユニットＳＵ毎に、少なくとも１個のソースピラーＳＰと重なるように配置される。図４の例では、平面視において、１本のソース線ＳＬが、ストリングユニットＳＵ毎に１個のソースピラーＳＰと重なるように配置される場合が示される。ソースピラーＳＰと、平面視において当該ソースピラーＳＰと重なるように配置されるソース線ＳＬとの間は、コンタクトＣＶａを介して接続される。
　１．４．２．２　断面構造
　図５は、実施形態に係るメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５では、ストリングユニットＳＵ０～ＳＵ２のＹＺ面に沿った断面構造が示される。図５に示すように、メモリ領域ＭＡにおいて、メモリセルアレイ１６は、半導体基板２０、絶縁体層３０及びＩＮＳ、積層配線構造ＬＳ、複数の半導体膜４０、複数の導電体層４１及び４２、並びに複数の絶縁体膜５０及び５１を更に含む。
　半導体基板２０は、例えばシリコン基板である。半導体基板２０の上面上には、絶縁体層３０が設けられる。絶縁体層３０は、例えば、酸化シリコンを含む。半導体基板２０及び絶縁体層３０には、例えば、ロウデコーダ１７及びセンスアンプモジュール１８等に使用される回路が形成される。
　絶縁体層３０の上面上には、積層配線構造ＬＳが設けられる。積層配線構造ＬＳを構成する各層は、ＸＹ平面に沿って広がった板状の構造を有する。積層配線構造ＬＳは、複数の絶縁体膜５０及び５１の各々によって分断される。
　複数の絶縁体膜５０及び５１の各々は、ＸＺ平面に沿って広がった板状の絶縁体である。複数の絶縁体膜５０及び５１の各々は、例えば、酸化シリコンを含む。絶縁体膜５０及び５１はそれぞれ、部材ＳＬＴａ及びＳＬＴｂとして使用される。
　複数の半導体膜４０の各々は、Ｚ方向に延びる柱状の半導体である。複数の半導体膜４０の各々は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物を含むポリシリコンを含む。複数の半導体膜４０の各々は、積層配線構造ＬＳを貫通する。複数の半導体膜４０の各々の下端は、絶縁体層３０に達する。半導体膜４０は、ソースピラーＳＰとして使用される。
　各半導体膜４０の上部には、半導体部４０ａが形成される。半導体部４０ａは、Ｎ型不純物を含むポリシリコンを含む。半導体部４０ａにおけるＮ型不純物の濃度は、半導体膜４０におけるＮ型不純物の濃度よりも高い。
　複数の半導体膜４０の各々の上面上には、導電体層４１が設けられる。導電体層４１は、Ｚ方向に延びる。導電体層４１は、コンタクトＣＶａとして使用される。導電体層４１と半導体部４０ａとの間は、オーミック接合によって電気的な抵抗が低減される。
　各導電体層４１の上面上には、対応する１個の導電体層４２が接する。導電体層４２は、Ｙ方向に延びる。導電体層４２は、ソース線ＳＬとして使用される。１個の導電体層４２は、部材ＳＬＴａ及びＳＬＴｂによって区切られた空間のそれぞれにおいて、１個のコンタクトＣＶａと接する。導電体層４１及び４２は、絶縁体層ＩＮＳによって覆われる。
　次に、積層配線構造ＬＳの詳細について説明する。
　積層配線構造ＬＳは、４層のレイヤＬ０、Ｌ１、Ｌ２、及びＬ３を含む。４層のレイヤＬ０～Ｌ３は、この順に積層される。４層のレイヤＬ０～Ｌ３は、互いに同等の構造を有する。４層のレイヤＬ０～Ｌ３の各々は、半導体層２１、導電体層２２、絶縁体層３１及び３３、並びに積層膜３２を含む。積層膜３２は、トンネル絶縁膜３２ａ、電荷蓄積膜３２ｂ、及びブロック絶縁膜３２ｃを含む。
　半導体層２１は、例えば、リン又はヒ素等のＮ型不純物を含むポリシリコンを含む。半導体層２１に含まれるＮ型不純物の濃度は、半導体膜４０に含まれるＮ型不純物の濃度以上である。上述の通り、半導体層２１は、絶縁体膜５０及び５１によって、ストリングユニットＳＵ毎に分断される。このため、各レイヤＬの半導体層２１は、ストリングユニットＳＵ０～ＳＵ３に対応する部分毎に、それぞれ半導体層２１＿０、２１＿１、２１＿２、及び２１＿３に分断される。
　後述する引出領域ＨＡ１及びＨＡ２において、各レイヤＬの半導体層２１＿０～２１＿３は、対応するビット線ＢＬと電気的に接続される。具体的には、レイヤＬ０の半導体層２１＿０～２１＿３はそれぞれ、ビット線ＢＬ０、ＢＬ４、ＢＬ８、及びＢＬ１２と電気的に接続される。レイヤＬ１の半導体層２１＿０～２１＿３はそれぞれ、ビット線ＢＬ１、ＢＬ５、ＢＬ９、及びＢＬ１３と電気的に接続される。レイヤＬ２の半導体層２１＿０～２１＿３はそれぞれ、ビット線ＢＬ２、ＢＬ６、ＢＬ１０、及びＢＬ１４と電気的に接続される。レイヤＬ３の半導体層２１＿０～２１＿３はそれぞれ、ビット線ＢＬ３、ＢＬ７、ＢＬ１１、及びＢＬ１５と電気的に接続される。
　半導体層２１の上面上に、絶縁体層３１が設けられる。絶縁体層３１は、例えば、酸化シリコンを含む。
　絶縁体層３１の上方に、絶縁体層３３が設けられる。絶縁体層３３は、例えば、酸化シリコンを含む。
　絶縁体層３１と絶縁体層３３との間に、導電体層２２及び積層膜３２が設けられる。導電体層２２は、例えば、タングステンを含む。上述の通り、導電体層２２は、絶縁体膜５０及び５１によって、ストリングユニットＳＵ毎に分断される。このため、各レイヤＬの導電体層２２は、ストリングユニットＳＵ０～ＳＵ３に対応する部分毎に、それぞれ導電体層２２＿０、２２＿１、２２＿２、及び２２＿３に分断される。
　各レイヤＬの導電体層２２＿０～２２＿３は、後述する引出領域ＨＡ１及びＨＡ２において同一のワード線ＷＬと電気的に接続される。具体的には、レイヤＬ０の導電体層２２＿０～２２＿３は、ワード線ＷＬ０と電気的に接続される。レイヤＬ１の導電体層２２＿０～２２＿３は、ワード線ＷＬ１と電気的に接続される。レイヤＬ２の導電体層２２＿０～２２＿３は、ワード線ＷＬ２と電気的に接続される。レイヤＬ３の導電体層２２＿０～２２＿３は、ワード線ＷＬ３と電気的に接続される。
　積層膜３２は、導電体層２２を覆う。具体的には、導電体層２２上に、ブロック絶縁膜３２ｃが設けられる。ブロック絶縁膜３２ｃは、例えば、酸化シリコンを含む。
　ブロック絶縁膜３２ｃ上に、電荷蓄積膜３２ｂが設けられる。電荷蓄積膜３２ｂは、例えば、窒化シリコンを含む。
　電荷蓄積膜３２ｂ上に、トンネル絶縁膜３２ａが設けられる。トンネル絶縁膜３２ａは、例えば、酸化シリコンを含む。トンネル絶縁膜３２ａのうち、導電体層２２より下方の部分は、絶縁体層３１に接する。トンネル絶縁膜３２ａのうち、導電体層２２より上方の部分は、絶縁体層３３に接する。トンネル絶縁膜３２ａのうち、導電体層２２と同じ高さの部分は、半導体膜４０に接する。
　図６は、実施形態に係る積層配線構造及びソースピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。より具体的には、図６は、半導体基板２０の表面に平行且つ導電体層２２を含む層における積層配線構造ＬＳ及びソースピラーＳＰの断面構造を示す。
　導電体層２２を含む断面において、トンネル絶縁膜３２ａは、半導体膜４０の側面を囲む。電荷蓄積膜３２ｂは、トンネル絶縁膜３２ａの側面を囲む。ブロック絶縁膜３２ｃは、電荷蓄積膜３２ｂの側面を囲む。導電体層２２は、ブロック絶縁膜３２ｃの側面を囲む。このように、半導体膜４０の直径は、２個の部材ＳＬＴｂとの間、又は部材ＳＬＴａと部材ＳＬＴｂとの間における積層配線構造ＬＳのＹ方向に沿った幅よりも短い。
　以上のような構成を有するレイヤＬ０～Ｌ３がこの順にＺ方向に積層されることにより、積層配線構造ＬＳが形成される。半導体膜４０と、積層配線構造ＬＳのレイヤＬ０～Ｌ３とが交差した部分がそれぞれ、メモリセルトランジスタＭＴ０～ＭＴ３として機能する。具体的には、半導体膜４０のうちレイヤＬ０～Ｌ３の導電体層２２及び積層膜３２と交差した部分がそれぞれ、メモリセルトランジスタＭＴ０～ＭＴ３のチャネルとして機能する。半導体膜４０のうちレイヤＬ０～Ｌ３の半導体層２１及び絶縁体層３１と交差した部分がそれぞれ、メモリセルトランジスタＭＴ０～ＭＴ３の第１端として機能する。半導体膜４０のうち絶縁体層３３と交差する部分が、メモリセルトランジスタＭＴ０～ＭＴ３の第２端として機能する。電荷蓄積膜３２ｂに蓄積される電荷に応じて、対応するメモリセルトランジスタＭＴの閾値電圧が変化する。これにより、各メモリセルトランジスタＭＴは、データを記憶することができる。すなわち、電荷蓄積膜３２ｂは、対応するメモリセルトランジスタＭＴのメモリ膜として機能する。
　１．４．３　引出領域
　次に、実施形態に係るメモリセルアレイの引出領域における構成について説明する。
　１．４．３．１　平面レイアウト
　実施形態に係るメモリセルアレイでは、引出領域ＨＡ１におけるブロックＢＬＫの構造と、引出領域ＨＡ２におけるブロックＢＬＫの構造とは、類似している。具体的には、例えば、引出領域ＨＡ１におけるブロックＢＬＫの平面レイアウトは、引出領域ＨＡ２におけるブロックＢＬＫの構造をＸ方向及びＹ方向のそれぞれに反転させた平面レイアウトと同様である。以下では、引出領域ＨＡ１におけるブロックＢＬＫの平面レイアウトについて説明する。
　図７は、実施形態に係るメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図である。図７では、引出領域ＨＡ１における１個のブロックＢＬＫ０に対応する領域に加え、近傍のメモリ領域ＭＡの一部も示される。
　引出領域ＨＡ１において、複数のワード線ＷＬ及び複数のビット線ＢＬのそれぞれは、積層配線構造ＬＳのうち上層の配線層（半導体層２１及び導電体層２２）と重ならない部分（テラス部分）を有する。また、引出領域ＨＡ１において、メモリセルアレイ１６は、複数のコンタクトＣＶｂ及びＣＶｃ、複数のワード線ＷＬ０～ＷＬ３、並びに複数のビット線ＢＬ０～ＢＬ１５を含む。
　テラス部分の形状は、階段（step）、段丘（terrace）、畦石（rimstone）等と類似している。具体的には、レイヤＬ０の半導体層２１、レイヤＬ０の導電体層２２、レイヤＬ１の半導体層２１、レイヤＬ１の導電体層２２、レイヤＬ２の半導体層２１、レイヤＬ２の導電体層２２、レイヤＬ３の半導体層２１、及びレイヤＬ３の導電体層２２の各々の間に段差が設けられる。図７の例では、上述の段差がＸ方向に沿って階段状に設けられる場合が示される。
　レイヤＬ０～Ｌ３の導電体層２２＿０～２２＿３のテラス部分の上面上にはそれぞれ、複数のコンタクトＣＶｂが設けられる。レイヤＬ０の導電体層２２＿０～２２＿３に対応する複数のコンタクトＣＶｂは、ワード線ＷＬ０に共通接続される。レイヤＬ１の導電体層２２＿０～２２＿３に対応する複数のコンタクトＣＶｂは、ワード線ＷＬ１に共通接続される。レイヤＬ２の導電体層２２＿０～２２＿３に対応する複数のコンタクトＣＶｂは、ワード線ＷＬ２に共通接続される。レイヤＬ３の導電体層２２＿０～２２＿３に対応する複数のコンタクトＣＶｂは、ワード線ＷＬ３に共通接続される。複数のワード線ＷＬは、Ｘ方向に並ぶ。各ワード線ＷＬは、Ｙ方向に延びる。
　また、レイヤＬ０～Ｌ３の半導体層２１＿０～２１＿３のテラス部分の上面上にはそれぞれ、複数のコンタクトＣＶｃが設けられる。レイヤＬ０～Ｌ３の半導体層２１＿０に対応する複数のコンタクトＣＶｃはそれぞれ、ビット線ＢＬ０～ＢＬ３に接続される。レイヤＬ０～Ｌ３の半導体層２１＿１に対応する複数のコンタクトＣＶｃはそれぞれ、ビット線ＢＬ４～ＢＬ７に接続される。レイヤＬ０～Ｌ３の半導体層２１＿２に対応する複数のコンタクトＣＶｃはそれぞれ、ビット線ＢＬ８～ＢＬ１１に接続される。レイヤＬ０～Ｌ３の半導体層２１＿３に対応する複数のコンタクトＣＶｃはそれぞれ、ビット線ＢＬ１２～ＢＬ１５に接続される。複数のビット線ＢＬは、Ｙ方向に並ぶ。各ビット線ＢＬは、Ｘ方向に延びる。
　１．４．３．２　断面構造
　図８は、実施形態に係るメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。つまり、図８では、ストリングユニットＳＵ０のＸＺ面に沿った断面構造が示される。図８に示すように、引出領域ＨＡ１において、メモリセルアレイ１６は、複数の導電体層４３～４６を更に含む。
　複数の導電体層４３はそれぞれ、レイヤＬ０～Ｌ３の導電体層２２のテラス部分の上面上に設けられる。各導電体層４３は、コンタクトＣＶｂとして使用される。
　レイヤＬ０～Ｌ３にそれぞれ対応する複数の導電体層４３の上面上にはそれぞれ、複数の導電体層４４が設けられる。レイヤＬ０～Ｌ３に対応する複数の導電体層４４はそれぞれ、ワード線ＷＬ０～ＷＬ３として使用される。
　複数の導電体層４５はそれぞれ、レイヤＬ０～Ｌ３の半導体層２１のテラス部分の上面上に設けられる。各導電体層４５は、コンタクトＣＶｃとして使用される。
　レイヤＬ０～Ｌ３にそれぞれ対応する複数の導電体層４５の上面上にはそれぞれ、複数の導電体層４６が設けられる。ストリングユニットＳＵ０のレイヤＬ０～Ｌ３に対応する複数の導電体層４６はそれぞれ、ビット線ＢＬ０～ＢＬ３として使用される。図８に図示されないが、ストリングユニットＳＵ１のレイヤＬ０～Ｌ３に対応する複数の導電体層４６はそれぞれ、ビット線ＢＬ４～ＢＬ７として使用される。ストリングユニットＳＵ２のレイヤＬ０～Ｌ３に対応する複数の導電体層４６はそれぞれ、ビット線ＢＬ８～ＢＬ１１として使用される。ストリングユニットＳＵ３のレイヤＬ０～Ｌ３に対応する複数の導電体層４６はそれぞれ、ビット線ＢＬ１２～ＢＬ１５として使用される。
　２．　動作
　２．１　書込み動作
　実施形態に係るメモリデバイスにおける書込み動作について説明する。
　図９は、実施形態に係るメモリデバイスにおける書込み動作の一例を示す回路図である。図９では、ストリングユニットＳＵ２のＮＯＲストリングＮＳ１のメモリセルトランジスタＭＴ１を書込み対象（Write Target）とする場合においてワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬに印加される電圧の一例が示される。すなわち、図９では、書込み対象を特定する選択ワード線ＷＬ、選択ビット線ＢＬ、及び選択ソース線ＳＬはそれぞれ、ＷＬ１、ＢＬ９、及びＳＬ１である場合が示される。
　図９に示すように、選択ワード線ＷＬ１には、電圧ＶＰＧＭが印加される。電圧ＶＰＧＭは、メモリセルトランジスタＭＴの電荷蓄積膜３２ｂに電荷を注入し得る高電圧である。電圧ＶＰＧＭは、例えば、１２Ｖである。電圧ＶＰＧＭは、データが書き込まれているか否かによらず、メモリセルトランジスタＭＴをオン状態にする。なお、メモリセルトランジスタＭＴへの電荷の注入は、例えば、ＣＨＥ（Channel Hot Electron）方式が適用される。
　書込み対象よりもソース側のメモリセルトランジスタＭＴに接続された全てのワード線ＷＬ（非選択ワード線ＷＬ２及びＷＬ３）には、電圧ＶＰＡＳＳが印加される。電圧ＶＰＡＳＳは、データが書き込まれているか否かによらず、メモリセルトランジスタＭＴをオン状態にする。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの電荷蓄積膜３２ｂに電荷が注入されない電圧である。すなわち、電圧ＶＰＡＳＳは、電圧ＶＰＧＭより低い。電圧ＶＰＡＳＳは、例えば、５Ｖである。
　書込み対象よりもドレイン側のメモリセルトランジスタＭＴに接続された全てのワード線ＷＬ（非選択ワード線ＷＬ０）には、電圧ＶＳＳが印加される。電圧ＶＳＳは、接地電圧である。電圧ＶＳＳは、例えば、０Ｖである。
　選択ソース線ＳＬ１には、電圧ＶＳＳが印加される。
　選択ソース線ＳＬ１以外の全てのソース線ＳＬ（非選択ソース線ＳＬ０、及びＳＬ２～ＳＬｍ）には、電圧ＶＳ１が印加される。電圧ＶＳ１は、非選択ソース線ＳＬ０、及びＳＬ２～ＳＬｍに接続された全てのメモリセルトランジスタＭＴのソース－ドレイン間電圧を低減させるための電圧である。電圧ＶＳ１は、当該メモリセルトランジスタＭＴに対する意図しない電荷の注入を発生させないために調整される。電圧ＶＳ１は、例えば、３Ｖ以上５Ｖ以下である。
　選択ビット線ＢＬ９には、電圧ＶＤ１が印加される。電圧ＶＤ１は、例えば、８Ｖである。これにより、書込み対象のソース－ドレイン間には、電位差｜ＶＤ１－ＶＳＳ｜＝８Ｖが印加される。このため、書込み対象の電荷蓄積膜３２ｂに電荷を注入することができる。一方、選択ビット線ＢＬ９に接続された書込み対象でない全てのメモリセルトランジスタＭＴ１のソース－ドレイン間には、電位差｜ＶＤ１－ＶＳ１｜＝３～５Ｖが印加される。このように、電位差｜ＶＤ１－ＶＳ１｜が電位差｜ＶＤ１－ＶＳＳ｜に対して低減されることにより、選択ビット線ＢＬ９に接続された書込み対象でない全てのメモリセルトランジスタＭＴ１では、電荷の注入が抑制される。
　レイヤＬ１における選択ビット線ＢＬ９以外のビット線ＢＬ（非選択ビット線ＢＬ１、ＢＬ５、及びＢＬ１３）には、電圧ＶＳＳが印加される。これにより、選択ソース線ＳＬ１と、非選択ビット線ＢＬ１、ＢＬ５、又はＢＬ１３と、に接続された全てのメモリセルトランジスタＭＴ１のソース－ドレイン間には、電位差｜ＶＳＳ－ＶＳＳ｜＝０Ｖが印加される。このため、選択ソース線ＳＬ１と、非選択ビット線ＢＬ１、ＢＬ５、又はＢＬ１３と、に接続された全てのメモリセルトランジスタＭＴ１では、電荷の注入が抑制される。また、非選択ソース線ＳＬ及び非選択ビット線ＢＬ１、ＢＬ５、又はＢＬ１３に接続された全てのメモリセルトランジスタＭＴ１のソース－ドレイン間には、電位差｜ＶＳ１－ＶＳＳ｜＝３～５Ｖが印加される。このように、電位差｜ＶＳ１－ＶＳＳ｜が電位差｜ＶＤ１－ＶＳＳ｜に対して低減されることにより、非選択ソース線ＳＬ及び非選択ビット線ＢＬ１、ＢＬ５、又はＢＬ１３に接続された全てのメモリセルトランジスタＭＴ１では、電荷の注入が抑制される。
　レイヤＬ０、Ｌ２、及びＬ３における全てのビット線（非選択ビット線ＢＬ０、ＢＬ２～ＢＬ４、ＢＬ６～ＢＬ８、ＢＬ１０～ＢＬ１２、ＢＬ１４、及びＢＬ１５）には、ＶＳＳ以上ＶＳ１以下の電圧が印加される。或いは、非選択ビット線ＢＬ０、ＢＬ２～ＢＬ４、ＢＬ６～ＢＬ８、ＢＬ１０～ＢＬ１２、ＢＬ１４、及びＢＬ１５は、オープン状態としてもよい。これにより、書込み対象でないメモリセルトランジスタＭＴのソース－ドレイン間の電圧が意図しない高さになることが抑制される。
　２．２　読出し動作
　次に、実施形態に係るメモリデバイスにおける読出し動作について説明する。
　図１０は、実施形態に係るメモリデバイスにおける読出し動作の一例を示す回路図である。図１０では、ストリングユニットＳＵ２のＮＯＲストリングＮＳ１のメモリセルトランジスタＭＴ１を読出し対象（Read Target）とする場合においてワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬに印加される電圧の一例が示される。すなわち、図１０では、図９と同様、読出し対象を特定する選択ワード線ＷＬ、選択ビット線ＢＬ、及び選択ソース線ＳＬはそれぞれ、ＷＬ１、ＢＬ９、及びＳＬ１である場合が示される。
　図１０に示すように、選択ワード線ＷＬ１には、電圧ＶＣＧＲが印加される。電圧ＶＣＧＲは、データが書き込まれている場合にはメモリセルトランジスタＭＴをオフ状態とし、データが書き込まれていない場合にはメモリセルトランジスタＭＴをオン状態とする電圧である。
　読出し対象よりもソース側のメモリセルトランジスタＭＴに接続された全てのワード線ＷＬ（非選択ワード線ＷＬ２及びＷＬ３）には、電圧ＶＲＥＡＤが印加される。電圧ＶＲＥＡＤは、データが書き込まれているか否かによらず、メモリセルトランジスタＭＴをオン状態にする。電圧ＶＲＥＡＤは、例えば、５Ｖである。
　読出し対象よりもドレイン側のメモリセルトランジスタＭＴに接続された全てのワード線ＷＬ（非選択ワード線ＷＬ０）には、電圧ＶＳＳが印加される。
　選択ソース線ＳＬ１には、電圧ＶＳＳが印加される。
　選択ソース線ＳＬ１以外の全てのソース線ＳＬ（非選択ソース線ＳＬ０、及びＳＬ２～ＳＬｍ）には、電圧ＶＳ２が印加される。電圧ＶＳ２は、例えば、１Ｖである。
　選択ビット線ＢＬ９には、電圧ＶＳ２が印加される。これにより、書込み対象のソース－ドレイン間には、電位差｜ＶＳ２－ＶＳＳ｜＝１Ｖが印加される。このため、読出し対象にデータが書き込まれていない場合には電位差｜ＶＳ２－ＶＳＳ｜に応じた読出し電流を流すことができる。読出し対象にデータが書き込まれている場合には、読出し対象には読出し電流は流れない。一方、選択ビット線ＢＬ９に接続された読出し対象でない全てのメモリセルトランジスタＭＴ１のソース－ドレイン間には、電位差｜ＶＳ２－ＶＳ２｜＝０Ｖが印加される。これにより、選択ビット線ＢＬ９に接続された読出し対象でない全てのメモリセルトランジスタＭＴ１に流れる電流が抑制される。このため、センスアンプモジュール１８は、ビット線ＢＬ９を流れる読出し電流に基づき、読出し対象からデータを読み出すことができる。
　なお、選択ビット線ＢＬ９以外の全てのビット線ＢＬ（非選択ビット線ＢＬ０～ＢＬ８、及びＢＬ９～ＢＬ１３）には、電圧ＶＳＳが印加される。これにより、非選択ビット線ＢＬ０～ＢＵ８、及びＢＬ１０～ＢＬ１３に接続された全てのメモリセルトランジスタＭＴのソース－ドレイン間には、電位差｜ＶＳ２－ＶＳＳ｜＝１Ｖが印加される。このため、非選択ビット線ＢＬ０～ＢＬ８、及びＢＬ９～ＢＬ１３には、電流が流れ得る。しかしながら、非選択ビット線ＢＬ０～ＢＬ８、及びＢＬ９～ＢＬ１３に流れる電流は、選択ビット線ＢＬ９を介して読出し対象に流れる読出し電流とは独立であるため、読出し動作に際して無視することができる。
　２．３　消去動作
　次に、実施形態に係るメモリデバイスにおける消去動作について説明する。
　２．３．１　第１例
　図１１は、実施形態に係るメモリデバイスにおける消去動作の第１例を示す回路図である。図１１では、各ストリングユニットＳＵのＮＯＲストリングＮＳ１のメモリセルトランジスタＭＴ１を消去対象（Erase Target）とする場合においてワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬに印加される電圧の一例が示される。すなわち、図１１では、消去対象を特定する選択ワード線ＷＬ、及び選択ソース線ＳＬはそれぞれ、ＷＬ１、及びＳＬ１である場合が示される。
　図１１に示すように、選択ワード線ＷＬ１には、電圧ＶＳＳが印加される。選択ワード線ＷＬ１以外の全てのワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３）には、電圧ＶＥＲＡが印加される。電圧ＶＥＲＡは、例えば、１２Ｖである。なお、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３は、オープン状態としてもよい。
　選択ソース線ＳＬ１には、電圧ＶＥＲＡが印加される。選択ソース線ＳＬ１以外の全てのソース線ＳＬ（非選択ソース線ＳＬ０、及びＳＬ２～ＳＬｍ）には、電圧ＶＳＳが印加される。
　全てのビット線ＢＬ０～ＢＬ１５は、オープン状態とされる。これにより、各ストリングユニットＳＵのＮＯＲストリングＮＳ１のメモリセルトランジスタＭＴ１において、ＦＮ（Fowler-Nordheim）トンネリングを発生させることができる。このため、消去対象である４個のメモリセルトランジスタＭＴの電荷蓄積膜３２ｂから電子を引き抜くことができる。
　２．３．２　第２例
　図１２は、実施形態に係るメモリデバイスにおける消去動作の第２例を示す回路図である。図１２では、１個のブロックＢＬＫを消去対象とする場合においてワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬに印加される電圧の一例が示される。
　図１２に示すように、全てのワード線ＷＬ０～ＷＬ３には、電圧ＶＳＳが印加される。全てのソース線ＳＬ０～ＳＬｍには、電圧ＶＥＲＡが印加される。全てのビット線ＢＬ０～ＢＬ１５は、オープン状態とされる。これにより、１個のブロックＢＬＫ内の全てのメモリセルトランジスタＭＴにおいて、ＦＮトンネリングを発生させることができる。このため、消去対象であるブロックＢＬＫ内の全てのメモリセルトランジスタＭＴの電荷蓄積膜３２ｂから電子を引き抜くことができる。
　３．　製造方法
　図１３～図１９のそれぞれは、実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す。図１３～１６に図示された断面構造は、図５に対応する領域を示す。図１７～図１９に図示された断面構造は、図８に対応する領域を示す。以下に、メモリデバイス３における、メモリセルアレイ１６内の積層配線構造の製造工程の一例について説明する。
　まず、図１３に示すように、犠牲部材ＳＭを含む積層構造が形成される。具体的には、半導体基板２０上に、絶縁体層３０が形成される。絶縁体層３０上に、レイヤＬ０～Ｌ３に対応する積層構造がこの順に積層される。積層構造のレイヤＬ０～Ｌ３に対応する部分の各々は、半導体層２１、絶縁体層３１、犠牲部材ＳＭ、及び絶縁体層３３が順に積層されて形成される。
　そして、図１４に示すように、積層された半導体層２１、及び犠牲部材ＳＭの端部が、引出領域ＨＡ１及びＨＡ２内で階段状に加工される。その後、引出領域ＨＡ１及びＨＡ２内の階段部分が絶縁体層ＩＮＳによって埋め込まれる。積層構造の上面は、例えばＣＭＰ（Chemical Mechanical Polishing）によって平坦化される。
　それから、フォトリソグラフィ等によって、ソースピラーＳＰに対応する領域が開口したマスクが形成される。そして、図１５に示すように、当該マスクを用いた異方性エッチングによって、積層構造を貫通するホールＨ１が形成される。ホールＨ１の底部において、例えば、絶縁体層３０が露出する。ホールＨ１は、ソースピラーＳＰに対応する。本工程におけるホールＨ１の形成には、例えば、ＲＩＥ（Reactive Ion Etching）が使用される。
　図１６に示すように、ホールＨ１が、半導体膜４０によって埋め込まれる。積層構造の上面に形成された半導体膜４０が例えばＣＭＰによって除去されることにより、ホールＨ１の各々の上端に対応する面が露出する。その後、半導体膜４０の上部にＮ型不純物が注入される。これにより、半導体部４０ａが形成される。
　次に、図１７に示すように、複数のスリットＨ２が形成される。具体的には、まず、フォトリソグラフィ等によって、部材ＳＬＴａ及びＳＬＴｂに対応する領域が開口されたマスクが形成される。それから、当該マスクを用いた異方性エッチングによって、例えば積層構造を貫通するスリットＨ２が形成される。これにより、積層構造は、ストリングユニットＳＵに対応する構造毎に分断される。本工程におけるスリットＨ２の形成には、例えば、ＲＩＥが使用される。
　次に、積層構造内の犠牲部材ＳＭの置換処理が実行される。具体的には、図１８に示すように、まず熱リン酸等によるウェットエッチングによって、スリットＨ２を介して犠牲部材ＳＭが選択的に除去される。犠牲部材ＳＭが除去された積層構造は、複数のソースピラーＳＰによって支持される。
　それから、図１９に示すように、トンネル絶縁膜３２ａ、電荷蓄積膜３２ｂ、ブロック絶縁膜３２ｃ、及び導電体が、スリットＨ２を介して、犠牲部材ＳＭが除去された空間にこの順に埋め込まれる。本工程における積層膜３２及び導電体の形成には、例えば、ＣＶＤ（Chemical Vapor Deposition）が使用される。その後、スリットＨ２内部に形成された積層膜３２及び導電体のうち、少なくとも導電体がエッチバック処理によって除去される。これにより、Ｚ方向に隣り合う導電体がレイヤＬ毎の複数の導電体層２２に分離される。レイヤＬ毎に分離された複数の導電体層２２はそれぞれ、ワード線ＷＬ０～ＷＬ３に対応する配線として機能する。なお、本工程において形成される導電体層２２は、バリアメタルを含んでいても良い。この場合、積層膜３２形成後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
　その後、スリットＨ２が、絶縁体膜５０及び５１によって埋め込まれる。絶縁体膜５０及び５１はそれぞれ、部材ＳＬＴａ及びＳＬＴｂとして機能する。
　以上で説明した製造工程によって、メモリセルアレイ１６内の積層配線構造が形成される。なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されても良いし、一部の工程が省略又は統合されても良い。また、各製造工程は、可能な範囲で入れ替えられても良い。
　４．　実施形態に係る効果
　実施形態によれば、メモリの集積度を向上させることができる。本効果について、以下に説明する。
　積層配線構造ＬＳの各レイヤＬは、Ｚ方向に互いに離れて設けられた半導体層２１及び導電体層２２を含む。導電体層２２を覆うように、ブロック絶縁膜３２ｃが設けられる。ブロック絶縁膜３２ｃを覆うように、電荷蓄積膜３２ｂが設けられる。電荷蓄積膜３２ｂを覆うように、トンネル絶縁膜３２ａが設けられる。積層配線構造ＬＳを貫通するように、Ｚ方向に延びる半導体膜４０が設けられる。半導体膜４０は、各レイヤＬにおいて、半導体層２１と接しかつ導電体層２２と交差する。これにより、半導体膜４０と各レイヤＬとが交差する部分が、メモリセルトランジスタＭＴとして機能することができる。このため、メモリセルトランジスタＭＴをＺ方向に積層することができる。したがって、チップサイズの増加を抑制しつつ、メモリの容量を増加させることができる。
　このような構成において、メモリセルトランジスタＭＴ０の第１端は、例えば、ビット線ＢＬ０に電気的に接続される。メモリセルトランジスタＭＴ１の第１端及びメモリセルトランジスタＭＴ０の第２端は、例えば、ビット線ＢＬ１に電気的に接続される。メモリセルトランジスタＭＴ２の第１端及びメモリセルトランジスタＭＴ１の第２端は、例えば、ビット線ＢＬ２に電気的に接続される。メモリセルトランジスタＭＴ３の第１端及びメモリセルトランジスタＭＴ２の第２端は、例えば、ビット線ＢＬ３に電気的に接続される。メモリセルトランジスタＭＴ３の第２端は、ソース線ＳＬと電気的に接続される。これにより、各メモリセルトランジスタＭＴに対して、個別に書込み動作、及び読出し動作を実行することができる。すなわち、メモリデバイス３は、ＮＯＲフラッシュメモリとして動作することができる。
　また、メモリセルアレイ１６は、積層配線構造と、積層配線構造を貫通するピラーと、によって主に構成される。このような構造は、ＮＡＮＤフラッシュメモリのメモリセルアレイの構造と類似する点が多い。これにより、本実施形態に係るメモリデバイスを、ＮＡＮＤフラッシュメモリの製造技術を利用しつつ、製造することができる。このため、メモリデバイス３の製造負荷の増加を抑制することができる。
　５．　変形例等
　なお、実施形態は、上述の例に限らず、種々の変形を適用可能である。
　例えば、上述の実施形態では、メモリセルトランジスタＭＴが電荷蓄積膜３２ｂへの電荷の蓄積に応じた閾値電圧の変化によってデータを記憶する場合について説明したが、これに限られない。例えば、メモリセルトランジスタＭＴは、強誘電体の分極の方向の変化に応じた閾値電圧の変化によってデータを記憶してもよい。
　図２０は、変形例に係るメモリセルアレイの断面構造の一例を示す断面図である。図２０は、実施形態における図５に対応する。図２０に示すように、メモリ領域ＭＡにおいて、メモリセルアレイ１６は、積層膜３２に代えて、積層膜３２Ａを含む。積層膜３２Ａは、ゲート絶縁膜３２ｄ及び強誘電膜３２ｅを含む。
　積層膜３２Ａは、導電体層２２を覆う。具体的には、導電体層２２上に、強誘電膜３２ｅが設けられる。強誘電膜３２ｅは、例えば、ペロブスカイト系の強誘電体材料、又は有機高分子の強誘電体材料を含む。ペロブスカイト系の強誘電体材料は、例えば、ジルコン酸チタン酸鉛（ＰＺＴ）及びタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）の少なくとも一方の材料を含む。有機高分子の強誘電体材料は、例えば、ポリフッ化ビニリデン・トリフロロエチレン（Ｐ（ＶＤＦ－ＴｒＦＥ））を含む。
　強誘電膜３２ｅ上に、ゲート絶縁膜３２ｄが設けられる。ゲート絶縁膜３２ｄは、例えば、酸化シリコンを含む。ゲート絶縁膜３２ｄのうち、導電体層２２より下方の部分は、絶縁体層３１に接する。ゲート絶縁膜３２ｄのうち、導電体層２２より上方の部分は、絶縁体層３３に接する。ゲート絶縁膜３２ｄのうち、導電体層２２と同じ高さの部分は、半導体膜４０に接する。
　以上のように、強誘電膜３２ｅをメモリセルトランジスタＭＴのメモリ膜として用いることにより、メモリセルトランジスタＭＴは、ＦＥＦＥＴ（Ferro-Electric Field Effect Transistor）として機能することができる。すなわち、メモリデバイス３は、ＦｅＲＡＭ（Ferroelectric Random Access Memory）として機能することができる。
　なお、図２０では、積層膜３２Ａが、ゲート絶縁膜３２ｄを含む場合について説明したが、これに限られない。例えば、積層膜３２Ａは、強誘電膜３２ｅのみによって構成され体もよい。
　また、上述の実施形態及び変形例では、ソースピラーＳＰには、ビット線ＢＬよりも低い濃度のＮ型不純物が含まれる場合について説明したが、これに限られない。例えば、ソースピラーＳＰは、不純物を含んでいなくても（ノンドープでも）よい。また、例えばあ、ソースピラーＳＰは、閾値電圧調整の観点から、ボロン（Ｂ）等のＰ型不純物を含んでいてもよい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１…メモリシステム
　２…メモリコントローラ
　３…メモリデバイス
　１１…入出力回路
　１２…レジスタ
　１３…シーケンサ
　１４…電圧生成回路
　１５…ドライバセット
　１６…メモリセルアレイ
　１７…ロウデコーダ
　１８…センスアンプモジュール
　２０…半導体基板
　２１…半導体層
　２２，４１，４２，４３，４４，４５，４６…導電体層
　３０，３１，３３…絶縁体層
　３２…積層膜
　３２ａ…トンネル絶縁膜
　３２ｂ…電荷蓄積膜
　３２ｃ…ブロック絶縁膜
　３２ｄ…ゲート絶縁膜
　３２ｅ…強誘電膜
　４０…半導体膜
　４０ａ…半導体部
　５０，５１…絶縁体膜

Claims (19)

  1. 　第１方向に互いに離れてこの順に並ぶ第１半導体層、第１導電体層、第２半導体層、及び第２導電体層と、
    　前記第１方向に延び、前記第１半導体層及び前記第２半導体層と接し、前記第１導電体層及び前記第２導電体層と交差する第１半導体膜と、
    　前記第１導電体層と前記第１半導体膜との間に設けられた第１メモリ膜と、
    　前記第２導電体層と前記第１半導体膜との間に設けられた第２メモリ膜と、
    　を備えた、メモリデバイス。
  2. 　前記第１メモリ膜及び前記第２メモリ膜は、電荷蓄積膜である、
    　請求項１記載のメモリデバイス。
  3. 　前記電荷蓄積膜は、窒化シリコンを含む、
    　請求項２記載のメモリデバイス。
  4. 　前記第１メモリ膜及び前記第２メモリ膜は、強誘電膜である、
    　請求項１記載のメモリデバイス。
  5. 　前記強誘電膜は、ジルコン酸チタン酸鉛、タンタル酸ビスマス酸ストロンチウム、及びポリフッ化ビニリデン・トリフロロエチレン（Ｐ（ＶＤＦ－ＴｒＦＥ））から選択される少なくとも１つの材料を含む、
    　請求項４記載のメモリデバイス。
  6. 　前記第１半導体層及び前記第２半導体層は、Ｎ型不純物を含む、
    　請求項１記載のメモリデバイス。
  7. 　前記第１半導体膜は、Ｎ型不純物を含む、
    　請求項６記載のメモリデバイス。
  8. 　前記第１半導体層及び前記第２半導体層に含まれるＮ型不純物の濃度は、前記第１半導体膜に含まれるＮ型不純物の濃度以上である、
    　請求項７記載のメモリデバイス。
  9. 　前記第１半導体膜は、Ｐ型不純物を含む、
    　請求項６記載のメモリデバイス。
  10. 　前記第１方向に見て、前記第１半導体層、前記第１導電体層、前記第２半導体層、及び前記第２導電体層の各々は、前記第１半導体膜を囲む、
    　請求項１記載のメモリデバイス。
  11. 　前記第１方向に延び、前記第１半導体層及び前記第２半導体層と接し、前記第１導電体層及び前記第２導電体層と交差し、前記第１半導体膜と離れて設けられた第２半導体膜を更に備えた、
    　請求項１記載のメモリデバイス。
  12. 　前記第１方向に互いに離れてこの順に並ぶ第３半導体層、第３導電体層、第４半導体層、及び第４導電体層と、
    　前記第１方向に延び、前記第１半導体層と前記第３半導体層との間、前記第１導電体層と前記第３導電体層との間、前記第２半導体層と前記第４半導体層との間、及び前記第２導電体層と前記第４導電体層との間に設けられた絶縁体膜と、
    　前記第１方向に延び、前記第３半導体層及び前記第４半導体層と接し、前記第３導電体層及び前記第４導電体層と交差する第３半導体膜と、
    　前記第３導電体層と前記第３半導体膜との間に設けられた第３メモリ膜と、
    　前記第４導電体層と前記第３半導体膜との間に設けられた第４メモリ膜と、
    　を更に備えた、
    　請求項１記載のメモリデバイス。
  13. 　直列に接続された第１メモリセルトランジスタ及び第２メモリセルトランジスタと、
    　前記第１メモリセルトランジスタの第１端に電気的に接続された第１ソース線と、
    　前記第１メモリセルトランジスタの第２端及び前記第２メモリセルトランジスタの第１端に電気的に接続された第１ビット線と、
    　前記第２メモリセルトランジスタの第２端に電気的に接続された第２ビット線と、
    　前記第１メモリセルトランジスタのゲートに電気的に接続された第１ワード線と、
    　前記第２メモリセルトランジスタのゲートに電気的に接続された第２ワード線と、
    　を備えた、メモリデバイス。
  14. 　直列に接続された第３メモリセルトランジスタ及び第４メモリセルトランジスタと、
    　前記第３メモリセルトランジスタの第２端及び前記第４メモリセルトランジスタの第１端に電気的に接続された第３ビット線と、
    　前記第４メモリセルトランジスタの第２端に電気的に接続された第４ビット線と、
    　を更に備え、
    　前記第３メモリセルトランジスタの第１端は、前記第１ソース線に電気的に接続され、
    　前記第３メモリセルトランジスタのゲートは、前記第１ワード線に電気的に接続され、
    　前記第４メモリセルトランジスタのゲートは、前記第２ワード線に電気的に接続された、
    　請求項１３記載のメモリデバイス。
  15. 　直列に接続された第５メモリセルトランジスタ及び第６メモリセルトランジスタと、
    　前記第５メモリセルトランジスタの第１端に電気的に接続された第２ソース線と、
    　を更に備え、
    　前記第５メモリセルトランジスタの第２端及び前記第６メモリセルトランジスタの第１端は、前記第１ビット線に電気的に接続され、
    　前記第６メモリセルトランジスタの第２端は、前記第２ビット線に電気的に接続され、
    　前記第５メモリセルトランジスタのゲートは、前記第１ワード線に電気的に接続され、
    　前記第６メモリセルトランジスタのゲートは、前記第２ワード線に電気的に接続された、
    　請求項１３記載のメモリデバイス。
  16. 　前記第２メモリセルトランジスタの第２端に直列接続した第１端を有する第７メモリセルトランジスタと、
    　前記第７メモリセルトランジスタの第２端に電気的に接続された第５ビット線と、
    　前記第７メモリセルトランジスタのゲートに電気的に接続された第３ワード線と、
    　を更に備え、
    　前記第２メモリセルトランジスタに対する書込み動作において、
    　　前記第１ワード線に第１電圧を印加し、
    　　前記第２ワード線に前記第１電圧より高い第２電圧を印加し、
    　　前記第３ワード線に前記第１電圧より低い第３電圧を印加し、
    　前記第７メモリセルトランジスタに対する書込み動作において、
    　　前記第１ワード線及び前記第２ワード線に前記第１電圧を印加し、
    　　前記第３ワード線に前記第２電圧を印加する
    　ように構成された、
    　請求項１３記載のメモリデバイス。
  17. 　前記第２メモリセルトランジスタの第２端に直列接続した第１端を有する第７メモリセルトランジスタと、
    　前記第７メモリセルトランジスタの第２端に電気的に接続された第５ビット線と、
    　前記第７メモリセルトランジスタのゲートに電気的に接続された第３ワード線と、
    　を更に備え、
    　前記第２メモリセルトランジスタに対する読出し動作において、
    　　前記第１ワード線に第４電圧を印加し、
    　　前記第２ワード線に前記第４電圧より低い第５電圧を印加し、
    　　前記第３ワード線に前記第５電圧より低い第６電圧を印加し、
    　前記第７メモリセルトランジスタに対する書込み動作において、
    　　前記第１ワード線及び前記第２ワード線に前記第４電圧を印加し、
    　　前記第３ワード線に前記第５電圧を印加する
    　ように構成された、
    　請求項１３記載のメモリデバイス。
  18. 　前記第２メモリセルトランジスタに対する消去動作において、
    　　前記第１ソース線に第７電圧を印加し、
    　　前記第１ビット線及び前記第２ビット線をオープン状態にし、
    　　前記第１ワード線に前記第７電圧を印加する又は前記第１ワード線をオープン状態にし、
    　　前記第２ワード線に前記第７電圧より低い第８電圧を印加する
    　ように構成された、
    　請求項１３記載のメモリデバイス。
  19. 　前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタに対する消去動作において、
    　　前記第１ソース線に第７電圧を印加し、
    　　前記第１ビット線及び前記第２ビット線をオープン状態にし、
    　　前記第１ワード線及び前記第２ワード線に前記第７電圧より低い第８電圧を印加する
    　ように構成された、
    　請求項１３記載のメモリデバイス。
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