WO2023105763A1 - メモリデバイス - Google Patents

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WO2023105763A1
WO2023105763A1 PCT/JP2021/045583 JP2021045583W WO2023105763A1 WO 2023105763 A1 WO2023105763 A1 WO 2023105763A1 JP 2021045583 W JP2021045583 W JP 2021045583W WO 2023105763 A1 WO2023105763 A1 WO 2023105763A1
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WO
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memory cell
cell transistor
memory
word line
voltage
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PCT/JP2021/045583
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English (en)
French (fr)
Inventor
秀人 武木田
Original Assignee
キオクシア株式会社
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Definitions

  • Embodiments relate to memory devices.
  • a NOR flash memory is known as a memory device that can store data in a nonvolatile manner.
  • memory devices such as NOR flash memories, three-dimensional memory structures are being studied for higher integration and larger capacity.
  • the memory device of the embodiment includes a first semiconductor layer, a first conductor layer, a second semiconductor layer, and a second conductor layer spaced apart from each other in a first direction and arranged in this order; between the first semiconductor film in contact with the first semiconductor layer and the second semiconductor layer and crossing the first conductor layer and the second conductor layer, and the first conductor layer and the first semiconductor film; and a second memory film provided between the second conductor layer and the first semiconductor film.
  • FIG. 1 is a block diagram showing an example configuration of a memory system including a memory device according to an embodiment;
  • FIG. 1 is a circuit diagram showing an example of the circuit configuration of a memory cell array included in a memory device according to an embodiment;
  • FIG. 1 is a plan view showing an example of a planar layout of a memory cell array according to an embodiment;
  • FIG. 2 is a plan view showing an example of a planar layout in the memory area of the memory cell array according to the embodiment;
  • FIG. 5 is a cross-sectional view taken along line VV in FIG. 4, showing an example of the cross-sectional structure of the memory cell array according to the embodiment;
  • FIG. 6 is a cross-sectional view taken along line VI-VI of FIG.
  • FIG. 5 shows an example of the cross-sectional structure of a memory cell transistor included in the memory cell array according to the embodiment
  • FIG. 2 is a plan view showing an example of a planar layout in the lead region of the memory cell array according to the embodiment
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG. 7, showing an example of the cross-sectional structure of the memory cell array according to the embodiment
  • 4 is a circuit diagram showing an example of voltages applied to various wirings in a write operation in the memory device according to the embodiment
  • FIG. 4 is a circuit diagram showing an example of voltages applied to various wirings in a read operation in the memory device according to the embodiment
  • FIG. 4 is a circuit diagram showing a first example of voltages applied to various wirings in an erase operation in the memory device according to the embodiment;
  • FIG. FIG. 4 is a circuit diagram showing a second example of voltages applied to various wirings in an erase operation in the memory device according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 4 is a cross-sectional view showing an example of the cross-sectional structure of the memory cell array in the middle of manufacturing according to the embodiment;
  • FIG. 5 is a cross-sectional view showing an example of a cross-sectional structure of a memory cell array according to a modification;
  • FIG. 1 is a block diagram showing an example configuration of a memory system including a memory device according to an embodiment.
  • the memory system 1 is a storage device.
  • the memory system 1 performs data write and read operations.
  • Memory system 1 includes memory controller 2 and memory device 3 .
  • the memory controller 2 is composed of an integrated circuit such as SoC (system-on-a-chip), for example.
  • SoC system-on-a-chip
  • the memory controller 2 controls the memory device 3 based on a request from an external host device (not shown). Specifically, for example, during a write operation, the memory controller 2 transmits data to be written to the memory device 3 . During a read operation, memory controller 2 receives data read from memory device 3 .
  • the memory controller 2 also controls the memory device 3 . Specifically, for example, the memory controller 2 rewrites data written in a certain storage area in the memory device 3 to another storage area, and then erases the data.
  • the memory device 3 is a non-volatile memory.
  • Memory device 3 is, for example, a NOR flash memory.
  • the memory device 3 stores data in a non-volatile manner.
  • the memory device 3 includes an input/output circuit 11, a register 12, a sequencer 13, a voltage generation circuit 14, a driver set 15, a memory cell array 16, a row decoder 17, and a sense amplifier module 18.
  • the input/output circuit 11 transmits and receives various signals to and from the memory controller 2 .
  • Signals transmitted and received by the input/output circuit 11 include, for example, a command CMD, an address ADD, and data DAT.
  • Command CMD specifies an operation that memory controller 2 instructs memory device 3 to perform.
  • Address ADD identifies a storage area in memory device 3 .
  • the data DAT includes data written to the memory device 3 (write data) or data read from the memory device 3 (read data).
  • the input/output circuit 11 transmits the address ADD, command CMD, and write data DAT to the register 12 and sense amplifier module 18, respectively. Input/output circuit 11 receives read data DAT from sense amplifier module 18 .
  • the register 12 stores the address ADD and the command CMD.
  • the sequencer 13 controls the operation of the entire memory device 3 based on the command CMD stored in the register 12.
  • the voltage generation circuit 14 generates voltages used in write operations, read operations, erase operations, and the like.
  • the driver set 15 supplies the voltage generated by the voltage generation circuit 14 to the memory cell array 16, row decoder 17, and sense amplifier module 18.
  • the memory cell array 16 includes multiple blocks BLK, multiple bit lines, multiple source lines, and multiple word lines.
  • the example of FIG. 1 shows the case where the memory cell array 16 includes four blocks BLK0, BLK1, BLK2, and BLK3.
  • a block BLK is, for example, a storage area corresponding to a predetermined data capacity within the memory cell array 16 .
  • Each block BLK includes a plurality of memory cell transistors. Each memory cell transistor is identified by selecting a bit line, source line and word line. A detailed configuration of the memory cell array 16 will be described later.
  • the row decoder 17 selects one of the blocks BLK0 to BLK3 based on the address ADD in the register 12. The row decoder 17 further selects word lines in the selected block BLK based on the address ADD in the register 12 .
  • the sense amplifier module 18 selects a pair of bit lines and source lines based on the address ADD in the register 12 .
  • Sense amplifier module 18 transfers write data DAT to memory cell array 16 via a selected bit line in a write operation.
  • the sense amplifier module 18 senses the threshold voltages of the memory cell transistors through the selected bit lines during read operations.
  • Sense amplifier module 18 then generates read data DAT based on the sense result.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the memory cell array included in the memory device according to the embodiment.
  • FIG. 2 shows one block BLK among a plurality of blocks BLK included in memory cell array 16 .
  • the memory cell array 16 is connected to, for example, four word lines WL0 to WL3, (m+1) source lines SL0 to SLm, and 16 bit lines BL0 to BL15 (m is , an integer greater than or equal to 2).
  • FIG. 2 shows the case where m is 2 or more, it is not limited to this, and may be 0 or 1.
  • a block BLK includes a plurality of string units SU.
  • Each string unit SU includes multiple NOR strings NS.
  • Each NOR string NS includes multiple memory cell transistors MT.
  • Each memory cell transistor MT includes a control gate and a charge storage layer.
  • Each memory cell transistor MT nonvolatilely stores data.
  • each block BLK includes four string units SU0 to SU3
  • each string unit SU includes (m+1) NOR strings NS0 to NSm
  • each NOR string NS includes four memory cell transistors MT0 to MT0. The case involving MT3 is shown.
  • each NOR string NS memory cell transistors MT0-MT3 are connected in series. A first end of each memory cell transistor MT is connected to a corresponding bit line BL.
  • each memory cell transistor MT0 is commonly connected to the bit line BL0.
  • the first end of each memory cell transistor MT1 and the second end of each memory cell transistor MT0 are commonly connected to bit line BL1.
  • the first end of each memory cell transistor MT2 and the second end of each memory cell transistor MT1 are commonly connected to bit line BL2.
  • the first end of each memory cell transistor MT3 and the second end of each memory cell transistor MT2 are commonly connected to bit line BL3.
  • each memory cell transistor MT0 In the string unit SU1, the first end of each memory cell transistor MT0 is commonly connected to the bit line BL4. In string unit SU1, the first end of each memory cell transistor MT1 and the second end of each memory cell transistor MT0 are commonly connected to bit line BL5. In string unit SU1, the first end of each memory cell transistor MT2 and the second end of each memory cell transistor MT1 are commonly connected to bit line BL6. In the string unit SU1, the first end of each memory cell transistor MT3 and the second end of each memory cell transistor MT2 are commonly connected to the bit line BL7.
  • each memory cell transistor MT0 is commonly connected to the bit line BL8.
  • the first end of each memory cell transistor MT1 and the second end of each memory cell transistor MT0 are commonly connected to bit line BL9.
  • the first end of each memory cell transistor MT2 and the second end of each memory cell transistor MT1 are commonly connected to the bit line BL10.
  • the first end of each memory cell transistor MT3 and the second end of each memory cell transistor MT2 are commonly connected to the bit line BL11.
  • each memory cell transistor MT0 is commonly connected to the bit line BL12.
  • the first end of each memory cell transistor MT1 and the second end of each memory cell transistor MT0 are commonly connected to bit line BL13.
  • the first end of each memory cell transistor MT2 and the second end of each memory cell transistor MT1 are commonly connected to the bit line BL14.
  • the first end of each memory cell transistor MT3 and the second end of each memory cell transistor MT2 are commonly connected to the bit line BL15.
  • each NOR string NS is connected to the corresponding source line SL.
  • the second end of the memory cell transistor MT3 of the NOR string NS0 of each string unit SU is commonly connected to the source line SL0.
  • a second end of the memory cell transistor MT3 of the NOR string NS1 of each string unit SU is commonly connected to the source line SL1.
  • a second end of the memory cell transistor MT3 of the NOR string NSm of each string unit SU is commonly connected to the source line SLm.
  • each memory cell transistor MT is connected to the corresponding word line WL.
  • the gates of the memory cell transistors MT0 of each NOR string NS of each string unit SU are commonly connected to the word line WL0.
  • the gates of the memory cell transistors MT1 of each NOR string NS of each string unit SU are commonly connected to the word line WL1.
  • the gates of the memory cell transistors MT2 of each NOR string NS of each string unit SU are commonly connected to the word line WL2.
  • the gates of the memory cell transistors MT3 of each NOR string NS of each string unit SU are commonly connected to the word line WL3.
  • Word lines WL0 to WL3 and bit lines BL0 to BL15 are provided independently for each block BLK, for example.
  • Source lines SL0 to SLm are shared, for example, between blocks BLK.
  • the circuit configuration of the memory cell array 16 included in the memory device 3 is not limited to the configuration described above.
  • the number of string units SU included in each block BLK may be designed to be any number.
  • the number of NOR strings NS included in each string unit SU may be designed to be any number.
  • the number of memory cell transistors MT included in each NOR string NS can be designed to be any number.
  • the X direction corresponds to the extending direction of the word lines WL and bit lines BL.
  • the Y direction corresponds to the extending direction of the source line SL.
  • the Z direction corresponds to the direction perpendicular to the surface of the semiconductor substrate used to form memory device 3 .
  • hatching is appropriately added to make the drawing easier to see.
  • the hatching added to the plan view does not necessarily relate to the material or properties of the elements to which the hatching is added.
  • illustration of the configuration is omitted as appropriate for the sake of clarity.
  • FIG. 3 is a plan view showing an example of the planar layout of the memory cell array according to the embodiment.
  • FIG. 3 shows areas corresponding to four blocks BLK0 to BLK3.
  • the memory cell array 16 includes a stacked wiring structure and a plurality of members SLTa and SLTb.
  • a laminated wiring structure is a structure in which a plurality of wirings including word lines WL and bit lines BL are laminated.
  • a planar layout of the laminated wiring structure is divided, for example, in the X direction into a memory area MA and lead areas HA1 and HA2.
  • the memory area MA is an area in which a plurality of NOR strings NS are formed in the laminated wiring structure.
  • the lead areas HA1 and HA2 are areas used for connection between a plurality of word lines WL and the row decoder 17 and for connection between a plurality of bit lines BL and the sense amplifier module 18.
  • FIG. The lead areas HA1 and HA2 sandwich the memory area MA.
  • Each of the plurality of members SLTa is a plate-shaped insulator extending along the X direction.
  • the plurality of members SLTa are arranged in the Y direction.
  • Each member SLTa divides the laminated wiring structure across the memory area MA and the lead areas HA1 and HA2.
  • a laminated wiring structure divided by two members SLTa corresponds to one block BLK.
  • Each of the plurality of members SLTb is a plate-shaped insulator extending along the X direction. Three members SLTb are arranged in the Y direction between two adjacent members SLTa. Each member SLTa divides the laminated wiring structure across the memory area MA and the lead areas HA1 and HA2. A laminated wiring structure divided by two members SLTb or one member SLTa and one member SLTb corresponds to one string unit SU.
  • planar layout of the memory cell array 16 described above is repeatedly arranged in the Y direction. Note that the planar layout of the memory cell array 16 is not limited to the planar layout described above. For example, the number of members SLTb arranged between two members SLTa is changed according to the number of string units SU included in one block BLK.
  • FIG. 4 is a plan view showing an example of a detailed planar layout in the memory region of the memory cell array according to the embodiment.
  • FIG. 4 shows part of the memory area MA including one block BLK (ie, string units SU0 to SU3) and two members SLTa sandwiching the block BLK.
  • the memory cell array 16 includes multiple source pillars SP, multiple contacts CVa, and multiple source lines SL.
  • the source pillar SP is, for example, a columnar structure provided within the laminated wiring structure. Each source pillar SP functions as one NOR string NS. A plurality of source pillars SP are arranged, for example, in a matrix in a region between two adjacent members SLTa. Specifically, in one block BLK, a plurality of source pillars SP arranged in the X direction are arranged in four rows in the Y direction. A member SLTb is arranged between two rows of adjacent source pillars SP.
  • a plurality of source lines SL are arranged in the X direction. Each source line SL extends in the Y direction. Each source line SL is arranged so as to overlap at least one source pillar SP for each string unit SU in plan view.
  • the example of FIG. 4 shows a case where one source line SL is arranged to overlap one source pillar SP for each string unit SU in plan view.
  • the source pillar SP and the source line SL arranged to overlap the source pillar SP in plan view are connected via a contact CVa.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG. 4, showing an example of the cross-sectional structure of the memory region of the memory cell array according to the embodiment.
  • FIG. 5 shows the cross-sectional structure along the YZ plane of the string units SU0-SU2.
  • the memory cell array 16 in the memory area MA, includes a semiconductor substrate 20, an insulator layer 30 and INS, a laminated wiring structure LS, a plurality of semiconductor films 40, a plurality of conductor layers 41 and 42, and a plurality of of insulator films 50 and 51 .
  • the semiconductor substrate 20 is, for example, a silicon substrate.
  • An insulator layer 30 is provided on the upper surface of the semiconductor substrate 20 .
  • the insulator layer 30 contains, for example, silicon oxide. Circuits used for, for example, the row decoder 17 and the sense amplifier module 18 are formed on the semiconductor substrate 20 and the insulator layer 30 .
  • a laminated wiring structure LS is provided on the upper surface of the insulator layer 30 .
  • Each layer forming the laminated wiring structure LS has a plate-like structure extending along the XY plane.
  • the laminated wiring structure LS is divided by each of the plurality of insulator films 50 and 51 .
  • Each of the plurality of insulator films 50 and 51 is a plate-like insulator spread along the XZ plane.
  • Each of the plurality of insulator films 50 and 51 contains silicon oxide, for example.
  • the insulator films 50 and 51 are used as members SLTa and SLTb, respectively.
  • Each of the plurality of semiconductor films 40 is a columnar semiconductor extending in the Z direction.
  • Each of the plurality of semiconductor films 40 includes polysilicon containing N-type impurities such as phosphorus (P) or arsenic (As).
  • P phosphorus
  • As arsenic
  • Each of the plurality of semiconductor films 40 penetrates the laminated wiring structure LS.
  • a lower end of each of the plurality of semiconductor films 40 reaches the insulator layer 30 .
  • the semiconductor film 40 is used as a source pillar SP.
  • a semiconductor portion 40 a is formed on each semiconductor film 40 .
  • the semiconductor portion 40a contains polysilicon containing N-type impurities.
  • the concentration of N-type impurities in the semiconductor portion 40 a is higher than the concentration of N-type impurities in the semiconductor film 40 .
  • a conductor layer 41 is provided on the upper surface of each of the plurality of semiconductor films 40 .
  • the conductor layer 41 extends in the Z direction.
  • Conductive layer 41 is used as contact CVa.
  • An ohmic junction reduces electrical resistance between the conductor layer 41 and the semiconductor portion 40a.
  • a corresponding conductor layer 42 is in contact with the upper surface of each conductor layer 41 .
  • the conductor layer 42 extends in the Y direction.
  • Conductive layer 42 is used as source line SL.
  • One conductor layer 42 is in contact with one contact CVa in each of the spaces separated by the members SLTa and SLTb.
  • the conductor layers 41 and 42 are covered by an insulator layer INS.
  • the laminated wiring structure LS includes four layers L0, L1, L2, and L3. Four layers L0 to L3 are laminated in this order. The four layers L0 to L3 have structures equivalent to each other. Each of the four layers L0 to L3 includes a semiconductor layer 21, a conductor layer 22, insulator layers 31 and 33, and a laminated film 32.
  • FIG. The laminated film 32 includes a tunnel insulating film 32a, a charge storage film 32b, and a block insulating film 32c.
  • the semiconductor layer 21 contains, for example, polysilicon containing N-type impurities such as phosphorus or arsenic.
  • the concentration of the N-type impurities contained in the semiconductor layer 21 is higher than the concentration of the N-type impurities contained in the semiconductor film 40 .
  • the semiconductor layer 21 is divided into string units SU by the insulator films 50 and 51 . Therefore, the semiconductor layer 21 of each layer L is divided into semiconductor layers 21_0, 21_1, 21_2, and 21_3 for each portion corresponding to the string units SU0 to SU3.
  • the semiconductor layers 21_0 to 21_3 of each layer L are electrically connected to corresponding bit lines BL.
  • the semiconductor layers 21_0 to 21_3 of layer L0 are electrically connected to bit lines BL0, BL4, BL8, and BL12, respectively.
  • Semiconductor layers 21_0 to 21_3 of layer L1 are electrically connected to bit lines BL1, BL5, BL9, and BL13, respectively.
  • Semiconductor layers 21_0 to 21_3 of layer L2 are electrically connected to bit lines BL2, BL6, BL10, and BL14, respectively.
  • Semiconductor layers 21_0 to 21_3 of layer L3 are electrically connected to bit lines BL3, BL7, BL11, and BL15, respectively.
  • An insulator layer 31 is provided on the upper surface of the semiconductor layer 21 .
  • the insulator layer 31 contains, for example, silicon oxide.
  • the insulator layer 33 is provided above the insulator layer 31 .
  • the insulator layer 33 contains, for example, silicon oxide.
  • a conductor layer 22 and a laminated film 32 are provided between the insulator layer 31 and the insulator layer 33 .
  • the conductor layer 22 contains, for example, tungsten. As described above, the conductor layer 22 is divided into string units SU by the insulator films 50 and 51 . Therefore, the conductor layer 22 of each layer L is divided into conductor layers 22_0, 22_1, 22_2, and 22_3 for each portion corresponding to the string units SU0 to SU3.
  • the conductor layers 22_0 to 22_3 of each layer L are electrically connected to the same word line WL in lead regions HA1 and HA2, which will be described later. Specifically, the conductor layers 22_0 to 22_3 of layer L0 are electrically connected to word line WL0. Conductive layers 22_0 to 22_3 of layer L1 are electrically connected to word line WL1. Conductive layers 22_0 to 22_3 of layer L2 are electrically connected to word line WL2. Conductive layers 22_0 to 22_3 of layer L3 are electrically connected to word line WL3.
  • the laminated film 32 covers the conductor layer 22 .
  • a block insulating film 32 c is provided on the conductor layer 22 .
  • the block insulating film 32c contains, for example, silicon oxide.
  • a charge storage film 32b is provided on the block insulating film 32c.
  • the charge storage film 32b contains, for example, silicon nitride.
  • a tunnel insulating film 32a is provided on the charge storage film 32b.
  • the tunnel insulating film 32a contains, for example, silicon oxide.
  • a portion of the tunnel insulating film 32 a below the conductor layer 22 is in contact with the insulator layer 31 .
  • a portion of the tunnel insulating film 32 a above the conductor layer 22 is in contact with the insulator layer 33 .
  • a portion of the tunnel insulating film 32 a having the same height as the conductor layer 22 is in contact with the semiconductor film 40 .
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG. 5, showing an example of the cross-sectional structure of the laminated wiring structure and the source pillar according to the embodiment. More specifically, FIG. 6 shows a cross-sectional structure of the laminated wiring structure LS and the source pillar SP in a layer parallel to the surface of the semiconductor substrate 20 and including the conductor layer 22 .
  • the tunnel insulating film 32 a surrounds the side surface of the semiconductor film 40 in the cross section including the conductor layer 22 .
  • the charge storage film 32b surrounds the side surfaces of the tunnel insulating film 32a.
  • the block insulating film 32c surrounds the side surfaces of the charge storage film 32b.
  • the conductor layer 22 surrounds the side surfaces of the block insulating film 32c.
  • the diameter of the semiconductor film 40 is shorter than the width along the Y direction of the laminated wiring structure LS between the two members SLTb or between the member SLTa and the member SLTb.
  • the layered wiring structure LS is formed by stacking the layers L0 to L3 having the above configuration in this order in the Z direction. Intersections of the semiconductor film 40 and the layers L0 to L3 of the laminated wiring structure LS function as memory cell transistors MT0 to MT3, respectively. Specifically, the portions of the semiconductor film 40 intersecting with the conductor layers 22 of the layers L0 to L3 and the laminated film 32 function as channels of the memory cell transistors MT0 to MT3, respectively. Portions of the semiconductor film 40 intersecting the semiconductor layers 21 and the insulator layers 31 of the layers L0 to L3 function as first ends of the memory cell transistors MT0 to MT3, respectively.
  • a portion of the semiconductor film 40 intersecting with the insulator layer 33 functions as the second ends of the memory cell transistors MT0 to MT3.
  • the threshold voltage of the corresponding memory cell transistor MT changes according to the charge stored in the charge storage film 32b. Thereby, each memory cell transistor MT can store data. That is, the charge storage film 32b functions as a memory film of the corresponding memory cell transistor MT.
  • the structure of the block BLK in the lead region HA1 is similar to the structure of the block BLK in the lead region HA2.
  • the planar layout of the block BLK in the lead-out region HA1 is the same as the planar layout in which the structure of the block BLK in the lead-out region HA2 is inverted in the X direction and the Y direction.
  • the planar layout of the block BLK in the lead-out area HA1 will be described below.
  • FIG. 7 is a plan view showing an example of a detailed planar layout in the lead region of the memory cell array according to the embodiment.
  • FIG. 7 in addition to the area corresponding to one block BLK0 in the lead area HA1, a part of the neighboring memory area MA is also shown.
  • each of the plurality of word lines WL and the plurality of bit lines BL has a portion (terrace portion) that does not overlap with the upper wiring layers (semiconductor layer 21 and conductor layer 22) of the laminated wiring structure LS. .
  • memory cell array 16 includes a plurality of contacts CVb and CVc, a plurality of word lines WL0-WL3, and a plurality of bit lines BL0-BL15.
  • the shape of the terrace is similar to steps, terraces, rimstones, etc.
  • FIG. 7 shows a case where the above-described steps are provided stepwise along the X direction.
  • a plurality of contacts CVb are provided on the upper surfaces of the terrace portions of the conductive layers 22_0 to 22_3 of the layers L0 to L3, respectively.
  • a plurality of contacts CVb corresponding to conductive layers 22_0 to 22_3 of layer L0 are commonly connected to word line WL0.
  • a plurality of contacts CVb corresponding to conductive layers 22_0 to 22_3 of layer L1 are commonly connected to word line WL1.
  • a plurality of contacts CVb corresponding to conductive layers 22_0 to 22_3 of layer L2 are commonly connected to word line WL2.
  • a plurality of contacts CVb corresponding to conductive layers 22_0 to 22_3 of layer L3 are commonly connected to word line WL3.
  • a plurality of word lines WL are arranged in the X direction. Each word line WL extends in the Y direction.
  • a plurality of contacts CVc are provided on the upper surfaces of the terrace portions of the semiconductor layers 21_0 to 21_3 of the layers L0 to L3, respectively.
  • a plurality of contacts CVc corresponding to the semiconductor layers 21_0 on layers L0 to L3 are connected to bit lines BL0 to BL3, respectively.
  • a plurality of contacts CVc corresponding to the semiconductor layers 21_1 on layers L0 to L3 are connected to bit lines BL4 to BL7, respectively.
  • a plurality of contacts CVc corresponding to the semiconductor layers 21_2 of layers L0 to L3 are connected to bit lines BL8 to BL11, respectively.
  • a plurality of contacts CVc corresponding to the semiconductor layers 21_3 on layers L0 to L3 are connected to bit lines BL12 to BL15, respectively.
  • a plurality of bit lines BL are arranged in the Y direction. Each bit line BL extends in the X direction.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII of FIG. 7, showing an example of the cross-sectional structure of the lead region of the memory cell array according to the embodiment. That is, FIG. 8 shows the cross-sectional structure along the XZ plane of the string unit SU0. As shown in FIG. 8, in lead region HA1, memory cell array 16 further includes a plurality of conductive layers 43-46.
  • the plurality of conductor layers 43 are provided on the upper surfaces of the terrace portions of the conductor layers 22 of the layers L0 to L3, respectively. Each conductor layer 43 is used as a contact CVb.
  • a plurality of conductor layers 44 are provided on the upper surfaces of the plurality of conductor layers 43 respectively corresponding to the layers L0 to L3.
  • a plurality of conductive layers 44 corresponding to layers L0-L3 are used as word lines WL0-WL3, respectively.
  • the plurality of conductor layers 45 are provided on the upper surfaces of the terrace portions of the semiconductor layers 21 of the layers L0 to L3, respectively. Each conductor layer 45 is used as a contact CVc.
  • a plurality of conductor layers 46 are provided on the upper surfaces of the plurality of conductor layers 45 respectively corresponding to the layers L0 to L3.
  • a plurality of conductive layers 46 corresponding to layers L0-L3 of string unit SU0 are used as bit lines BL0-BL3, respectively.
  • a plurality of conductor layers 46 corresponding to layers L0 to L3 of string unit SU1 are used as bit lines BL4 to BL7, respectively.
  • a plurality of conductive layers 46 corresponding to layers L0 to L3 of string unit SU2 are used as bit lines BL8 to BL11, respectively.
  • a plurality of conductive layers 46 corresponding to layers L0 to L3 of string unit SU3 are used as bit lines BL12 to BL15, respectively.
  • FIG. 9 is a circuit diagram showing an example of write operation in the memory device according to the embodiment.
  • FIG. 9 shows an example of voltages applied to the word line WL, bit line BL, and source line SL when the memory cell transistor MT1 of the NOR string NS1 of the string unit SU2 is the write target. That is, FIG. 9 shows the case where the selected word line WL, selected bit line BL, and selected source line SL specifying the write target are WL1, BL9, and SL1, respectively.
  • a voltage VPGM is applied to the selected word line WL1.
  • the voltage VPGM is a high voltage capable of injecting charge into the charge storage film 32b of the memory cell transistor MT.
  • Voltage VPGM is, for example, 12V.
  • the voltage VPGM turns on the memory cell transistor MT regardless of whether data is written.
  • a CHE Choannel Hot Electron
  • a voltage VPASS is applied to all word lines WL (unselected word lines WL2 and WL3) connected to the memory cell transistors MT on the source side of the write target.
  • the voltage VPASS turns on the memory cell transistor MT regardless of whether data is written.
  • the voltage VPASS is a voltage at which charges are not injected into the charge storage film 32b of the memory cell transistor MT. That is, voltage VPASS is lower than voltage VPGM.
  • Voltage VPASS is, for example, 5V.
  • a voltage VSS is applied to all the word lines WL (unselected word lines WL0) connected to the memory cell transistors MT on the drain side of the write target.
  • Voltage VSS is the ground voltage.
  • Voltage VSS is, for example, 0V.
  • a voltage VSS is applied to the selected source line SL1.
  • a voltage VS1 is applied to all source lines SL (unselected source lines SL0 and SL2 to SLm) other than the selected source line SL1.
  • the voltage VS1 is a voltage for reducing the source-drain voltages of all the memory cell transistors MT connected to the unselected source line SL0 and SL2 to SLm. Voltage VS1 is adjusted so as not to cause unintentional charge injection into the memory cell transistor MT.
  • the voltage VS1 is, for example, 3V or more and 5V or less.
  • a voltage VD1 is applied to the selected bit line BL9.
  • Voltage VD1 is, for example, 8V.
  • a voltage VSS is applied to the bit lines BL (unselected bit lines BL1, BL5, and BL13) other than the selected bit line BL9 in the layer L1.
  • all memory cells connected to the unselected source line SL and the unselected bit lines BL1, BL5, or BL13 Charge injection is suppressed in the transistor MT1.
  • a voltage higher than VSS and lower than VS1 is applied to all bit lines (unselected bit lines BL0, BL2 to BL4, BL6 to BL8, BL10 to BL12, BL14, and BL15) in layers L0, L2, and L3.
  • the unselected bit lines BL0, BL2-BL4, BL6-BL8, BL10-BL12, BL14, and BL15 may be open. This prevents the source-drain voltage of the memory cell transistor MT which is not the object of writing from becoming an unintended level.
  • FIG. 10 is a circuit diagram showing an example of read operation in the memory device according to the embodiment.
  • FIG. 10 shows an example of voltages applied to the word line WL, bit line BL, and source line SL when the memory cell transistor MT1 of the NOR string NS1 of the string unit SU2 is the read target. That is, in FIG. 10, as in FIG. 9, the selected word line WL, selected bit line BL, and selected source line SL specifying the read target are WL1, BL9, and SL1, respectively.
  • a voltage VCGR is applied to the selected word line WL1.
  • the voltage VCGR is a voltage that turns off the memory cell transistor MT when data is written, and turns the memory cell transistor MT on when data is not written.
  • a voltage VREAD is applied to all word lines WL (unselected word lines WL2 and WL3) connected to the memory cell transistors MT on the source side of the read target.
  • the voltage VREAD turns on the memory cell transistor MT regardless of whether data is written.
  • Voltage VREAD is, for example, 5V.
  • a voltage VSS is applied to all the word lines WL (unselected word lines WL0) connected to the memory cell transistors MT on the drain side of the read target.
  • a voltage VSS is applied to the selected source line SL1.
  • a voltage VS2 is applied to all source lines SL (unselected source lines SL0 and SL2 to SLm) other than the selected source line SL1.
  • Voltage VS2 is, for example, 1V.
  • a voltage VS2 is applied to the selected bit line BL9.
  • a voltage VSS is applied to all bit lines BL (unselected bit lines BL0 to BL8 and BL9 to BL13) other than the selected bit line BL9.
  • the currents flowing through the unselected bit lines BL0-BL8 and BL9-BL13 are independent of the read current flowing through the selected bit line BL9 to the read target, and can be ignored during the read operation.
  • FIG. 11 is a circuit diagram showing a first example of the erase operation in the memory device according to the embodiment.
  • FIG. 11 shows an example of voltages applied to the word line WL, bit line BL, and source line SL when the memory cell transistor MT1 of the NOR string NS1 of each string unit SU is set as an erase target. . That is, FIG. 11 shows the case where the selected word line WL and selected source line SL specifying the erase target are WL1 and SL1, respectively.
  • a voltage VSS is applied to the selected word line WL1.
  • a voltage VERA is applied to all word lines WL (unselected word lines WL0, WL2, and WL3) other than the selected word line WL1. Voltage VERA is, for example, 12V.
  • the unselected word lines WL0, WL2, and WL3 may be open.
  • a voltage VERA is applied to the selected source line SL1.
  • a voltage VSS is applied to all source lines SL (unselected source lines SL0 and SL2 to SLm) other than the selected source line SL1.
  • FIG. 12 is a circuit diagram showing a second example of the erase operation in the memory device according to the embodiment.
  • FIG. 12 shows an example of voltages applied to word lines WL, bit lines BL, and source lines SL when one block BLK is to be erased.
  • a voltage VSS is applied to all word lines WL0 to WL3.
  • a voltage VERA is applied to all the source lines SL0 to SLm. All bit lines BL0 to BL15 are open. As a result, FN tunneling can occur in all memory cell transistors MT within one block BLK. Therefore, electrons can be extracted from the charge storage films 32b of all the memory cell transistors MT in the block BLK to be erased.
  • FIGS. 13 to 19 shows an example of a cross-sectional structure during manufacturing of the memory cell array according to the embodiment.
  • the cross-sectional structures illustrated in FIGS. 13-16 show regions corresponding to FIG.
  • the cross-sectional structures illustrated in FIGS. 17-19 show regions corresponding to FIG.
  • An example of the manufacturing process of the laminated wiring structure in the memory cell array 16 in the memory device 3 will be described below.
  • a laminated structure including sacrificial members SM is formed. Specifically, an insulator layer 30 is formed on the semiconductor substrate 20 . Laminated structures corresponding to layers L0 to L3 are laminated in this order on the insulator layer 30 . Each of the portions corresponding to the layers L0 to L3 of the laminated structure is formed by laminating the semiconductor layer 21, the insulator layer 31, the sacrificial member SM, and the insulator layer 33 in this order.
  • the laminated semiconductor layers 21 and the end portions of the sacrificial member SM are processed stepwise in the lead regions HA1 and HA2. After that, the step portions in the lead regions HA1 and HA2 are filled with the insulator layer INS.
  • the upper surface of the laminated structure is planarized, for example, by CMP (Chemical Mechanical Polishing).
  • a mask having openings corresponding to the source pillars SP is formed by photolithography or the like. Then, as shown in FIG. 15, anisotropic etching is performed using the mask to form a hole H1 penetrating through the laminated structure. At the bottom of the hole H1, for example, the insulator layer 30 is exposed. A hole H1 corresponds to the source pillar SP. RIE (Reactive Ion Etching), for example, is used to form the holes H1 in this step.
  • RIE Reactive Ion Etching
  • the hole H1 is filled with the semiconductor film 40.
  • the semiconductor film 40 formed on the upper surface of the laminated structure by, for example, CMP, surfaces corresponding to the upper ends of the holes H1 are exposed. After that, an N-type impurity is implanted into the upper portion of the semiconductor film 40 . Thereby, the semiconductor portion 40a is formed.
  • a plurality of slits H2 are formed. Specifically, first, a mask having openings corresponding to the members SLTa and SLTb is formed by photolithography or the like. Then, by anisotropic etching using the mask, for example slits H2 are formed through the layered structure. As a result, the laminated structure is divided into structures corresponding to the string units SU. RIE, for example, is used to form the slits H2 in this step.
  • the sacrificial member SM is selectively removed through the slit H2 by wet etching using hot phosphoric acid or the like.
  • the laminated structure from which the sacrificial member SM has been removed is supported by a plurality of source pillars SP.
  • the tunnel insulating film 32a, the charge storage film 32b, the block insulating film 32c, and the conductor are buried in this order through the slit H2 in the space from which the sacrificial member SM has been removed.
  • CVD Chemical Vapor Deposition
  • the conductor is removed by an etch-back process out of the laminated film 32 and the conductor formed inside the slit H2.
  • conductors adjacent in the Z direction are separated into a plurality of conductor layers 22 for each layer L.
  • the conductor layer 22 formed in this step may contain a barrier metal.
  • tungsten is formed after titanium nitride is formed as a barrier metal.
  • the slits H2 are filled with the insulator films 50 and 51.
  • the insulator films 50 and 51 function as members SLTa and SLTb, respectively.
  • a laminated wiring structure in the memory cell array 16 is formed by the manufacturing process described above. Note that the manufacturing process described above is merely an example, and is not limited to this. For example, other processes may be inserted between each manufacturing process, or some processes may be omitted or integrated. Further, each manufacturing process may be replaced within a possible range.
  • Each layer L of the laminated wiring structure LS includes a semiconductor layer 21 and a conductor layer 22 that are separated from each other in the Z direction.
  • a block insulating film 32 c is provided to cover the conductor layer 22 .
  • a charge storage film 32b is provided to cover block insulating film 32c.
  • a tunnel insulating film 32a is provided to cover charge storage film 32b.
  • a semiconductor film 40 extending in the Z direction is provided so as to penetrate the laminated wiring structure LS. In each layer L, the semiconductor film 40 is in contact with the semiconductor layer 21 and crosses the conductor layer 22 . Thereby, the portions where the semiconductor film 40 and each layer L intersect can function as the memory cell transistors MT. Therefore, the memory cell transistors MT can be stacked in the Z direction. Therefore, the memory capacity can be increased while suppressing an increase in chip size.
  • the first end of memory cell transistor MT0 is electrically connected to bit line BL0, for example.
  • a first end of the memory cell transistor MT1 and a second end of the memory cell transistor MT0 are electrically connected to, for example, the bit line BL1.
  • a first end of the memory cell transistor MT2 and a second end of the memory cell transistor MT1 are electrically connected to, for example, the bit line BL2.
  • a first end of the memory cell transistor MT3 and a second end of the memory cell transistor MT2 are electrically connected to, for example, the bit line BL3.
  • a second end of memory cell transistor MT3 is electrically connected to source line SL.
  • the memory cell array 16 is mainly composed of a laminated wiring structure and pillars penetrating the laminated wiring structure. Such a structure has many similarities with the structure of a memory cell array of a NAND flash memory. As a result, the memory device according to this embodiment can be manufactured using the NAND flash memory manufacturing technology. Therefore, an increase in manufacturing load of the memory device 3 can be suppressed.
  • the memory cell transistor MT stores data by changing the threshold voltage according to the charge accumulation in the charge accumulation film 32b
  • the present invention is not limited to this.
  • the memory cell transistor MT may store data by changing the threshold voltage according to the change in the direction of polarization of the ferroelectric.
  • FIG. 20 is a cross-sectional view showing an example of a cross-sectional structure of a memory cell array according to a modification.
  • FIG. 20 corresponds to FIG. 5 in the embodiment.
  • memory cell array 16 includes laminated film 32A instead of laminated film 32 .
  • the laminated film 32A includes a gate insulating film 32d and a ferroelectric film 32e.
  • the laminated film 32A covers the conductor layer 22.
  • a ferroelectric film 32 e is provided on the conductor layer 22 .
  • the ferroelectric film 32e includes, for example, a perovskite ferroelectric material or an organic polymer ferroelectric material.
  • Perovskite-based ferroelectric materials include, for example, at least one of lead zirconate titanate (PZT) and strontium bismuthate tantalate (SBT).
  • Organic polymeric ferroelectric materials include, for example, polyvinylidene fluoride trifluoroethylene (P(VDF-TrFE)).
  • a gate insulating film 32d is provided on the ferroelectric film 32e.
  • the gate insulating film 32d contains, for example, silicon oxide.
  • a portion of the gate insulating film 32 d below the conductor layer 22 is in contact with the insulator layer 31 .
  • a portion of the gate insulating film 32 d above the conductor layer 22 is in contact with the insulator layer 33 .
  • a portion of the gate insulating film 32 d that has the same height as the conductor layer 22 is in contact with the semiconductor film 40 .
  • the memory cell transistor MT can function as a FEFET (Ferro-Electric Field Effect Transistor). That is, the memory device 3 can function as FeRAM (Ferroelectric Random Access Memory).
  • FEFET Ferro-Electric Field Effect Transistor
  • FIG. 20 describes the case where the laminated film 32A includes the gate insulating film 32d, the present invention is not limited to this.
  • the laminated film 32A may be composed only of the ferroelectric film 32e.
  • the source pillar SP contains the N-type impurity at a concentration lower than that of the bit line BL has been described, but the present invention is not limited to this.
  • the source pillar SP may not contain impurities (non-doped).
  • the source pillar SP may contain a P-type impurity such as boron (B) from the viewpoint of threshold voltage adjustment.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

メモリの集積度を向上させる。 一実施形態のメモリデバイスは、第1半導体層、第1導電体層、第2半導体層、及び第2導電体層と、第1半導体膜と、第1メモリ膜と、第2メモリ膜と、を備える。第1半導体層、第1導電体層、第2半導体層、及び第2導電体層は、第1方向に互いに離れてこの順に並ぶ。第1半導体膜は、第1方向に延び、第1半導体層及び第2半導体層と接し、第1導電体層及び第2導電体層と交差する。第1メモリ膜は、第1導電体層と第1半導体膜との間に設けられる。第2メモリ膜は、第2導電体層と第1半導体膜との間に設けられる。

Description

メモリデバイス
 実施形態は、メモリデバイスに関する。
 データを不揮発に記憶することが可能なメモリデバイスとして、NORフラッシュメモリが知られている。NORフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために、3次元のメモリ構造が検討されている。
米国特許出願公開第2020/0219572号明細書
 メモリの集積度を向上させる。
 実施形態のメモリデバイスは、第1方向に互いに離れてこの順に並ぶ第1半導体層、第1導電体層、第2半導体層、及び第2導電体層と、上記第1方向に延び、上記第1半導体層及び上記第2半導体層と接し、上記第1導電体層及び上記第2導電体層と交差する第1半導体膜と、上記第1導電体層と上記第1半導体膜との間に設けられた第1メモリ膜と、上記第2導電体層と上記第1半導体膜との間に設けられた第2メモリ膜と、を備える。
実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図。 実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係るメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。 実施形態に係るメモリセルアレイの断面構造の一例を示す、図4のV-V線に沿った断面図。 実施形態に係るメモリセルアレイが備えるメモリセルトランジスタの断面構造の一例を示す、図5のVI-VI線に沿った断面図。 実施形態に係るメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態に係るメモリセルアレイの断面構造の一例を示す、図7のVIII-VIII線に沿った断面図。 実施形態に係るメモリデバイスにおける書込み動作で各種配線に印加される電圧の一例を示す回路図。 実施形態に係るメモリデバイスにおける読出し動作で各種配線に印加される電圧の一例を示す回路図。 実施形態に係るメモリデバイスにおける消去動作で各種配線に印加される電圧の第1例を示す回路図。 実施形態に係るメモリデバイスにおける消去動作で各種配線に印加される電圧の第2例を示す回路図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す断面図。 変形例に係るメモリセルアレイの断面構造の一例を示す断面図。
 以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
 なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
 [実施形態]
 1. 構成
 1.1 メモリシステム
 実施形態に係るメモリシステムの構成について説明する。
 図1は、実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム1は、記憶装置である。メモリシステム1は、データの書込み動作、及び読出し動作を実行する。メモリシステム1は、メモリコントローラ2及びメモリデバイス3を含む。
 メモリコントローラ2は、例えば、SoC(system-on-a-chip)のような集積回路で構成される。メモリコントローラ2は、外部の図示せぬホスト機器からの要求に基づいて、メモリデバイス3を制御する。具体的には、例えば、書込み動作に際して、メモリコントローラ2は、書き込むデータをメモリデバイス3に送信する。読出し動作に際して、メモリコントローラ2は、メモリデバイス3から読み出されたデータを受信する。また、メモリコントローラ2は、メモリデバイス3を制御する。具体的には、例えば、メモリコントローラ2は、メモリデバイス3内の或る記憶領域に書き込まれたデータを、別の記憶領域に書き換えた後、消去する。
 メモリデバイス3は、不揮発性メモリである。メモリデバイス3は、例えば、NORフラッシュメモリである。メモリデバイス3は、不揮発にデータを記憶する。
 1.2 メモリデバイス
 引き続き、図1に示すブロック図を参照して、実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス3は、入出力回路11、レジスタ12、シーケンサ13、電圧生成回路14、ドライバセット15、メモリセルアレイ16、ロウデコーダ17、及びセンスアンプモジュール18を備える。
 入出力回路11は、メモリコントローラ2との間で、各種信号を送受信する。入出力回路11が送受信する信号は、例えば、コマンドCMD、アドレスADD、及びデータDATを含む。コマンドCMDは、メモリコントローラ2がメモリデバイス3に指示する動作を特定する。アドレスADDは、メモリデバイス3における記憶領域を特定する。データDATは、メモリデバイス3に書き込まれるデータ(書込みデータ)、又はメモリデバイス3から読み出されたデータ(読出しデータ)を含む。
 入出力回路11は、アドレスADD及びコマンドCMD、並びに書込みデータDATを、それぞれレジスタ12及びセンスアンプモジュール18に送信する。入出力回路11は、読出しデータDATを、センスアンプモジュール18から受信する。
 レジスタ12は、アドレスADD、及びコマンドCMDを記憶する。
 シーケンサ13は、レジスタ12に記憶されたコマンドCMDに基づき、メモリデバイス3全体の動作を制御する。
 電圧生成回路14は、書込み動作、読出し動作、消去動作等で使用される電圧を生成する。
 ドライバセット15は、電圧生成回路14によって生成された電圧を、メモリセルアレイ16、ロウデコーダ17、及びセンスアンプモジュール18に供給する。
 メモリセルアレイ16は、複数のブロックBLK、並びに複数のビット線、複数のソース線、及び複数のワード線を含む。図1の例では、メモリセルアレイ16が4つのブロックBLK0、BLK1、BLK2、及びBLK3を含む場合が示される。ブロックBLKは、例えば、メモリセルアレイ16内の所定のデータ容量に対応する記憶領域である。各ブロックBLKは、複数のメモリセルトランジスタを含む。各メモリセルトランジスタは、ビット線、ソース線、及びワード線を選択することによって特定される。メモリセルアレイ16の詳細な構成については後述する。
 ロウデコーダ17は、レジスタ12内のアドレスADDに基づいて、ブロックBLK0~BLK3のいずれかを選択する。ロウデコーダ17は、レジスタ12内のアドレスADDに基づいて、選択されたブロックBLKにおけるワード線を更に選択する。
 センスアンプモジュール18は、レジスタ12内のアドレスADDに基づいて、ビット線及びソース線の組を選択する。センスアンプモジュール18は、書込み動作において、選択されたビット線を介して、書込みデータDATをメモリセルアレイ16に転送する。センスアンプモジュール18は、読出し動作において、選択されたビット線を介して、メモリセルトランジスタの閾値電圧をセンスする。そして、センスアンプモジュール18は、センス結果に基づいて、読出しデータDATを生成する。
 1.3 メモリセルアレイの回路構成
 図2は、実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図2では、メモリセルアレイ16に含まれる複数のブロックBLKのうちの1個のブロックBLKが示される。図2に示すように、メモリセルアレイ16は、例えば、4本のワード線WL0~WL3、(m+1)本のソース線SL0~SLm、及び16本のビット線BL0~BL15に接続される(mは、2以上の整数)。なお、図2では、mが2以上の場合について示しているが、これに限られず、0又は1でもよい。
 ブロックBLKは、複数のストリングユニットSUを含む。各ストリングユニットSUは、複数のNORストリングNSを含む。各NORストリングNSは、複数のメモリセルトランジスタMTを含む。各メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を含む。各メモリセルトランジスタMTは、データを不揮発に記憶する。図2では、各ブロックBLKが4個のストリングユニットSU0~SU3を含み、各ストリングユニットSUが(m+1)個のNORストリングNS0~NSmを含み、各NORストリングNSが4個のメモリセルトランジスタMT0~MT3を含む場合が示される。
 各NORストリングNSにおいて、メモリセルトランジスタMT0~MT3は、直列接続される。各メモリセルトランジスタMTの第1端は、対応するビット線BLに接続される。
 具体的には、ストリングユニットSU0において、各メモリセルトランジスタMT0の第1端は、ビット線BL0に共通接続される。ストリングユニットSU0において、各メモリセルトランジスタMT1の第1端及び各メモリセルトランジスタMT0の第2端は、ビット線BL1に共通接続される。ストリングユニットSU0において、各メモリセルトランジスタMT2の第1端及び各メモリセルトランジスタMT1の第2端は、ビット線BL2に共通接続される。ストリングユニットSU0において、各メモリセルトランジスタMT3の第1端及び各メモリセルトランジスタMT2の第2端は、ビット線BL3に共通接続される。
 ストリングユニットSU1において、各メモリセルトランジスタMT0の第1端は、ビット線BL4に共通接続される。ストリングユニットSU1において、各メモリセルトランジスタMT1の第1端及び各メモリセルトランジスタMT0の第2端は、ビット線BL5に共通接続される。ストリングユニットSU1において、各メモリセルトランジスタMT2の第1端及び各メモリセルトランジスタMT1の第2端は、ビット線BL6に共通接続される。ストリングユニットSU1において、各メモリセルトランジスタMT3の第1端及び各メモリセルトランジスタMT2の第2端は、ビット線BL7に共通接続される。
 ストリングユニットSU2において、各メモリセルトランジスタMT0の第1端は、ビット線BL8に共通接続される。ストリングユニットSU2において、各メモリセルトランジスタMT1の第1端及び各メモリセルトランジスタMT0の第2端は、ビット線BL9に共通接続される。ストリングユニットSU2において、各メモリセルトランジスタMT2の第1端及び各メモリセルトランジスタMT1の第2端は、ビット線BL10に共通接続される。ストリングユニットSU2において、各メモリセルトランジスタMT3の第1端及び各メモリセルトランジスタMT2の第2端は、ビット線BL11に共通接続される。
 ストリングユニットSU3において、各メモリセルトランジスタMT0の第1端は、ビット線BL12に共通接続される。ストリングユニットSU3において、各メモリセルトランジスタMT1の第1端及び各メモリセルトランジスタMT0の第2端は、ビット線BL13に共通接続される。ストリングユニットSU3において、各メモリセルトランジスタMT2の第1端及び各メモリセルトランジスタMT1の第2端は、ビット線BL14に共通接続される。ストリングユニットSU3において、各メモリセルトランジスタMT3の第1端及び各メモリセルトランジスタMT2の第2端は、ビット線BL15に共通接続される。
 また、各NORストリングNSは、対応するソース線SLに接続される。
 具体的には、各ストリングユニットSUのNORストリングNS0のメモリセルトランジスタMT3の第2端は、ソース線SL0に共通接続される。各ストリングユニットSUのNORストリングNS1のメモリセルトランジスタMT3の第2端は、ソース線SL1に共通接続される。各ストリングユニットSUのNORストリングNSmのメモリセルトランジスタMT3の第2端は、ソース線SLmに共通接続される。
 また、各NORストリングNSにおいて、各メモリセルトランジスタMTは、対応するワード線WLに接続される。
 具体的には、各ストリングユニットSUの各NORストリングNSのメモリセルトランジスタMT0のゲートは、ワード線WL0に共通接続される。各ストリングユニットSUの各NORストリングNSのメモリセルトランジスタMT1のゲートは、ワード線WL1に共通接続される。各ストリングユニットSUの各NORストリングNSのメモリセルトランジスタMT2のゲートは、ワード線WL2に共通接続される。各ストリングユニットSUの各NORストリングNSのメモリセルトランジスタMT3のゲートは、ワード線WL3に共通接続される。
 以上のような構成がブロックBLK毎に繰り返される。ワード線WL0~WL3及びビット線BL0~BL15は、例えば、ブロックBLK毎に独立に設けられる。ソース線SL0~SLmは、例えば、ブロックBLK間で共有される。
 なお、実施形態に係るメモリデバイス3が備えるメモリセルアレイ16の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックBLKが含むストリングユニットSUの個数は、任意の個数に設計され得る。各ストリングユニットSUが含むNORストリングNSの個数は、任意の個数に設計されうる。各NORストリングNSが含むメモリセルトランジスタMTの個数は、任意の個数に設計され得る。
 1.4 メモリセルアレイの構造
 以下に、実施形態に係るメモリデバイスが備えるメモリセルアレイの構造の一例について説明する。なお、以下で参照される図面において、X方向はワード線WL及びビット線BLの延伸方向に対応する。Y方向はソース線SLの延伸方向に対応する。Z方向はメモリデバイス3の形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
 1.4.1 平面レイアウトの概要
 図3は、実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図3では、4個のブロックBLK0~BLK3に対応する領域が示される。図3に示すように、メモリセルアレイ16は、積層配線構造、並びに複数の部材SLTa及びSLTbを含む。
 積層配線構造は、ワード線WL及びビット線BLを含む複数の配線が積層された構造体である。積層配線構造の平面レイアウトは、例えば、X方向において、メモリ領域MA、並びに引出領域HA1及びHA2に分割される。メモリ領域MAは、積層配線構造のうち、複数のNORストリングNSが形成される領域である。引出領域HA1及びHA2は、複数のワード線WLとロウデコーダ17との間の接続、及び複数のビット線BLとセンスアンプモジュール18との間の接続に使用される領域である。引出領域HA1及びHA2は、メモリ領域MAを挟む。
 複数の部材SLTaの各々は、X方向に沿って延びる板状の絶縁体である。複数の部材SLTaは、Y方向に並ぶ。各部材SLTaは、メモリ領域MA並びに引出領域HA1及びHA2を横切るように積層配線構造を分断する。2個の部材SLTaによって分断された積層配線構造が、1個のブロックBLKに対応する。
 複数の部材SLTbの各々は、X方向に沿って延びる板状の絶縁体である。隣り合う2個の部材SLTaの間において、3個の部材SLTbがY方向に並ぶ。各部材SLTaは、メモリ領域MA並びに引出領域HA1及びHA2を横切るように積層配線構造を分断する。2個の部材SLTb、又は1個の部材SLTa及び1個の部材SLTbによって分断された積層配線構造が、1個のストリングユニットSUに対応する。
 以上で説明されたメモリセルアレイ16の平面レイアウトが、Y方向に繰り返し配置される。なお、メモリセルアレイ16の平面レイアウトは、上述した平面レイアウトに限定されない。例えば、2個の部材SLTaの間に配置される部材SLTbの数は、1個のブロックBLKに含まれるストリングユニットSUの数に応じて変更される。
 1.4.2 メモリ領域
 次に、実施形態に係るメモリセルアレイのメモリ領域における構成について説明する。
 1.4.2.1 平面レイアウト
 図4は、実施形態に係るメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図である。図4では、メモリ領域MAのうち、1個のブロックBLK(すなわちストリングユニットSU0~SU3)と、当該ブロックBLKを挟む2個の部材SLTaと、を含む領域の一部が示される。図4に示すように、メモリ領域MAにおいて、メモリセルアレイ16は、複数のソースピラーSP、複数のコンタクトCVa、及び複数のソース線SLを含む。
 ソースピラーSPは、例えば、積層配線構造内に設けられた柱状の構造体である。各ソースピラーSPは、1個のNORストリングNSとして機能する。複数のソースピラーSPは、例えば、隣り合う2個の部材SLTaの間の領域においてマトリクス状に配置される。具体的には、1個のブロックBLKにおいて、X方向に並ぶ複数のソースピラーSPが、Y方向に4列に並ぶ。そして、隣り合う2列のソースピラーSPの間に、部材SLTbが配置される。
 複数のソース線SLは、X方向に並ぶ。各ソース線SLは、Y方向に延びる。各ソース線SLは、平面視において、ストリングユニットSU毎に、少なくとも1個のソースピラーSPと重なるように配置される。図4の例では、平面視において、1本のソース線SLが、ストリングユニットSU毎に1個のソースピラーSPと重なるように配置される場合が示される。ソースピラーSPと、平面視において当該ソースピラーSPと重なるように配置されるソース線SLとの間は、コンタクトCVaを介して接続される。
 1.4.2.2 断面構造
 図5は、実施形態に係るメモリセルアレイのメモリ領域における断面構造の一例を示す、図4のV-V線に沿った断面図である。図5では、ストリングユニットSU0~SU2のYZ面に沿った断面構造が示される。図5に示すように、メモリ領域MAにおいて、メモリセルアレイ16は、半導体基板20、絶縁体層30及びINS、積層配線構造LS、複数の半導体膜40、複数の導電体層41及び42、並びに複数の絶縁体膜50及び51を更に含む。
 半導体基板20は、例えばシリコン基板である。半導体基板20の上面上には、絶縁体層30が設けられる。絶縁体層30は、例えば、酸化シリコンを含む。半導体基板20及び絶縁体層30には、例えば、ロウデコーダ17及びセンスアンプモジュール18等に使用される回路が形成される。
 絶縁体層30の上面上には、積層配線構造LSが設けられる。積層配線構造LSを構成する各層は、XY平面に沿って広がった板状の構造を有する。積層配線構造LSは、複数の絶縁体膜50及び51の各々によって分断される。
 複数の絶縁体膜50及び51の各々は、XZ平面に沿って広がった板状の絶縁体である。複数の絶縁体膜50及び51の各々は、例えば、酸化シリコンを含む。絶縁体膜50及び51はそれぞれ、部材SLTa及びSLTbとして使用される。
 複数の半導体膜40の各々は、Z方向に延びる柱状の半導体である。複数の半導体膜40の各々は、例えば、リン(P)又はヒ素(As)等のN型不純物を含むポリシリコンを含む。複数の半導体膜40の各々は、積層配線構造LSを貫通する。複数の半導体膜40の各々の下端は、絶縁体層30に達する。半導体膜40は、ソースピラーSPとして使用される。
 各半導体膜40の上部には、半導体部40aが形成される。半導体部40aは、N型不純物を含むポリシリコンを含む。半導体部40aにおけるN型不純物の濃度は、半導体膜40におけるN型不純物の濃度よりも高い。
 複数の半導体膜40の各々の上面上には、導電体層41が設けられる。導電体層41は、Z方向に延びる。導電体層41は、コンタクトCVaとして使用される。導電体層41と半導体部40aとの間は、オーミック接合によって電気的な抵抗が低減される。
 各導電体層41の上面上には、対応する1個の導電体層42が接する。導電体層42は、Y方向に延びる。導電体層42は、ソース線SLとして使用される。1個の導電体層42は、部材SLTa及びSLTbによって区切られた空間のそれぞれにおいて、1個のコンタクトCVaと接する。導電体層41及び42は、絶縁体層INSによって覆われる。
 次に、積層配線構造LSの詳細について説明する。
 積層配線構造LSは、4層のレイヤL0、L1、L2、及びL3を含む。4層のレイヤL0~L3は、この順に積層される。4層のレイヤL0~L3は、互いに同等の構造を有する。4層のレイヤL0~L3の各々は、半導体層21、導電体層22、絶縁体層31及び33、並びに積層膜32を含む。積層膜32は、トンネル絶縁膜32a、電荷蓄積膜32b、及びブロック絶縁膜32cを含む。
 半導体層21は、例えば、リン又はヒ素等のN型不純物を含むポリシリコンを含む。半導体層21に含まれるN型不純物の濃度は、半導体膜40に含まれるN型不純物の濃度以上である。上述の通り、半導体層21は、絶縁体膜50及び51によって、ストリングユニットSU毎に分断される。このため、各レイヤLの半導体層21は、ストリングユニットSU0~SU3に対応する部分毎に、それぞれ半導体層21_0、21_1、21_2、及び21_3に分断される。
 後述する引出領域HA1及びHA2において、各レイヤLの半導体層21_0~21_3は、対応するビット線BLと電気的に接続される。具体的には、レイヤL0の半導体層21_0~21_3はそれぞれ、ビット線BL0、BL4、BL8、及びBL12と電気的に接続される。レイヤL1の半導体層21_0~21_3はそれぞれ、ビット線BL1、BL5、BL9、及びBL13と電気的に接続される。レイヤL2の半導体層21_0~21_3はそれぞれ、ビット線BL2、BL6、BL10、及びBL14と電気的に接続される。レイヤL3の半導体層21_0~21_3はそれぞれ、ビット線BL3、BL7、BL11、及びBL15と電気的に接続される。
 半導体層21の上面上に、絶縁体層31が設けられる。絶縁体層31は、例えば、酸化シリコンを含む。
 絶縁体層31の上方に、絶縁体層33が設けられる。絶縁体層33は、例えば、酸化シリコンを含む。
 絶縁体層31と絶縁体層33との間に、導電体層22及び積層膜32が設けられる。導電体層22は、例えば、タングステンを含む。上述の通り、導電体層22は、絶縁体膜50及び51によって、ストリングユニットSU毎に分断される。このため、各レイヤLの導電体層22は、ストリングユニットSU0~SU3に対応する部分毎に、それぞれ導電体層22_0、22_1、22_2、及び22_3に分断される。
 各レイヤLの導電体層22_0~22_3は、後述する引出領域HA1及びHA2において同一のワード線WLと電気的に接続される。具体的には、レイヤL0の導電体層22_0~22_3は、ワード線WL0と電気的に接続される。レイヤL1の導電体層22_0~22_3は、ワード線WL1と電気的に接続される。レイヤL2の導電体層22_0~22_3は、ワード線WL2と電気的に接続される。レイヤL3の導電体層22_0~22_3は、ワード線WL3と電気的に接続される。
 積層膜32は、導電体層22を覆う。具体的には、導電体層22上に、ブロック絶縁膜32cが設けられる。ブロック絶縁膜32cは、例えば、酸化シリコンを含む。
 ブロック絶縁膜32c上に、電荷蓄積膜32bが設けられる。電荷蓄積膜32bは、例えば、窒化シリコンを含む。
 電荷蓄積膜32b上に、トンネル絶縁膜32aが設けられる。トンネル絶縁膜32aは、例えば、酸化シリコンを含む。トンネル絶縁膜32aのうち、導電体層22より下方の部分は、絶縁体層31に接する。トンネル絶縁膜32aのうち、導電体層22より上方の部分は、絶縁体層33に接する。トンネル絶縁膜32aのうち、導電体層22と同じ高さの部分は、半導体膜40に接する。
 図6は、実施形態に係る積層配線構造及びソースピラーの断面構造の一例を示す、図5のVI-VI線に沿った断面図である。より具体的には、図6は、半導体基板20の表面に平行且つ導電体層22を含む層における積層配線構造LS及びソースピラーSPの断面構造を示す。
 導電体層22を含む断面において、トンネル絶縁膜32aは、半導体膜40の側面を囲む。電荷蓄積膜32bは、トンネル絶縁膜32aの側面を囲む。ブロック絶縁膜32cは、電荷蓄積膜32bの側面を囲む。導電体層22は、ブロック絶縁膜32cの側面を囲む。このように、半導体膜40の直径は、2個の部材SLTbとの間、又は部材SLTaと部材SLTbとの間における積層配線構造LSのY方向に沿った幅よりも短い。
 以上のような構成を有するレイヤL0~L3がこの順にZ方向に積層されることにより、積層配線構造LSが形成される。半導体膜40と、積層配線構造LSのレイヤL0~L3とが交差した部分がそれぞれ、メモリセルトランジスタMT0~MT3として機能する。具体的には、半導体膜40のうちレイヤL0~L3の導電体層22及び積層膜32と交差した部分がそれぞれ、メモリセルトランジスタMT0~MT3のチャネルとして機能する。半導体膜40のうちレイヤL0~L3の半導体層21及び絶縁体層31と交差した部分がそれぞれ、メモリセルトランジスタMT0~MT3の第1端として機能する。半導体膜40のうち絶縁体層33と交差する部分が、メモリセルトランジスタMT0~MT3の第2端として機能する。電荷蓄積膜32bに蓄積される電荷に応じて、対応するメモリセルトランジスタMTの閾値電圧が変化する。これにより、各メモリセルトランジスタMTは、データを記憶することができる。すなわち、電荷蓄積膜32bは、対応するメモリセルトランジスタMTのメモリ膜として機能する。
 1.4.3 引出領域
 次に、実施形態に係るメモリセルアレイの引出領域における構成について説明する。
 1.4.3.1 平面レイアウト
 実施形態に係るメモリセルアレイでは、引出領域HA1におけるブロックBLKの構造と、引出領域HA2におけるブロックBLKの構造とは、類似している。具体的には、例えば、引出領域HA1におけるブロックBLKの平面レイアウトは、引出領域HA2におけるブロックBLKの構造をX方向及びY方向のそれぞれに反転させた平面レイアウトと同様である。以下では、引出領域HA1におけるブロックBLKの平面レイアウトについて説明する。
 図7は、実施形態に係るメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図である。図7では、引出領域HA1における1個のブロックBLK0に対応する領域に加え、近傍のメモリ領域MAの一部も示される。
 引出領域HA1において、複数のワード線WL及び複数のビット線BLのそれぞれは、積層配線構造LSのうち上層の配線層(半導体層21及び導電体層22)と重ならない部分(テラス部分)を有する。また、引出領域HA1において、メモリセルアレイ16は、複数のコンタクトCVb及びCVc、複数のワード線WL0~WL3、並びに複数のビット線BL0~BL15を含む。
 テラス部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。具体的には、レイヤL0の半導体層21、レイヤL0の導電体層22、レイヤL1の半導体層21、レイヤL1の導電体層22、レイヤL2の半導体層21、レイヤL2の導電体層22、レイヤL3の半導体層21、及びレイヤL3の導電体層22の各々の間に段差が設けられる。図7の例では、上述の段差がX方向に沿って階段状に設けられる場合が示される。
 レイヤL0~L3の導電体層22_0~22_3のテラス部分の上面上にはそれぞれ、複数のコンタクトCVbが設けられる。レイヤL0の導電体層22_0~22_3に対応する複数のコンタクトCVbは、ワード線WL0に共通接続される。レイヤL1の導電体層22_0~22_3に対応する複数のコンタクトCVbは、ワード線WL1に共通接続される。レイヤL2の導電体層22_0~22_3に対応する複数のコンタクトCVbは、ワード線WL2に共通接続される。レイヤL3の導電体層22_0~22_3に対応する複数のコンタクトCVbは、ワード線WL3に共通接続される。複数のワード線WLは、X方向に並ぶ。各ワード線WLは、Y方向に延びる。
 また、レイヤL0~L3の半導体層21_0~21_3のテラス部分の上面上にはそれぞれ、複数のコンタクトCVcが設けられる。レイヤL0~L3の半導体層21_0に対応する複数のコンタクトCVcはそれぞれ、ビット線BL0~BL3に接続される。レイヤL0~L3の半導体層21_1に対応する複数のコンタクトCVcはそれぞれ、ビット線BL4~BL7に接続される。レイヤL0~L3の半導体層21_2に対応する複数のコンタクトCVcはそれぞれ、ビット線BL8~BL11に接続される。レイヤL0~L3の半導体層21_3に対応する複数のコンタクトCVcはそれぞれ、ビット線BL12~BL15に接続される。複数のビット線BLは、Y方向に並ぶ。各ビット線BLは、X方向に延びる。
 1.4.3.2 断面構造
 図8は、実施形態に係るメモリセルアレイの引出領域における断面構造の一例を示す、図7のVIII-VIII線に沿った断面図である。つまり、図8では、ストリングユニットSU0のXZ面に沿った断面構造が示される。図8に示すように、引出領域HA1において、メモリセルアレイ16は、複数の導電体層43~46を更に含む。
 複数の導電体層43はそれぞれ、レイヤL0~L3の導電体層22のテラス部分の上面上に設けられる。各導電体層43は、コンタクトCVbとして使用される。
 レイヤL0~L3にそれぞれ対応する複数の導電体層43の上面上にはそれぞれ、複数の導電体層44が設けられる。レイヤL0~L3に対応する複数の導電体層44はそれぞれ、ワード線WL0~WL3として使用される。
 複数の導電体層45はそれぞれ、レイヤL0~L3の半導体層21のテラス部分の上面上に設けられる。各導電体層45は、コンタクトCVcとして使用される。
 レイヤL0~L3にそれぞれ対応する複数の導電体層45の上面上にはそれぞれ、複数の導電体層46が設けられる。ストリングユニットSU0のレイヤL0~L3に対応する複数の導電体層46はそれぞれ、ビット線BL0~BL3として使用される。図8に図示されないが、ストリングユニットSU1のレイヤL0~L3に対応する複数の導電体層46はそれぞれ、ビット線BL4~BL7として使用される。ストリングユニットSU2のレイヤL0~L3に対応する複数の導電体層46はそれぞれ、ビット線BL8~BL11として使用される。ストリングユニットSU3のレイヤL0~L3に対応する複数の導電体層46はそれぞれ、ビット線BL12~BL15として使用される。
 2. 動作
 2.1 書込み動作
 実施形態に係るメモリデバイスにおける書込み動作について説明する。
 図9は、実施形態に係るメモリデバイスにおける書込み動作の一例を示す回路図である。図9では、ストリングユニットSU2のNORストリングNS1のメモリセルトランジスタMT1を書込み対象(Write Target)とする場合においてワード線WL、ビット線BL、及びソース線SLに印加される電圧の一例が示される。すなわち、図9では、書込み対象を特定する選択ワード線WL、選択ビット線BL、及び選択ソース線SLはそれぞれ、WL1、BL9、及びSL1である場合が示される。
 図9に示すように、選択ワード線WL1には、電圧VPGMが印加される。電圧VPGMは、メモリセルトランジスタMTの電荷蓄積膜32bに電荷を注入し得る高電圧である。電圧VPGMは、例えば、12Vである。電圧VPGMは、データが書き込まれているか否かによらず、メモリセルトランジスタMTをオン状態にする。なお、メモリセルトランジスタMTへの電荷の注入は、例えば、CHE(Channel Hot Electron)方式が適用される。
 書込み対象よりもソース側のメモリセルトランジスタMTに接続された全てのワード線WL(非選択ワード線WL2及びWL3)には、電圧VPASSが印加される。電圧VPASSは、データが書き込まれているか否かによらず、メモリセルトランジスタMTをオン状態にする。電圧VPASSは、メモリセルトランジスタMTの電荷蓄積膜32bに電荷が注入されない電圧である。すなわち、電圧VPASSは、電圧VPGMより低い。電圧VPASSは、例えば、5Vである。
 書込み対象よりもドレイン側のメモリセルトランジスタMTに接続された全てのワード線WL(非選択ワード線WL0)には、電圧VSSが印加される。電圧VSSは、接地電圧である。電圧VSSは、例えば、0Vである。
 選択ソース線SL1には、電圧VSSが印加される。
 選択ソース線SL1以外の全てのソース線SL(非選択ソース線SL0、及びSL2~SLm)には、電圧VS1が印加される。電圧VS1は、非選択ソース線SL0、及びSL2~SLmに接続された全てのメモリセルトランジスタMTのソース-ドレイン間電圧を低減させるための電圧である。電圧VS1は、当該メモリセルトランジスタMTに対する意図しない電荷の注入を発生させないために調整される。電圧VS1は、例えば、3V以上5V以下である。
 選択ビット線BL9には、電圧VD1が印加される。電圧VD1は、例えば、8Vである。これにより、書込み対象のソース-ドレイン間には、電位差|VD1-VSS|=8Vが印加される。このため、書込み対象の電荷蓄積膜32bに電荷を注入することができる。一方、選択ビット線BL9に接続された書込み対象でない全てのメモリセルトランジスタMT1のソース-ドレイン間には、電位差|VD1-VS1|=3~5Vが印加される。このように、電位差|VD1-VS1|が電位差|VD1-VSS|に対して低減されることにより、選択ビット線BL9に接続された書込み対象でない全てのメモリセルトランジスタMT1では、電荷の注入が抑制される。
 レイヤL1における選択ビット線BL9以外のビット線BL(非選択ビット線BL1、BL5、及びBL13)には、電圧VSSが印加される。これにより、選択ソース線SL1と、非選択ビット線BL1、BL5、又はBL13と、に接続された全てのメモリセルトランジスタMT1のソース-ドレイン間には、電位差|VSS-VSS|=0Vが印加される。このため、選択ソース線SL1と、非選択ビット線BL1、BL5、又はBL13と、に接続された全てのメモリセルトランジスタMT1では、電荷の注入が抑制される。また、非選択ソース線SL及び非選択ビット線BL1、BL5、又はBL13に接続された全てのメモリセルトランジスタMT1のソース-ドレイン間には、電位差|VS1-VSS|=3~5Vが印加される。このように、電位差|VS1-VSS|が電位差|VD1-VSS|に対して低減されることにより、非選択ソース線SL及び非選択ビット線BL1、BL5、又はBL13に接続された全てのメモリセルトランジスタMT1では、電荷の注入が抑制される。
 レイヤL0、L2、及びL3における全てのビット線(非選択ビット線BL0、BL2~BL4、BL6~BL8、BL10~BL12、BL14、及びBL15)には、VSS以上VS1以下の電圧が印加される。或いは、非選択ビット線BL0、BL2~BL4、BL6~BL8、BL10~BL12、BL14、及びBL15は、オープン状態としてもよい。これにより、書込み対象でないメモリセルトランジスタMTのソース-ドレイン間の電圧が意図しない高さになることが抑制される。
 2.2 読出し動作
 次に、実施形態に係るメモリデバイスにおける読出し動作について説明する。
 図10は、実施形態に係るメモリデバイスにおける読出し動作の一例を示す回路図である。図10では、ストリングユニットSU2のNORストリングNS1のメモリセルトランジスタMT1を読出し対象(Read Target)とする場合においてワード線WL、ビット線BL、及びソース線SLに印加される電圧の一例が示される。すなわち、図10では、図9と同様、読出し対象を特定する選択ワード線WL、選択ビット線BL、及び選択ソース線SLはそれぞれ、WL1、BL9、及びSL1である場合が示される。
 図10に示すように、選択ワード線WL1には、電圧VCGRが印加される。電圧VCGRは、データが書き込まれている場合にはメモリセルトランジスタMTをオフ状態とし、データが書き込まれていない場合にはメモリセルトランジスタMTをオン状態とする電圧である。
 読出し対象よりもソース側のメモリセルトランジスタMTに接続された全てのワード線WL(非選択ワード線WL2及びWL3)には、電圧VREADが印加される。電圧VREADは、データが書き込まれているか否かによらず、メモリセルトランジスタMTをオン状態にする。電圧VREADは、例えば、5Vである。
 読出し対象よりもドレイン側のメモリセルトランジスタMTに接続された全てのワード線WL(非選択ワード線WL0)には、電圧VSSが印加される。
 選択ソース線SL1には、電圧VSSが印加される。
 選択ソース線SL1以外の全てのソース線SL(非選択ソース線SL0、及びSL2~SLm)には、電圧VS2が印加される。電圧VS2は、例えば、1Vである。
 選択ビット線BL9には、電圧VS2が印加される。これにより、書込み対象のソース-ドレイン間には、電位差|VS2-VSS|=1Vが印加される。このため、読出し対象にデータが書き込まれていない場合には電位差|VS2-VSS|に応じた読出し電流を流すことができる。読出し対象にデータが書き込まれている場合には、読出し対象には読出し電流は流れない。一方、選択ビット線BL9に接続された読出し対象でない全てのメモリセルトランジスタMT1のソース-ドレイン間には、電位差|VS2-VS2|=0Vが印加される。これにより、選択ビット線BL9に接続された読出し対象でない全てのメモリセルトランジスタMT1に流れる電流が抑制される。このため、センスアンプモジュール18は、ビット線BL9を流れる読出し電流に基づき、読出し対象からデータを読み出すことができる。
 なお、選択ビット線BL9以外の全てのビット線BL(非選択ビット線BL0~BL8、及びBL9~BL13)には、電圧VSSが印加される。これにより、非選択ビット線BL0~BU8、及びBL10~BL13に接続された全てのメモリセルトランジスタMTのソース-ドレイン間には、電位差|VS2-VSS|=1Vが印加される。このため、非選択ビット線BL0~BL8、及びBL9~BL13には、電流が流れ得る。しかしながら、非選択ビット線BL0~BL8、及びBL9~BL13に流れる電流は、選択ビット線BL9を介して読出し対象に流れる読出し電流とは独立であるため、読出し動作に際して無視することができる。
 2.3 消去動作
 次に、実施形態に係るメモリデバイスにおける消去動作について説明する。
 2.3.1 第1例
 図11は、実施形態に係るメモリデバイスにおける消去動作の第1例を示す回路図である。図11では、各ストリングユニットSUのNORストリングNS1のメモリセルトランジスタMT1を消去対象(Erase Target)とする場合においてワード線WL、ビット線BL、及びソース線SLに印加される電圧の一例が示される。すなわち、図11では、消去対象を特定する選択ワード線WL、及び選択ソース線SLはそれぞれ、WL1、及びSL1である場合が示される。
 図11に示すように、選択ワード線WL1には、電圧VSSが印加される。選択ワード線WL1以外の全てのワード線WL(非選択ワード線WL0、WL2、及びWL3)には、電圧VERAが印加される。電圧VERAは、例えば、12Vである。なお、非選択ワード線WL0、WL2、及びWL3は、オープン状態としてもよい。
 選択ソース線SL1には、電圧VERAが印加される。選択ソース線SL1以外の全てのソース線SL(非選択ソース線SL0、及びSL2~SLm)には、電圧VSSが印加される。
 全てのビット線BL0~BL15は、オープン状態とされる。これにより、各ストリングユニットSUのNORストリングNS1のメモリセルトランジスタMT1において、FN(Fowler-Nordheim)トンネリングを発生させることができる。このため、消去対象である4個のメモリセルトランジスタMTの電荷蓄積膜32bから電子を引き抜くことができる。
 2.3.2 第2例
 図12は、実施形態に係るメモリデバイスにおける消去動作の第2例を示す回路図である。図12では、1個のブロックBLKを消去対象とする場合においてワード線WL、ビット線BL、及びソース線SLに印加される電圧の一例が示される。
 図12に示すように、全てのワード線WL0~WL3には、電圧VSSが印加される。全てのソース線SL0~SLmには、電圧VERAが印加される。全てのビット線BL0~BL15は、オープン状態とされる。これにより、1個のブロックBLK内の全てのメモリセルトランジスタMTにおいて、FNトンネリングを発生させることができる。このため、消去対象であるブロックBLK内の全てのメモリセルトランジスタMTの電荷蓄積膜32bから電子を引き抜くことができる。
 3. 製造方法
 図13~図19のそれぞれは、実施形態に係るメモリセルアレイの製造途中の断面構造の一例を示す。図13~16に図示された断面構造は、図5に対応する領域を示す。図17~図19に図示された断面構造は、図8に対応する領域を示す。以下に、メモリデバイス3における、メモリセルアレイ16内の積層配線構造の製造工程の一例について説明する。
 まず、図13に示すように、犠牲部材SMを含む積層構造が形成される。具体的には、半導体基板20上に、絶縁体層30が形成される。絶縁体層30上に、レイヤL0~L3に対応する積層構造がこの順に積層される。積層構造のレイヤL0~L3に対応する部分の各々は、半導体層21、絶縁体層31、犠牲部材SM、及び絶縁体層33が順に積層されて形成される。
 そして、図14に示すように、積層された半導体層21、及び犠牲部材SMの端部が、引出領域HA1及びHA2内で階段状に加工される。その後、引出領域HA1及びHA2内の階段部分が絶縁体層INSによって埋め込まれる。積層構造の上面は、例えばCMP(Chemical Mechanical Polishing)によって平坦化される。
 それから、フォトリソグラフィ等によって、ソースピラーSPに対応する領域が開口したマスクが形成される。そして、図15に示すように、当該マスクを用いた異方性エッチングによって、積層構造を貫通するホールH1が形成される。ホールH1の底部において、例えば、絶縁体層30が露出する。ホールH1は、ソースピラーSPに対応する。本工程におけるホールH1の形成には、例えば、RIE(Reactive Ion Etching)が使用される。
 図16に示すように、ホールH1が、半導体膜40によって埋め込まれる。積層構造の上面に形成された半導体膜40が例えばCMPによって除去されることにより、ホールH1の各々の上端に対応する面が露出する。その後、半導体膜40の上部にN型不純物が注入される。これにより、半導体部40aが形成される。
 次に、図17に示すように、複数のスリットH2が形成される。具体的には、まず、フォトリソグラフィ等によって、部材SLTa及びSLTbに対応する領域が開口されたマスクが形成される。それから、当該マスクを用いた異方性エッチングによって、例えば積層構造を貫通するスリットH2が形成される。これにより、積層構造は、ストリングユニットSUに対応する構造毎に分断される。本工程におけるスリットH2の形成には、例えば、RIEが使用される。
 次に、積層構造内の犠牲部材SMの置換処理が実行される。具体的には、図18に示すように、まず熱リン酸等によるウェットエッチングによって、スリットH2を介して犠牲部材SMが選択的に除去される。犠牲部材SMが除去された積層構造は、複数のソースピラーSPによって支持される。
 それから、図19に示すように、トンネル絶縁膜32a、電荷蓄積膜32b、ブロック絶縁膜32c、及び導電体が、スリットH2を介して、犠牲部材SMが除去された空間にこの順に埋め込まれる。本工程における積層膜32及び導電体の形成には、例えば、CVD(Chemical Vapor Deposition)が使用される。その後、スリットH2内部に形成された積層膜32及び導電体のうち、少なくとも導電体がエッチバック処理によって除去される。これにより、Z方向に隣り合う導電体がレイヤL毎の複数の導電体層22に分離される。レイヤL毎に分離された複数の導電体層22はそれぞれ、ワード線WL0~WL3に対応する配線として機能する。なお、本工程において形成される導電体層22は、バリアメタルを含んでいても良い。この場合、積層膜32形成後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
 その後、スリットH2が、絶縁体膜50及び51によって埋め込まれる。絶縁体膜50及び51はそれぞれ、部材SLTa及びSLTbとして機能する。
 以上で説明した製造工程によって、メモリセルアレイ16内の積層配線構造が形成される。なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されても良いし、一部の工程が省略又は統合されても良い。また、各製造工程は、可能な範囲で入れ替えられても良い。
 4. 実施形態に係る効果
 実施形態によれば、メモリの集積度を向上させることができる。本効果について、以下に説明する。
 積層配線構造LSの各レイヤLは、Z方向に互いに離れて設けられた半導体層21及び導電体層22を含む。導電体層22を覆うように、ブロック絶縁膜32cが設けられる。ブロック絶縁膜32cを覆うように、電荷蓄積膜32bが設けられる。電荷蓄積膜32bを覆うように、トンネル絶縁膜32aが設けられる。積層配線構造LSを貫通するように、Z方向に延びる半導体膜40が設けられる。半導体膜40は、各レイヤLにおいて、半導体層21と接しかつ導電体層22と交差する。これにより、半導体膜40と各レイヤLとが交差する部分が、メモリセルトランジスタMTとして機能することができる。このため、メモリセルトランジスタMTをZ方向に積層することができる。したがって、チップサイズの増加を抑制しつつ、メモリの容量を増加させることができる。
 このような構成において、メモリセルトランジスタMT0の第1端は、例えば、ビット線BL0に電気的に接続される。メモリセルトランジスタMT1の第1端及びメモリセルトランジスタMT0の第2端は、例えば、ビット線BL1に電気的に接続される。メモリセルトランジスタMT2の第1端及びメモリセルトランジスタMT1の第2端は、例えば、ビット線BL2に電気的に接続される。メモリセルトランジスタMT3の第1端及びメモリセルトランジスタMT2の第2端は、例えば、ビット線BL3に電気的に接続される。メモリセルトランジスタMT3の第2端は、ソース線SLと電気的に接続される。これにより、各メモリセルトランジスタMTに対して、個別に書込み動作、及び読出し動作を実行することができる。すなわち、メモリデバイス3は、NORフラッシュメモリとして動作することができる。
 また、メモリセルアレイ16は、積層配線構造と、積層配線構造を貫通するピラーと、によって主に構成される。このような構造は、NANDフラッシュメモリのメモリセルアレイの構造と類似する点が多い。これにより、本実施形態に係るメモリデバイスを、NANDフラッシュメモリの製造技術を利用しつつ、製造することができる。このため、メモリデバイス3の製造負荷の増加を抑制することができる。
 5. 変形例等
 なお、実施形態は、上述の例に限らず、種々の変形を適用可能である。
 例えば、上述の実施形態では、メモリセルトランジスタMTが電荷蓄積膜32bへの電荷の蓄積に応じた閾値電圧の変化によってデータを記憶する場合について説明したが、これに限られない。例えば、メモリセルトランジスタMTは、強誘電体の分極の方向の変化に応じた閾値電圧の変化によってデータを記憶してもよい。
 図20は、変形例に係るメモリセルアレイの断面構造の一例を示す断面図である。図20は、実施形態における図5に対応する。図20に示すように、メモリ領域MAにおいて、メモリセルアレイ16は、積層膜32に代えて、積層膜32Aを含む。積層膜32Aは、ゲート絶縁膜32d及び強誘電膜32eを含む。
 積層膜32Aは、導電体層22を覆う。具体的には、導電体層22上に、強誘電膜32eが設けられる。強誘電膜32eは、例えば、ペロブスカイト系の強誘電体材料、又は有機高分子の強誘電体材料を含む。ペロブスカイト系の強誘電体材料は、例えば、ジルコン酸チタン酸鉛(PZT)及びタンタル酸ビスマス酸ストロンチウム(SBT)の少なくとも一方の材料を含む。有機高分子の強誘電体材料は、例えば、ポリフッ化ビニリデン・トリフロロエチレン(P(VDF-TrFE))を含む。
 強誘電膜32e上に、ゲート絶縁膜32dが設けられる。ゲート絶縁膜32dは、例えば、酸化シリコンを含む。ゲート絶縁膜32dのうち、導電体層22より下方の部分は、絶縁体層31に接する。ゲート絶縁膜32dのうち、導電体層22より上方の部分は、絶縁体層33に接する。ゲート絶縁膜32dのうち、導電体層22と同じ高さの部分は、半導体膜40に接する。
 以上のように、強誘電膜32eをメモリセルトランジスタMTのメモリ膜として用いることにより、メモリセルトランジスタMTは、FEFET(Ferro-Electric Field Effect Transistor)として機能することができる。すなわち、メモリデバイス3は、FeRAM(Ferroelectric Random Access Memory)として機能することができる。
 なお、図20では、積層膜32Aが、ゲート絶縁膜32dを含む場合について説明したが、これに限られない。例えば、積層膜32Aは、強誘電膜32eのみによって構成され体もよい。
 また、上述の実施形態及び変形例では、ソースピラーSPには、ビット線BLよりも低い濃度のN型不純物が含まれる場合について説明したが、これに限られない。例えば、ソースピラーSPは、不純物を含んでいなくても(ノンドープでも)よい。また、例えばあ、ソースピラーSPは、閾値電圧調整の観点から、ボロン(B)等のP型不純物を含んでいてもよい。
 本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
 1…メモリシステム
 2…メモリコントローラ
 3…メモリデバイス
 11…入出力回路
 12…レジスタ
 13…シーケンサ
 14…電圧生成回路
 15…ドライバセット
 16…メモリセルアレイ
 17…ロウデコーダ
 18…センスアンプモジュール
 20…半導体基板
 21…半導体層
 22,41,42,43,44,45,46…導電体層
 30,31,33…絶縁体層
 32…積層膜
 32a…トンネル絶縁膜
 32b…電荷蓄積膜
 32c…ブロック絶縁膜
 32d…ゲート絶縁膜
 32e…強誘電膜
 40…半導体膜
 40a…半導体部
 50,51…絶縁体膜

Claims (19)

  1.  第1方向に互いに離れてこの順に並ぶ第1半導体層、第1導電体層、第2半導体層、及び第2導電体層と、
     前記第1方向に延び、前記第1半導体層及び前記第2半導体層と接し、前記第1導電体層及び前記第2導電体層と交差する第1半導体膜と、
     前記第1導電体層と前記第1半導体膜との間に設けられた第1メモリ膜と、
     前記第2導電体層と前記第1半導体膜との間に設けられた第2メモリ膜と、
     を備えた、メモリデバイス。
  2.  前記第1メモリ膜及び前記第2メモリ膜は、電荷蓄積膜である、
     請求項1記載のメモリデバイス。
  3.  前記電荷蓄積膜は、窒化シリコンを含む、
     請求項2記載のメモリデバイス。
  4.  前記第1メモリ膜及び前記第2メモリ膜は、強誘電膜である、
     請求項1記載のメモリデバイス。
  5.  前記強誘電膜は、ジルコン酸チタン酸鉛、タンタル酸ビスマス酸ストロンチウム、及びポリフッ化ビニリデン・トリフロロエチレン(P(VDF-TrFE))から選択される少なくとも1つの材料を含む、
     請求項4記載のメモリデバイス。
  6.  前記第1半導体層及び前記第2半導体層は、N型不純物を含む、
     請求項1記載のメモリデバイス。
  7.  前記第1半導体膜は、N型不純物を含む、
     請求項6記載のメモリデバイス。
  8.  前記第1半導体層及び前記第2半導体層に含まれるN型不純物の濃度は、前記第1半導体膜に含まれるN型不純物の濃度以上である、
     請求項7記載のメモリデバイス。
  9.  前記第1半導体膜は、P型不純物を含む、
     請求項6記載のメモリデバイス。
  10.  前記第1方向に見て、前記第1半導体層、前記第1導電体層、前記第2半導体層、及び前記第2導電体層の各々は、前記第1半導体膜を囲む、
     請求項1記載のメモリデバイス。
  11.  前記第1方向に延び、前記第1半導体層及び前記第2半導体層と接し、前記第1導電体層及び前記第2導電体層と交差し、前記第1半導体膜と離れて設けられた第2半導体膜を更に備えた、
     請求項1記載のメモリデバイス。
  12.  前記第1方向に互いに離れてこの順に並ぶ第3半導体層、第3導電体層、第4半導体層、及び第4導電体層と、
     前記第1方向に延び、前記第1半導体層と前記第3半導体層との間、前記第1導電体層と前記第3導電体層との間、前記第2半導体層と前記第4半導体層との間、及び前記第2導電体層と前記第4導電体層との間に設けられた絶縁体膜と、
     前記第1方向に延び、前記第3半導体層及び前記第4半導体層と接し、前記第3導電体層及び前記第4導電体層と交差する第3半導体膜と、
     前記第3導電体層と前記第3半導体膜との間に設けられた第3メモリ膜と、
     前記第4導電体層と前記第3半導体膜との間に設けられた第4メモリ膜と、
     を更に備えた、
     請求項1記載のメモリデバイス。
  13.  直列に接続された第1メモリセルトランジスタ及び第2メモリセルトランジスタと、
     前記第1メモリセルトランジスタの第1端に電気的に接続された第1ソース線と、
     前記第1メモリセルトランジスタの第2端及び前記第2メモリセルトランジスタの第1端に電気的に接続された第1ビット線と、
     前記第2メモリセルトランジスタの第2端に電気的に接続された第2ビット線と、
     前記第1メモリセルトランジスタのゲートに電気的に接続された第1ワード線と、
     前記第2メモリセルトランジスタのゲートに電気的に接続された第2ワード線と、
     を備えた、メモリデバイス。
  14.  直列に接続された第3メモリセルトランジスタ及び第4メモリセルトランジスタと、
     前記第3メモリセルトランジスタの第2端及び前記第4メモリセルトランジスタの第1端に電気的に接続された第3ビット線と、
     前記第4メモリセルトランジスタの第2端に電気的に接続された第4ビット線と、
     を更に備え、
     前記第3メモリセルトランジスタの第1端は、前記第1ソース線に電気的に接続され、
     前記第3メモリセルトランジスタのゲートは、前記第1ワード線に電気的に接続され、
     前記第4メモリセルトランジスタのゲートは、前記第2ワード線に電気的に接続された、
     請求項13記載のメモリデバイス。
  15.  直列に接続された第5メモリセルトランジスタ及び第6メモリセルトランジスタと、
     前記第5メモリセルトランジスタの第1端に電気的に接続された第2ソース線と、
     を更に備え、
     前記第5メモリセルトランジスタの第2端及び前記第6メモリセルトランジスタの第1端は、前記第1ビット線に電気的に接続され、
     前記第6メモリセルトランジスタの第2端は、前記第2ビット線に電気的に接続され、
     前記第5メモリセルトランジスタのゲートは、前記第1ワード線に電気的に接続され、
     前記第6メモリセルトランジスタのゲートは、前記第2ワード線に電気的に接続された、
     請求項13記載のメモリデバイス。
  16.  前記第2メモリセルトランジスタの第2端に直列接続した第1端を有する第7メモリセルトランジスタと、
     前記第7メモリセルトランジスタの第2端に電気的に接続された第5ビット線と、
     前記第7メモリセルトランジスタのゲートに電気的に接続された第3ワード線と、
     を更に備え、
     前記第2メモリセルトランジスタに対する書込み動作において、
      前記第1ワード線に第1電圧を印加し、
      前記第2ワード線に前記第1電圧より高い第2電圧を印加し、
      前記第3ワード線に前記第1電圧より低い第3電圧を印加し、
     前記第7メモリセルトランジスタに対する書込み動作において、
      前記第1ワード線及び前記第2ワード線に前記第1電圧を印加し、
      前記第3ワード線に前記第2電圧を印加する
     ように構成された、
     請求項13記載のメモリデバイス。
  17.  前記第2メモリセルトランジスタの第2端に直列接続した第1端を有する第7メモリセルトランジスタと、
     前記第7メモリセルトランジスタの第2端に電気的に接続された第5ビット線と、
     前記第7メモリセルトランジスタのゲートに電気的に接続された第3ワード線と、
     を更に備え、
     前記第2メモリセルトランジスタに対する読出し動作において、
      前記第1ワード線に第4電圧を印加し、
      前記第2ワード線に前記第4電圧より低い第5電圧を印加し、
      前記第3ワード線に前記第5電圧より低い第6電圧を印加し、
     前記第7メモリセルトランジスタに対する書込み動作において、
      前記第1ワード線及び前記第2ワード線に前記第4電圧を印加し、
      前記第3ワード線に前記第5電圧を印加する
     ように構成された、
     請求項13記載のメモリデバイス。
  18.  前記第2メモリセルトランジスタに対する消去動作において、
      前記第1ソース線に第7電圧を印加し、
      前記第1ビット線及び前記第2ビット線をオープン状態にし、
      前記第1ワード線に前記第7電圧を印加する又は前記第1ワード線をオープン状態にし、
      前記第2ワード線に前記第7電圧より低い第8電圧を印加する
     ように構成された、
     請求項13記載のメモリデバイス。
  19.  前記第1メモリセルトランジスタ及び前記第2メモリセルトランジスタに対する消去動作において、
      前記第1ソース線に第7電圧を印加し、
      前記第1ビット線及び前記第2ビット線をオープン状態にし、
      前記第1ワード線及び前記第2ワード線に前記第7電圧より低い第8電圧を印加する
     ように構成された、
     請求項13記載のメモリデバイス。
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